JP4979097B2 - マルチチップモジュール - Google Patents
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Description
本発明は、メモリインタフェース回路を備えたマイクロコンピュータ、更にはモジュール基板にマイクロコンピュータ及びメモリとを搭載したＳＩＰ（System In Package）のような半導体装置に関し、例えば、JEDEC STANDARD No.79-2Bに準拠したＤＤＲ（Double Data Rate）２−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を接続可能とするメモリインタフェース回路を備えたマイクロコンピュータに適用して有効な技術に関する。
ＳＤＲＡＭに対する国際標準としてＪＥＤＥＣ標準（JEDEC STANDARD）があり、これは端子配列、端子機能、動作モードなどについての規格を標準化する。例えば非特許文献によるJEDEC STANDARD No.79-2Bが規定するＤＤＲ２−ＳＤＲＡＭにおいて、データストローブ信号及びクロック信号は差動対とされ、また、データ及びデータストローブ信号系の端子群とコマンド及びアドレス系の端子群は分離配置され、特に、並列データ入出力ビット数を１６ビット（×１６ビット）とするインタフェース仕様に対しては上位バイトのデータ及びデータストローブ信号系の端子群と、下位バイトのデータ及びデータストローブ信号系の端子群との配置も分離される。
JEDEC STANDARD, DDR2 SDRAM SPECIFICATION JESD79-2B(Revision of JESD79-2A), January 2005, JEDEC SOLID STATE TECHNOLOGY ASSOCITION
本発明者は、メモリコントローラを備えたマイクロコンピュータにおけるＤＤＲ２−ＳＤＲＡＭに対応するメモリインタフェース回路について検討した。即ち、動作電圧の低電圧化や回路素子の微細化等の流れの中で、マイクロコンピュータについても、チップ及びパッケージの小型化が促進されている。チップが小型化されると、チップ周辺に配置可能な入出力回路セル（Ｉ／Ｏセル）の数が制限される。例えば、ＤＤＲ２−ＳＤＲＡＭのデータ及びデータストローブ系インタフェースはデータ１バイトにつき更にこれに対応するデータストローブ信号の差動対とデータマスク信号の３ビットの合計１１ビットのＩ／Ｏセルを必要とする。一つのＩ／Ｏセルのセル幅を約８０μｍとすると、１バイト分のインタフェース信号だけで少なくとも８８０μｍの幅が必要になる。電源およびＧＮＤセルが入ることを考慮して幅が約２倍になると想定すると１７６０μｍを費やす。４バイト分でも７０４０μｍとなり、データ及びデータストローブ系だけで７ｍｍ以上の幅が必要になり、これを１辺に配置しようとすれば、１辺が７ｍｍ以下の正方形チップは採用することができない。また、長辺が７ｍｍ以上の長方形チップを採用してもよいが、そうすると、チップ上における回路位置と回路特性との相関が大きくなり、信頼性低下の虞が増すことになる。本発明者はマイクロコンピュータチップやパッケージの小型化に資することができるメモリインタフェース端子群の配置について検討した。さらに、高密度のモジュール基板に複数のベアチップ等を搭載する場合はメモリインタフェース端子の配列だけでなく、小型化に伴う別の観点による対応の必要が明らかにされた。別の観点とは、高密度配線故の耐ノイズ性、電子部品の外付け位置、封止された複数チップに対するテスタビリティー等である。
本発明の目的は、マザーボード上における配線設計容易性や、モジュール基板上における配線設計容易性を実現可能にするマイクロコンピュータを提供することにある。
本発明の別の目的は、８ビット又は１６ビットのようにデータ入出力ビット数の仕様が異なる複数種類のメモリへの対応が容易なメモリインタフェース回路を備えたマイクロコンピュータを提供することにある。
本発明の更に別の目的は、モジュール基板に複数の半導体デバイスを搭載する半導体装置の小型化に伴う信頼性を向上させることにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕《データ系のメモリインタフェース配置》
本発明に係るマイクロコンピュータ（１）は、矩形の半導体基板に形成されメモリインタフェース回路（４，５）を有する。前記半導体基板の一つのコーナー部を基点とする両側の縁辺に沿って、前記メモリインタフェース回路が分割配置されている。半導体基板の一辺にメモリインタフェース回路を集中させる場合に比べて半導体基板はサイズ縮小の制約を受け難い。
本発明に係るマイクロコンピュータ（１）は、矩形の半導体基板に形成されメモリインタフェース回路（４，５）を有する。前記半導体基板の一つのコーナー部を基点とする両側の縁辺に沿って、前記メモリインタフェース回路が分割配置されている。半導体基板の一辺にメモリインタフェース回路を集中させる場合に比べて半導体基板はサイズ縮小の制約を受け難い。
前記分割配置された両側の各々の部分回路は、データ及びデータストローブ信号に関し相互に等しいデータ系ユニットを持つ。マザーボード上における配線設計容易性や、モジュール基板上における配線設計容易性の実現が可能になる。
前記データ系ユニットは単位ユニット（ＬＢＩＦ，ＵＢＩＦ）を有し、前記単位ユニットは前記データの単位をバイトとすればよい。メモリインタフェース回路が備えるべきインタフェース規模に応じて単位ユニットのレイアウト数を変えればよいから、メモリインタフェース回路に対する設計の容易化に資することができる。８ビット又は１６ビットのようにデータ入出力ビット数の仕様が異なる複数種類のメモリへの対応が容易である。８ビットの整数倍のデータインタフェースに対応するとき、前記データ系ユニットは、直列的に配置された複数の前記単位ユニットを有することになる。
本発明の更に具体的な形態として、前記単位ユニットは、前記コーナー部側から順に、７個のデータ入出力回路（１０）、データマスク信号回路（１１）、反転データストローブ信号回路（１２）、非反転データストローブ信号回路（１３）、及び１個のデータ入出力回路（１４）を有する。これは、ＪＥＤＥＣ標準のＤＤＲ２−ＳＤＲＡＭの端子配列を考慮したものである。即ち、ＤＤＲ２−ＳＤＲＡＭは、その長辺に沿ってデータ及びデータストローブ信号系の端子群とコマンド及びアドレス系の端子群は分離配置され、特に、並列データ入出力ビット数を１６ビット（×１６ビット）とするインタフェース仕様に対しては上位バイトのデータ及びデータストローブ信号系の端子群と、下位バイトのデータ及びデータストローブ信号系の端子群との配置も分離されている。この長辺をマイクロコンピュータのデータ系ユニットに対向させたとき、バイトのデータ及びデータストローブ信号系の端子群からデータ系ユニットに向く配線経路を単純化することが可能になる。このことが、マザーボード上における配線設計容易性や、モジュール基板上における配線設計容易性を実現可能にする。
〔２〕《差動端子配置》
本発明の別の具体的な形態によれば、前記マイクロコンピュータは前記半導体基板が搭載されるパッケージを有し、前記パッケージは外部接続端子に関しボールグリッドアレイ形態を有する。前記反転データストローブ信号回路に接続する外部接続端子と前記非反転データストローブ信号回路に接続する外部接続端子とはボールグリッドアレイの最外周より第１周目と第２周目に隣接配置され、又は第３周目と第４周目に隣接配置されて、差動端子を構成する。ボールグリッドアレイ形態の外部接続端子に接続する実装基板上の配線において、ボールグリッドアレイの最外周より第１周目の外部接続端子に接続する配線はそのまま外側に引き出され、第２周目の外部接続端子に接続する配線は第１周目の外部接続端子に接続する２本の配線の間を通って外側に引き出される。第３周目と第４周目の外部接続端子に各々接続する配線は第１周目と第２周目の外部接続端子とは異なる配線層を通って同様に外側に引き出される。このような一般的な配線構造への対応を考慮すると、差動端子を第１周目と第２周目に隣接配置し、又は第３周目と第４周目に隣接配置することにより、差動端子に接続する配線は同一配線層上で隣接して相対するから、実装基板上においても同相ノイズ成分のキャンセル効果を維持させることが容易になる。
本発明の別の具体的な形態によれば、前記マイクロコンピュータは前記半導体基板が搭載されるパッケージを有し、前記パッケージは外部接続端子に関しボールグリッドアレイ形態を有する。前記反転データストローブ信号回路に接続する外部接続端子と前記非反転データストローブ信号回路に接続する外部接続端子とはボールグリッドアレイの最外周より第１周目と第２周目に隣接配置され、又は第３周目と第４周目に隣接配置されて、差動端子を構成する。ボールグリッドアレイ形態の外部接続端子に接続する実装基板上の配線において、ボールグリッドアレイの最外周より第１周目の外部接続端子に接続する配線はそのまま外側に引き出され、第２周目の外部接続端子に接続する配線は第１周目の外部接続端子に接続する２本の配線の間を通って外側に引き出される。第３周目と第４周目の外部接続端子に各々接続する配線は第１周目と第２周目の外部接続端子とは異なる配線層を通って同様に外側に引き出される。このような一般的な配線構造への対応を考慮すると、差動端子を第１周目と第２周目に隣接配置し、又は第３周目と第４周目に隣接配置することにより、差動端子に接続する配線は同一配線層上で隣接して相対するから、実装基板上においても同相ノイズ成分のキャンセル効果を維持させることが容易になる。
〔３〕《アドレス・コマンド系のメモリインタフェース配置》
本発明の更に別の具体的な形態によれば、前記マイクロコンピュータにおいて、分割配置された両側の各々の部分回路はアドレス信号及びコマンドに関するコマンド及びアドレス系ユニット（ＣＡＩＦ）を有し、前記コマンド及びアドレス系ユニットは前記データ系ユニットに直列的に配置され、前記コマンド及びアドレス系ユニットは前記データ系ユニットよりも前記半導体基板の一つのコーナー部寄りに配置される。これによれば、半導体基板の左右の縁辺部分に分割配置されたメモリインタフェース回路部分の夫々に対向してＤＤＲ２−ＳＤＲＡＭを実装基板上に配置するとき、マイクロコンピュータから夫々のＤＤＲ２−ＳＤＲＡＭにコマンド及びアドレスを供給する配線を、前記一つのコーナー部を基点に前記ＤＤＲ２−ＳＤＲＡＭの間の領域を通し、途中で分岐して各々の前記ＤＤＲ２−ＳＤＲＡＭの端子に至る経路を採用することが可能になる。実装基板上におけるコマンド及びアドレス系配線経路の等長化が容易になる。
本発明の更に別の具体的な形態によれば、前記マイクロコンピュータにおいて、分割配置された両側の各々の部分回路はアドレス信号及びコマンドに関するコマンド及びアドレス系ユニット（ＣＡＩＦ）を有し、前記コマンド及びアドレス系ユニットは前記データ系ユニットに直列的に配置され、前記コマンド及びアドレス系ユニットは前記データ系ユニットよりも前記半導体基板の一つのコーナー部寄りに配置される。これによれば、半導体基板の左右の縁辺部分に分割配置されたメモリインタフェース回路部分の夫々に対向してＤＤＲ２−ＳＤＲＡＭを実装基板上に配置するとき、マイクロコンピュータから夫々のＤＤＲ２−ＳＤＲＡＭにコマンド及びアドレスを供給する配線を、前記一つのコーナー部を基点に前記ＤＤＲ２−ＳＤＲＡＭの間の領域を通し、途中で分岐して各々の前記ＤＤＲ２−ＳＤＲＡＭの端子に至る経路を採用することが可能になる。実装基板上におけるコマンド及びアドレス系配線経路の等長化が容易になる。
上記コマンド及びアドレス系を考慮した構成は、次の構成と等価である。即ち、前記メモリインタフェース回路は、ＪＥＤＥＣ標準の端子配列を備えたＤＤＲ２−ＳＤＲＡＭが接続可能にされ、且つ、前記ＤＤＲ２−ＳＤＲＡＭの長辺のデータ及びデータストローブ信号に関するデータ系データ端子群とアドレス信号及びコマンドに関するコマンド及びアドレス系端子群との配置に則したインタフェース機能の配置を有すればよい。
〔４〕《同期クロック用モジュール端子の配置》
本発明に係る半導体装置は、モジュール基板の一方の面に複数のメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成される。前記モジュール基板は、前記データ処理デバイスから出力される差動クロック信号を前記メモリデバイスに伝達するための差動クロック配線と、前記差動クロック配線に接続する差動終端抵抗接続用の一対のモジュール端子（ＢＣＫａ，ＢＣＫｂ）とを有する。前記差動終端抵抗接続用の一対のモジュール端子は、相互に隣接され、且つ、他のモジュール端子が配置されていない領域に隣接し又はテスト専用モジュール端子に隣接して形成されている。
本発明に係る半導体装置は、モジュール基板の一方の面に複数のメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成される。前記モジュール基板は、前記データ処理デバイスから出力される差動クロック信号を前記メモリデバイスに伝達するための差動クロック配線と、前記差動クロック配線に接続する差動終端抵抗接続用の一対のモジュール端子（ＢＣＫａ，ＢＣＫｂ）とを有する。前記差動終端抵抗接続用の一対のモジュール端子は、相互に隣接され、且つ、他のモジュール端子が配置されていない領域に隣接し又はテスト専用モジュール端子に隣接して形成されている。
上記によれば、前記半導体装置が実装される実装基板上にはテスト専用モジュール端子に接続されるべき配線は形成されていないから、差動終端抵抗接続端子を、他のモジュール端子が配置されていない領域に隣接し又はテスト専用モジュール端子に隣接して形成することにより、当該差動終端抵抗接続端子に直接終端抵抗を搭載することが容易になる。このことは分基点から差動終端抵抗までの配線経路を極めて短く且つ等長化するのに好適である。
〔５〕《メモリコアへの給電ビア複数化》
本発明の半導体装置は、モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成される。前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有する。前記モジュール端子として、前記データ処理デバイスにメモリインタフェース用電源を供給する第１モジュール電源端子（Ｖｃｃ−ＤＤＲ）と、前記メモリデバイスにコア回路用電源を供給する第２モジュール電源端子（Ｖｄｄ−ＤＲＡＭ）と、前記メモリデバイスに外部出力及び外部入出力インタフェース用電源を供給する第３モジュール電源端子（Ｖｄｄｑ−ＤＲＡＭ）と、前記データ処理デバイス及びメモリデバイスにグランド電圧を供給するモジュールグランド端子と、を各々電気的に分離して別々に備える。これは、メモリデバイスとデータ処理デバイスの電源を分離して個別テストをやり易くするための考慮である。外部出力及び外部入出力インタフェース用電源と、コア用電源を分離するのは、入出力動作に伴う電源ノイズによってコア回路が影響され難くするためである。このとき、前記第２モジュール電源端子をメモリデバイスに接続する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数は、前記第３モジュール電源端子をメモリデバイスに接続する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数よりも多くされる。メモリデバイスのコア回路による消費電力が外部出力及び外部入出力インタフェース回路部分よりも大きくなることを考慮したとき、コア層のビアに比べて導電面積の小さなビルドアップ層のビアによる電流供給能力不足を生じないようにすることができる。例えばメモリデバイスがＤＤＲ２−ＳＤＲＡＭのときは、ダイナミック型メモリセルのリフレッシュ動作で比較的大きな電力を消費する。
本発明の半導体装置は、モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成される。前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有する。前記モジュール端子として、前記データ処理デバイスにメモリインタフェース用電源を供給する第１モジュール電源端子（Ｖｃｃ−ＤＤＲ）と、前記メモリデバイスにコア回路用電源を供給する第２モジュール電源端子（Ｖｄｄ−ＤＲＡＭ）と、前記メモリデバイスに外部出力及び外部入出力インタフェース用電源を供給する第３モジュール電源端子（Ｖｄｄｑ−ＤＲＡＭ）と、前記データ処理デバイス及びメモリデバイスにグランド電圧を供給するモジュールグランド端子と、を各々電気的に分離して別々に備える。これは、メモリデバイスとデータ処理デバイスの電源を分離して個別テストをやり易くするための考慮である。外部出力及び外部入出力インタフェース用電源と、コア用電源を分離するのは、入出力動作に伴う電源ノイズによってコア回路が影響され難くするためである。このとき、前記第２モジュール電源端子をメモリデバイスに接続する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数は、前記第３モジュール電源端子をメモリデバイスに接続する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数よりも多くされる。メモリデバイスのコア回路による消費電力が外部出力及び外部入出力インタフェース回路部分よりも大きくなることを考慮したとき、コア層のビアに比べて導電面積の小さなビルドアップ層のビアによる電流供給能力不足を生じないようにすることができる。例えばメモリデバイスがＤＤＲ２−ＳＤＲＡＭのときは、ダイナミック型メモリセルのリフレッシュ動作で比較的大きな電力を消費する。
上記したメモリコアへの給電ビアの複数化の手段に対する上位概念的発明について説明する。これによる半導体装置は、モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成される。前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有する。前記モジュール端子として、前記データ処理デバイスに電源を供給するモジュール電源端子（Ｖｃｃ−ＤＤＲ）と、前記メモリデバイスに電源を供給するモジュール電源端子（Ｖｄｄ−ＤＲＡＭ、Ｖｄｄｑ−ＤＲＡＭ）とが分離される。前記メモリデバイスに電源を供給するモジュール電源端子はコア用電源と外部出力及び外部入出力インタフェース用電源とで分離される。前記コア用電源をメモリデバイスに供給する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数は、前記外部出力及び外部入出力インタフェース用電源をメモリデバイスに供給する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数よりも多くされる。
〔６〕《グランドスリットによるノイズ対策》
本発明に係る半導体装置は、モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成される。前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有する。前記モジュール端子として、前記データ処理デバイスにメモリインタフェース用電源を供給する第１モジュール電源端子（Ｖｃｃ−ＤＤＲ）と、前記メモリデバイスにコア回路用電源を供給する第２モジュール電源端子（Ｖｄｄ−ＤＲＡＭ）と、前記メモリデバイスに外部出力及び外部入出力インタフェース用電源を供給する第３モジュール電源端子（Ｖｄｄｑ−ＤＲＡＭ）と、前記データ処理デバイス及びメモリデバイスにグランド電圧を供給するモジュールグランド端子と、を各々電気的に分離して別々に備える。前記メモリデバイスは、前記第２電源モジュール端子から供給される電源と共に利用されるコア回路用グランド電圧を入力する第１デバイスグランド端子（ＶＳＳ）と、前記第３電源モジュール端子から供給される電源と共に利用される外部出力及び外部入出力インタフェース用グランド電圧を入力する第２デバイスグランド端子（ＶＳＳＱ）とを有する。前記コア層とビルドアップ層は前記モジュールグランド端子と前記第１及び第２デバイスグランド端子に接続するグランドパターン（ＧＰＴＮ）を有し、前記グランドパターンは、前記第１デバイスグランド端子に接続するパッド又はビアと、前記第２デバイスグランド端子に接続するパッド又はビアとを結ぶ線分の間にスリット（ＳＬＴ）を有する。
本発明に係る半導体装置は、モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成される。前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有する。前記モジュール端子として、前記データ処理デバイスにメモリインタフェース用電源を供給する第１モジュール電源端子（Ｖｃｃ−ＤＤＲ）と、前記メモリデバイスにコア回路用電源を供給する第２モジュール電源端子（Ｖｄｄ−ＤＲＡＭ）と、前記メモリデバイスに外部出力及び外部入出力インタフェース用電源を供給する第３モジュール電源端子（Ｖｄｄｑ−ＤＲＡＭ）と、前記データ処理デバイス及びメモリデバイスにグランド電圧を供給するモジュールグランド端子と、を各々電気的に分離して別々に備える。前記メモリデバイスは、前記第２電源モジュール端子から供給される電源と共に利用されるコア回路用グランド電圧を入力する第１デバイスグランド端子（ＶＳＳ）と、前記第３電源モジュール端子から供給される電源と共に利用される外部出力及び外部入出力インタフェース用グランド電圧を入力する第２デバイスグランド端子（ＶＳＳＱ）とを有する。前記コア層とビルドアップ層は前記モジュールグランド端子と前記第１及び第２デバイスグランド端子に接続するグランドパターン（ＧＰＴＮ）を有し、前記グランドパターンは、前記第１デバイスグランド端子に接続するパッド又はビアと、前記第２デバイスグランド端子に接続するパッド又はビアとを結ぶ線分の間にスリット（ＳＬＴ）を有する。
上記手段において、モジュールグランド端子と、前記コア層及びビルドアップ層のグランドパターンとは電気的に一体化され、電源系のような分離は行なわれていないから、ＥＳＤ（Electrostatic Discharge）耐性の低下、リターンパス経路の阻害に寄る電気的特性の劣化、グランドレベルのずれ等の問題は生じない。異種グランド間でのノイズ回り込みの虞に対しては、前記スリットがグランドパターン上で異種グランドのビアやパッド間の電気的導通経路を長くする。要するに、グランドパターンの平面上において異種グランド間の電気的導通経路が長くなる。これにより、実装基板に搭載されたパスコンへの縦方向の電気的導通経路にＡＣ的なノイズが誘導され易くなるから、電流が相対的に流れ易くなるから、結果として、異種グランド間でのグランドノイズの回り込みを抑制若しくは緩和することができる。
信号配線のガードに利用されるグランドプレーン（５５）の縁辺部分に対してもスリット（ＳＬＴ）を適用することができる。即ち、前記第１デバイスグランド端子に接続するパッド若しくはビア、又は、前記第２デバイスグランド端子に接続するパッド若しくはビアと、信号配線に対向する前記グランドプレーンの縁辺との間に、スリットを形成する。信号配線のガードに利用されるグランドプレーンの縁辺部分には信号配線に並行してリターン電流が流れるが、スリットは前記信号配線に隣接する縁辺部分に対してリターンパスを確保するように作用し、且つ、リターンパスを流れる電流がノイズとしてデバイスのグランド端子に回り込むのを抑制する。
〔７〕《メモリデバイスとデータ処理デバイスの配置》
本発明に係る半導体装置は、モジュール基板の一方の面に複数のメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成され、前記データ処理デバイスは、一つのコーナー部を基点とする両側の縁辺に沿って分割配置されたメモリインタフェース回路を有し、前記メモリデバイスはＪＥＤＥＣ標準の端子配列を備えたＤＤＲ２−ＳＤＲＡＭである。前記ＤＤＲ２−ＳＤＲＡＭの長辺は、前記メモリインタフェース回路が配置された前記データ処理デバイスの前記縁辺に対向して配置される。前記ＤＤＲ２−ＳＤＲＡＭは、前記一つのコーナー部寄りの一つの短辺を基点に長辺に沿って、順次アドレス信号及びコマンドに関するコマンド及びアドレス系端子群とデータ及びデータストローブ信号に関するデータ系データ端子群とに分けた端子配置を有する。コマンド及びアドレス系端子群を対応するＤＤＲ２−ＳＤＲＡＭの端子に接続するための主なコマンド及びアドレス配線は、前記一つのコーナー部を基点に前記ＤＤＲ２−ＳＤＲＡＭの間の領域を通り、途中で分岐して各々の前記ＤＤＲ２−ＳＤＲＡＭの端子に至る経路を有する。
本発明に係る半導体装置は、モジュール基板の一方の面に複数のメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成され、前記データ処理デバイスは、一つのコーナー部を基点とする両側の縁辺に沿って分割配置されたメモリインタフェース回路を有し、前記メモリデバイスはＪＥＤＥＣ標準の端子配列を備えたＤＤＲ２−ＳＤＲＡＭである。前記ＤＤＲ２−ＳＤＲＡＭの長辺は、前記メモリインタフェース回路が配置された前記データ処理デバイスの前記縁辺に対向して配置される。前記ＤＤＲ２−ＳＤＲＡＭは、前記一つのコーナー部寄りの一つの短辺を基点に長辺に沿って、順次アドレス信号及びコマンドに関するコマンド及びアドレス系端子群とデータ及びデータストローブ信号に関するデータ系データ端子群とに分けた端子配置を有する。コマンド及びアドレス系端子群を対応するＤＤＲ２−ＳＤＲＡＭの端子に接続するための主なコマンド及びアドレス配線は、前記一つのコーナー部を基点に前記ＤＤＲ２−ＳＤＲＡＭの間の領域を通り、途中で分岐して各々の前記ＤＤＲ２−ＳＤＲＡＭの端子に至る経路を有する。
モジュール基板上におけるデータ及びデータストローブ信号系の配線設計容易性と、モジュール基板上におけるコマンド及びアドレス系配線経路の等長化が容易になる。
本発明の具体的な形態では、前記モジュール基板は前記データ処理デバイスから出力される差動クロック信号を前記メモリデバイスに伝達するための差動クロック配線を有し、前記差動クロック配線は前記主なコマンド及びアドレス配線の経路に沿って配置される。クロック信号はコマンド及びアドレス信号の取り込みタイミングを規定するからタイミングの整合という点において両者を並走させること、即ち同じトポロジとするのが好都合である。
本発明の別の具体的な形態では、前記ＤＤＲ２−ＳＤＲＡＭのデータ系データ端子群の端子と前記データ処理デバイスの対応端子とを接続するデータ及びデータストローブ信号系配線は、相互に対応するデータストローブ信号配線とデータ配線とが相互に等長化配線とされ、等長化配線の一部は等長化のために同一配線上に折り返し経路を有する。折り返し経路によってデータ及びデータストローブ信号系配線の等長化が容易になる。
本発明の更に別の具体的な形態では、前記ＤＤＲ２−ＳＤＲＡＭのコマンド及びアドレス系端子群の端子と前記データ処理デバイスの対応端子とを接続するコマンド及びアドレス系配線は、相互に等長化配線とされ、等長化配線は等長化のために同じＤＤＲ２−ＳＤＲＡＭへの相互に異なる配線間で伝播方向が逆にされた逆方向経路を一部に有する。逆方向経路によってコマンド及びアドレス系配線の等長化が容易になる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、マザーボード上における配線設計容易性や、モジュール基板（半導体パッケージ基板）上における配線設計容易性を実現可能にするマイクロコンピュータを得ることができる。
８ビット又は１６ビットのようにデータ入出力ビット数の仕様が異なる複数種類のメモリへの対応が容易なメモリインタフェース回路を備えたマイクロコンピュータを得ることができる。
モジュール基板に複数の半導体デバイスを搭載する半導体装置の小型化に伴って、給電能力、グランドノイズ低減、配線の等長化等の点で信頼性を向上させることができる。
《マイクロコンピュータのメモリインタフェース回路配置》
図１には本発明に係るマイクロコンピュータにおけるメモリインタフェース形態が例示される。１はマイクロコンピュータ（ＭＣＵ）であり、２，３はＤＤＲ２−ＳＤＲＡＭである。特に１Ａはマイクロコンピュータチップ（ＭＣＵ＿ＣＨＰ）を意味する。ここではマイクロコンピュータ１及びＤＤＲ２−ＳＤＲＡＭ（以下単にＳＤＲＡＭとも記す）２，３は各々パッケージされ、プリント配線基板（ＰＣＢ）に実装される場合を想定する。ＳＤＲＡＭ２，３はＢＧＡ（Ball Grid Array）パッケージを有し、その端子配列は前記非特許文献１にて規定される。例えば並列データ入出力ビット数が×１６ビットの場合における端子配列は図２に示される。この端子配列に従えば、データ及びデータストローブ系信号端子群とコマンド及びアドレス系端子群ＣＡＰＡが分離され、データ及びデータストローブ系信号端子群も上位バイトユニット端子群ＵＢＰＡと下位バイトユニット端子群ＬＢＰＡに分離される。それら端子群は、前記規格におけるＡ１番端子側の短辺を基点に、長辺に沿って、上位バイトユニット端子群ＵＢＰＡ、下位バイトユニット端子群ＬＢＰＡ、コマンド及びアドレス系端子群ＣＡＰＡの順に配列される。図２において、ＤＱ０〜ＤＱ１５がデータ入出力端子、ＬＤＱＳ，ＬＤＱＳＢはＤＱ０〜ＤＱ７の下位バイトデータに対する差動のデータストローブ端子、ＵＤＱＳ、ＵＤＱＳＢはＤＱ８〜ＤＱ１５の上位バイトデータに対する差動のデータストローブ端子、Ａ０〜Ａ１５がアドレス入力端子、ＢＡ０〜ＢＡ２がバンクアドレス入力端子である。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢはコマンド入力端子、ＣＳＢはチップ選択端子、ＣＫ，ＣＫＢは差動のクロック入力端子、ＣＫＥはクロックイネーブル端子、ＬＤＭはＤＱ０〜ＤＱ７の下位バイトデータに対するデータマスク端子、ＵＤＭはＤＱ８〜ＤＱ１５の上位バイトデータに対するデータマスク端子である。ＶＤＤ，ＶＤＤＱはメモリ電源端子、ＶＳＳ、ＶＳＳＱはグランド端子である。ＶＤＤＱ、ＶＳＳＱはＤＤＲ２−ＳＤＲＡＭのデータ入出力系及びデータストローブ信号の入出力系回路（外部出力及び外部入出力回路）の電源とグランドに専用化される。ＶＤＤ、ＶＳＳはＤＤＲ２−ＳＤＲＡＭのその他の回路（コア回路）の電源とグランドの外部端子とされる。ここではＶＤＤＱとＶＤＤの電圧レベルは例えば１．８Ｖで等しく、ＶＳＳＱとＶＳＳの電圧レベルも０Ｖで等しいものとする。ＶＤＤＬ，ＶＳＳＤＬは内部タイミングの生成に利用するＤＬＬ（Delay Locked Loop）回路に専用の電源及びグランド電圧とされる。ＶＲＥＦは参照電位の入力端子であり、ＳＳＴＬ（Stub Series Terminated Transceiver Logic）における外部インタフェース用の判定レベルが与えられる。ＮＣは非接続端子である。
図１には本発明に係るマイクロコンピュータにおけるメモリインタフェース形態が例示される。１はマイクロコンピュータ（ＭＣＵ）であり、２，３はＤＤＲ２−ＳＤＲＡＭである。特に１Ａはマイクロコンピュータチップ（ＭＣＵ＿ＣＨＰ）を意味する。ここではマイクロコンピュータ１及びＤＤＲ２−ＳＤＲＡＭ（以下単にＳＤＲＡＭとも記す）２，３は各々パッケージされ、プリント配線基板（ＰＣＢ）に実装される場合を想定する。ＳＤＲＡＭ２，３はＢＧＡ（Ball Grid Array）パッケージを有し、その端子配列は前記非特許文献１にて規定される。例えば並列データ入出力ビット数が×１６ビットの場合における端子配列は図２に示される。この端子配列に従えば、データ及びデータストローブ系信号端子群とコマンド及びアドレス系端子群ＣＡＰＡが分離され、データ及びデータストローブ系信号端子群も上位バイトユニット端子群ＵＢＰＡと下位バイトユニット端子群ＬＢＰＡに分離される。それら端子群は、前記規格におけるＡ１番端子側の短辺を基点に、長辺に沿って、上位バイトユニット端子群ＵＢＰＡ、下位バイトユニット端子群ＬＢＰＡ、コマンド及びアドレス系端子群ＣＡＰＡの順に配列される。図２において、ＤＱ０〜ＤＱ１５がデータ入出力端子、ＬＤＱＳ，ＬＤＱＳＢはＤＱ０〜ＤＱ７の下位バイトデータに対する差動のデータストローブ端子、ＵＤＱＳ、ＵＤＱＳＢはＤＱ８〜ＤＱ１５の上位バイトデータに対する差動のデータストローブ端子、Ａ０〜Ａ１５がアドレス入力端子、ＢＡ０〜ＢＡ２がバンクアドレス入力端子である。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢはコマンド入力端子、ＣＳＢはチップ選択端子、ＣＫ，ＣＫＢは差動のクロック入力端子、ＣＫＥはクロックイネーブル端子、ＬＤＭはＤＱ０〜ＤＱ７の下位バイトデータに対するデータマスク端子、ＵＤＭはＤＱ８〜ＤＱ１５の上位バイトデータに対するデータマスク端子である。ＶＤＤ，ＶＤＤＱはメモリ電源端子、ＶＳＳ、ＶＳＳＱはグランド端子である。ＶＤＤＱ、ＶＳＳＱはＤＤＲ２−ＳＤＲＡＭのデータ入出力系及びデータストローブ信号の入出力系回路（外部出力及び外部入出力回路）の電源とグランドに専用化される。ＶＤＤ、ＶＳＳはＤＤＲ２−ＳＤＲＡＭのその他の回路（コア回路）の電源とグランドの外部端子とされる。ここではＶＤＤＱとＶＤＤの電圧レベルは例えば１．８Ｖで等しく、ＶＳＳＱとＶＳＳの電圧レベルも０Ｖで等しいものとする。ＶＤＤＬ，ＶＳＳＤＬは内部タイミングの生成に利用するＤＬＬ（Delay Locked Loop）回路に専用の電源及びグランド電圧とされる。ＶＲＥＦは参照電位の入力端子であり、ＳＳＴＬ（Stub Series Terminated Transceiver Logic）における外部インタフェース用の判定レベルが与えられる。ＮＣは非接続端子である。
図１における配列Ａと配列Ｂの双方において、マイクロコンピュータチップ（半導体チップ）１Ａは、その一つのコーナー部を基点とする両側の縁辺に沿ってＳＤＲＡＭ２，３のためのメモリインタフェース回路４，５が分割配置されている。分割配置する理由は次の通りである。即ち、ＳＤＲＡＭのデータ及びデータストローブ系インタフェースはデータ１バイトにつき更にこれに対応するデータストローブ信号の差動対とデータマスク信号の３ビットの合計１１ビットのＩ／Ｏセルを必要とする。一つのＩ／Ｏセルのセル幅を約８０μｍとすると、１バイト分のインタフェース信号だけで少なくとも８８０μｍの幅が必要になる。電源およびＧＮＤセルが入ることを考慮して幅が約２倍になるとすると１７６０μｍを費やす。４バイト分でも７０４０μｍとなり、データ及びデータストローブ系だけで７ｍｍ以上の幅が必要になり、これを１辺に配置しようとすれば、１辺が７ｍｍ以下の正方形チップは採用することができない。また、長辺が７ｍｍ以上の長方形チップを採用してもよいが、そうすると、チップ上における回路位置と回路特性との相関が大きくなり、信頼性低下の虞が増すことになる。そこで、マイクロコンピュータチップ１Ａやパッケージの小型化に資することができ、マイクロコンピュータチップの信頼性も損なわないようにするために、前述のメモリインタフェース回路４，５の分割配置を採用した。
図１において、マイクロコンピュータチップ１Ａに対するＳＤＲＡＭ２，３の接続形態として、ＳＤＲＡＭ２，３の短辺をマイクロコンピュータに対向させる形態（配置Ａ）と、ＳＤＲＡＭ２，３の長辺をマイクロコンピュータに対向させる形態（配置Ｂ）とが示される。ＢＧＡパッケージの端子ピッチが縦横同じであることに鑑みれば、長辺を対向させた方がマイクロコンピュータ１とＳＤＲＡＭ２，３とを接続する配線（ＰＣＢ配線）の密度を低くするのが容易であるから、この点で配置Ｂが優れる。更に、ＳＤＲＡＭ２，３の端子配列は、その長辺に沿って、上位バイトユニット端子群ＵＢＰＡと下位バイトユニット端子群ＬＢＰＡとが分離されていることを考慮すると、配置Ｂを採用する方が、バイトユニット単位毎にＰＣＢ配線を規則化することが容易になる。また、配置Ｂを採用することになれば、マイクロコンピュータチップ１Ａにおけるメモリインタフェース回路４，５のデータ及びデータストローブ信号系回路についてもバイトユニット単位毎に規則化することができ回路設計の容易化にも資することができる。これらの点においても配置Ｂが優れる。更に、データ及びデータストローブ系信号端子群から分離されたコマンド及びアドレス系端子群ＣＡＰＡをマイクロコンピュータ１のコーナー部寄りとすることによりそれら端子とマイクロコンピュータ１を接続する。ＰＣＢ配線は、マイクロコンピュータ１から引出した信号配線が２つに分岐し、分岐後の２本の配線長が等しい配線トポロジとすることができる（以下本明細書では、信号配線が２つに分岐し、分岐後の左右の配線長が等しい配線トポロジを「Ｔ字型トポロジ」と記す）。この場合も配置Ｂの方がＰＣＢ配線長が短くなる。図１においてＵＢＣＬは上位バイトユニット系ＰＣＢ配線、ＬＢＣＬは下位バイトユニット系ＰＣＢ配線、ＣＡＣＬはコマンド及びアドレス系ＰＣＢ配線を意味する。
図３にはマイクロコンピュータ１のメモリインタフェース回路４，５におけるデータ系ユニットのインタフェース機能が例示される。マイクロコンピュータ１において分割された各々のメモリインタフェース回路４，５も、ＳＤＲＡＭ２，３の長辺に沿ったコマンド及びアドレス系端子群ＣＡＰＡ、下位バイトユニット端子群ＬＢＰＡ、上位バイトユニット端子群ＵＢＰＡの配置に対応して、コマンド及びアドレス系インタフェースユニットＣＡＩＦ及びデータ系ユニットとして２個のデータ系単位ユニットを持つ。一方のデータ系単位ユニットは上位データ系インタフェースユニットＵＢＩＦ、他方のデータ系単位ユニットは下位データ系インタフェースユニットＬＢＩＦである。コマンド及びアドレス系インタフェースユニットＣＡＩＦはコマンド及びアドレス系端子群ＣＡＰＡ等に接続されるアドレス出力及びコマンド入出力インタフェース回路を備える。各々のデータ系単位ユニットＬＢＩＦ，ＵＢＩＦはデータ入出力の単位をバイトとするものであり、回路構成それ自体は下位バイト対応であろうと上位バイト対応であろうと同じであり、データやストローブ信号の割り当てが相違されるだけである。ＪＥＤＥＣ標準のＤＤＲ２−ＳＤＲＡＭの端子配列によれば、ＤＤＲ２−ＳＤＲＡＭは、その長辺に沿ってデータ及びデータストローブ信号系の端子群ＵＢＰＡ，ＬＢＰＡとコマンド及びアドレス系の端子群ＣＡＰＡは分離配置され、特に、並列データ入出力ビット数を１６ビット（×１６ビット）とするインタフェース仕様に対しては上位バイトのデータ及びデータストローブ信号系の上位バイトユニット端子群ＵＢＰＡと、下位バイトのデータ及びデータストローブ信号系の端子群ＬＢＰＡとの配置も分離されている。この長辺をマイクロコンピュータ１のデータ系ユニットＵＢＩＦ，ＬＢＩＦに対向させたとき、バイトのデータ及びデータストローブ信号系の端子群ＵＢＰＡ，ＬＢＰＡからデータ系ユニットＵＢＩＦ，ＬＢＩＦに向く配線経路を単純化することが可能になる。このことは、ＰＣＢにおける配線設計容易性や、モジュール基板（半導体パッケージ基板）上における配線設計容易性を保障することになる。
図３において各々のデータ系単位ユニットＬＢＩＦ，ＵＢＩＦは、マイクロコンピュータチップ１Ａの一つのコーナー部側から順に、７個のデータ入出力回路１０、データマスク信号回路１１、反転データストローブ信号回路１２、非反転データストローブ信号回路１３、及び１個のデータ入出力回路１４を有する。要するに、マイクロコンピュータチップにおけるパッド電極配置が上述の配置になると言うことである。
図４には図３のデータ系単位ユニットＬＢＩＦ，ＵＢＩＦにおけるインタフェース機能の配置を採用する理由が示される。図４においてＳＤＲＡＭ２，３のボール電極（ＢＡＬＬ）からＰＣＢへの配線引出し経路が例示されているが、ここではボール間を通る配線を１本とし、ＰＣＢ上では貫通スルーホール（ＴＨＲＨ）を用いて配線層間の接続を行なうものとする。要するに、低コストのＰＣＢを用いる場合を想定する。このときの引出し配線の信号配列は、ＳＤＲＡＭ２の下位バイトのデータ及びデータストローブ信号系の端子群ＬＢＰＡに対しては配列ＳＧＡ１となり、上位バイトのデータ及びデータストローブ信号系の端子群ＵＢＰＡに対しては配列ＳＧＡ２となる。ＳＤＲＡＭ３の下位バイトのデータ及びデータストローブ信号系の端子群ＬＢＰＡに対しては配列ＳＧＡ３となり、上位バイトのデータ及びデータストローブ信号系の端子群ＵＢＰＡに対しては配列ＳＧＡ４となる。前記信号配列ＳＧＡ１，ＳＧＡ２，ＳＧＡ４は等しく、それらに対して信号配列ＳＧＡ３はデータ１ビットの配列が相違されるだけである。そこで、図３で説明したデータ系単位ユニットＬＢＩＦ，ＵＢＩＦにおけるインタフェース機能の配置を信号配列ＳＧＡ１，ＳＧＡ２，ＳＧＡ４と一致させる。要するに、マイクロコンピュータチップ１Ａにおけるメモリインタフェース回路４，５のデータ及びデータストローブ信号系回路の構成をバイトユニット単位毎に同一として、その回路設計の容易化を優先させるようにする。高々１ビットのデータ端子配置をＰＣＢ配線に対して最適化するために一部の回路ユニットの構成を変更することを回避する。
図５にはマイクロコンピュータ１のボール電極配置が例示される。実際にはボール電極は縦横方向に所定ピッチでマトリクス配置されているが、ここでは便宜上、個々のボール電極を正方形の枠として作図している。マイクロコンピュータのパッケージはＢＧＡ形態とされ、マイクロコンピュータチップのパッド電極はチップ表面のＷＰＰ配線（再配線層）を介して半田バンプ電極（図示せず）に接続され、半田バンプ電極はボール電極に接続される。ボール電極に対する端子機能の割り当てはＤＤＲ２−ＳＤＲＡＭ２，３の端子及び引出し配線の配置(図４)とマイクロコンピュータチップにおけるパッド電極配置（図３、図４）との対応関係を極力維持できるようにすればよい。その一例が図５に例示される。
ボール電極に対する端子機能の割り当てに関しては差動端子の配列を考慮している。即ち、ＬＤＱＳとＬＤＱＳＢのペア、ＵＤＱＳとＵＤＱＳＢのペア、ＣＫとＣＫＢのペアは、ペア毎に、最外周より第１周目と第２周目の隣接するボール電極に割り当て、又は第３周目と第４周目の隣接するボール電極に割り当てて、差動端子を構成させる。ここではＰＣＢ上においてボール間を通る配線を１本とし、ＰＣＢ上では貫通スルーホール（ＴＨＲＨ）を用いて配線層間の接続を行なうものとする。そうすると、ボールグリッドアレイの最外周より第１周目のボール電極に接続する配線はそのまま外側に引き出され、第２周目のボール電極に接続する配線は第１周目のボール電極に接続する２本の配線の間を通って外側に引き出される。第３周目と第４周目のボール電極に各々接続する配線は第１周目と第２周目のボール電極とは異なる配線層を通って同様に外側に引き出される。このような一般的な配線構造への対応を考慮すると、差動端子を第１周目と第２周目に隣接配置し、又は第３周目と第４周目に隣接配置することにより、差動端子に接続する配線は同一配線層上で隣接して相対することができるから、ＰＣＢ上においても同相ノイズ成分のキャンセル効果を維持させることが容易になる。なお、ＣＫとＣＫＢのペアはコーナーに配置されることが多く、他エリアほど配線が密ではない。よって、ＣＫとＣＫＬＢのペアこの形態の限りではない。
図６にはマイクロコンピュータとＤＤＲ２−ＳＤＲＡＭをＰＣＢに実装したたきの縦断面図が例示される。ここでは６層のＰＣＢを示すが、配線層数はこれに限定されない。１７、１８はマイクロコンピュータ１とＤＤＲ２−ＳＤＲＡＭを接続する表層配線を模式的に示す。１９はマイクロコンピュータ１とＤＤＲ２−ＳＤＲＡＭを接続する内層配線を模式的に示す。
図７にはメモリインタフェース回路のデータ系単位ユニットＬＢＩＦ，ＵＢＩＦの一例が示される。データ系単位ユニットＬＢＩＦ，ＵＢＩＦは、例えば出力バッファ２０、入出力バッファ２１、出力ラッチ２２、入力データのサンプリング回路２３、データストローブ信号に従って入力データのサンプリング信号を生成する位相シフト回路２４、及びサンプリングデータの転送タイミングを調整するタイミング調整回路２５を有する。データ系単位ユニットＬＢＩＦ，ＵＢＩＦはメモリコントローラ（ＭＣＮＴ）２６に接続される。メモリコントローラ２６は中央処理装置（ＣＰＵ）２７からのＤＤＲ２−ＳＤＳＲＡＭ２，３に対するメモリアクセス要求に応答して、ＤＤＲ２−ＳＤＳＲＡＭ２，３のインタフェースプロトコルに従ったメモリアクセス制御を行う。このときデータ系単位ユニットＬＢＩＦ，ＵＢＩＦはメモリコントローラ２６とＤＤＲ２−ＳＤＲＡＭ２，３との間のインタフェースを行う。２８はクロック発生回路（ＣＰＧ）である。前記メモリコントローラの機能はバスステートコントローラで実現する場合もある。
以上の説明ではＢＧＡ形態のパッケージに半導体チップを封止したマイクロコンピュータについて説明したが、チップの半田バンプ電極における端子機能の配列はパッケージのボール電極における端子機の配列と基本的に同じである。したがって、マイクロコンピュータチップ１Ａをそのままベアチップとして用いる用途においても、ボール電極の配置に関する技術的事項も含めて上記と同様の作用効果を得ることができる。
《マルチチップモジュール》
図８には本発明に係る半導体装置の一例であるマルチチップモジュールの縦断面図が例示される。マルチチップモジュール３１は、モジュール基板３２の一面に、データ処理デバイスとして１個のマイクロコンピュータチップ(ＭＣＵ＿ＣＨＰ)１Ａと、複数個のメモリデバイスとして２個のＤＤＲ２−ＳＤＲＡＭ２（３）とを有する。マイクロコンピュータチップ(ＭＣＵ＿ＣＨＰ)１ＡとＤＤＲ２−ＳＤＲＡＭ２（３）は、モジュール基板３２との隙間がアンダーフィル樹脂（図示せず）で充填されている。このマルチチップモジュール３１はシステム・イン・パッケージのマイコンモジュールとして位置付けられる。
図８には本発明に係る半導体装置の一例であるマルチチップモジュールの縦断面図が例示される。マルチチップモジュール３１は、モジュール基板３２の一面に、データ処理デバイスとして１個のマイクロコンピュータチップ(ＭＣＵ＿ＣＨＰ)１Ａと、複数個のメモリデバイスとして２個のＤＤＲ２−ＳＤＲＡＭ２（３）とを有する。マイクロコンピュータチップ(ＭＣＵ＿ＣＨＰ)１ＡとＤＤＲ２−ＳＤＲＡＭ２（３）は、モジュール基板３２との隙間がアンダーフィル樹脂（図示せず）で充填されている。このマルチチップモジュール３１はシステム・イン・パッケージのマイコンモジュールとして位置付けられる。
マイクロコンピュータチップ１Ａはベアチップであり、半田バンプ電極を下にして、モジュール基板３２にフェースダウンで実装される。ＤＤＲ２−ＳＤＲＡＭ２（３）は非特許文献１のＪＥＤＥＣ標準を満足した図２の端子配置を備えたボールグリッドアレイのパッケージに封止されて構成される。
モジュール基板３２はコア層３４とその表裏に形成されたビルドアップ層３５、３６とを有し、多層配線の樹脂基板として構成される。コア層３４は例えば０．８ｍｍ程度の厚みを有する。ビルドアップ層３５は例えば３０〜４０μｍ程度の厚みを有し、コア層３４の側より配線層Ｌ３、Ｌ２、Ｌ１が形成されている。ビルドアップ層３６は例えば３０〜４０μｍ程度の厚みを有し、コア層３４の側より配線層Ｌ４、Ｌ５、Ｌ６が形成されている。配線層Ｌ１、Ｌ２は、主にマイクロコンピュータチップ１Ａのバンプ電極３８と、ＤＤＲ２−ＳＤＲＡＭ２(３)のボール電極３９とを接続するための配線の形成に利用される。配線層Ｌ３は主にグランドプレーン（グランドパターン）の形成に利用される。配線層Ｌ４は主に電源プレーンの形成に利用される。配線層Ｌ５、Ｌ６は、配線層Ｌ１〜Ｌ４に形成される信号配線、グランドプレーン及び電源プレーンをモジュール基板の外部接続端子であるモジュールボール電極４０に接続するための配線の形成に利用される。図において４１は代表的に示されたスルーホールでありコア層３４を貫通する。４２はビアであり、ビアホール若しくはスルーホールの内面に導電性メッキを施した導電部を総称し、その上下の配線層若しくは金属パターンを導通させる。
《アドレス・コマンド系のメモリインタフェース》
図９にはマルチチップモジュール３１の平面なレイアウト構成が例示される。モジュール基板３２上におけるマイクロコンピュータチップ１ＡとＤＤＲ２−ＳＤＲＡＭ２，３との相対位置関係は図１の配置Ｂと同じである。図１の配置Ｂにおいて、ＰＣＢをモジュール基板３２に代え、マイクロコンピュータ１をマイクロコンピュータチップ１Ａに代えて考えればよい。端子配列は図１の配置Ｂと等価である。
図９にはマルチチップモジュール３１の平面なレイアウト構成が例示される。モジュール基板３２上におけるマイクロコンピュータチップ１ＡとＤＤＲ２−ＳＤＲＡＭ２，３との相対位置関係は図１の配置Ｂと同じである。図１の配置Ｂにおいて、ＰＣＢをモジュール基板３２に代え、マイクロコンピュータ１をマイクロコンピュータチップ１Ａに代えて考えればよい。端子配列は図１の配置Ｂと等価である。
マイクロコンピュータチップ１Ａにおけるメモリインタフェース回路４，５の構成は図３等で説明したのと同じである。メモリインタフェース回路５の上位データ系インタフェースユニットＵＢＩＦとＳＤＲＡＭ２の上位バイトユニット端子群ＵＢＰＡはモジュール基板３２のデータ系配線ＵＤ１で接続される。メモリインタフェース回路５の下位データ系インタフェースユニットＬＢＩＦとＳＤＲＡＭ２の下位バイトユニット端子群ＬＢＰＡはモジュール基板３２のデータ系配線ＬＤ１で接続される。メモリインタフェース回路４の上位データ系インタフェースユニットＵＢＩＦとＳＤＲＡＭ３の上位バイトユニット端子群ＵＢＰＡはモジュール基板３２のデータ系配線ＵＤ０で接続される。メモリインタフェース回路４の下位データ系インタフェースユニットＬＢＩＦとＳＤＲＡＭ３の下位バイトユニット端子群ＬＢＰＡはモジュール基板３２のデータ系配線ＬＤ０で接続される。
メモリインタフェース回路４，５のコマンド及びアドレス系インタフェースユニットＣＡＩＦを対応するＳＤＲＡＭ２，３のコマンド及びアドレス系端子群に接続するためのコマンド及びアドレス配線ＣＡは、マイクロコンピュータチップ１Ａの一つのコーナー部を基点に前記ＤＤＲ２−ＳＤＲＡＭ２，３の間の領域を通り、途中で分岐して各々の前記ＤＤＲ２−ＳＤＲＡＭ２，３の端子に至る経路を有する。Ｔ字形の配線トポロジにより、モジュール基板３２上におけるコマンド及びアドレス系配線経路の等長化が容易になる。
ＣＫ０はマイクロコンピュータチップ１Ａのメモリインタフェース回路４からＳＤＲＡＭ３のクロック端子ＣＫ，ＣＫＢに差動クロックを供給する差動クロック配線である。同じく、ＣＫ１はマイクロコンピュータチップ１Ａのメモリインタフェース回路５からＳＤＲＡＭ２のクロック端子ＣＫ，ＣＫＢに差動クロックを供給する差動クロック配線である。前記差動クロック配線ＣＫ０，ＣＫ１は前記主なコマンド及びアドレス配線ＣＡの経路に沿って配置される。クロック信号ＣＬＫ０，ＣＫ１はコマンド及びアドレス信号の取り込みタイミングを規定するからタイミングの整合という点において両者を並走させること、即ち同じトポロジとするのが好都合である。コマンド及びアドレス系のタイミングマージンを大きくすることが容易になる。
図１０にはデータ系配線ＵＤ１、ＬＤ１に対する等長化経路の例が示される。図１０より明らかなようにＳＤＲＡＭ２のバイトユニット端子群ＵＢＰＡのボール電極は左右に離間しているから、同一バイト内のデータ及びデータストローブ端子に関し、最も大きな距離のある端子間の配線長に揃えることとし、端子間距離に比べてその配線長が長すぎる端子間配線につては、等長化のために同一配線の一部に折り返し経路を形成する。図１０には代表的に折り返し経路ＦＬａ，ＦＬｂが示されている。折り返し経路によってデータ及びデータストローブ信号系配線の等長化が容易になる。図１１に例示されるようにマイクロコンピュータチップ１ＡとＳＤＲＡＭ３との間についてもどうようである。図１１には代表的に折り返し経路ＦＬｃ，ＦＬｄが示されている。
図１２にはコマンド及びアドレス系配線ＣＡａ〜ＣＡｄに対する等長化経路の例が示される。Ｔ字形トポロジのコマンド及びアドレス系配線において、分岐点より後段には、Ｌ２配線の２本セット毎の間に距離ＤＳＴを取り、ＡＲ１、ＡＲ２の位置に代表されるように、信号毎にＬ１配線とＬ２配線との間のビア１個と配線１本を通すことができる余地を確保し、ＰＮＴ１，ＰＮＴ２に代表されるようにＬ２配線層の分岐位置を微調整可能にする。分基点以降において、等長化のために同じＤＤＲ２−ＳＤＲＡＭへの相互に異なる配線間で伝播方向が逆にされた逆方向経路を一部に有する。図１２には代表的に逆方向経路ＲＰａ，ＲＰｂが示されている。逆方向経路ＲＰａ，ＲＰｂによってコマンド及びアドレス系配線の等長化が容易になる。
図１３にはクロック系配線ＣＫ０，ＣＫ１に対する等長化経路の例が示される。前述の通りクロック系配線ＣＫ０，ＣＫ１はＴ形トポロジのコマンド及びアドレス系配線に沿うように配線される。更に、コマンド及びアドレス系配線の真ん中に配置する。これにより、コマンド及びアドレス系配線のマイクロコンピュータとＳＤＲＡＭ間の最長配線と最短配線との各々の差分をそれぞれ均等化し易くなる。これにより、コマンド及びアドレスに関するタイミングマージンの確保が容易になる。
《差動信号用ボール電極の配置》
図１４にはＤＤＲ２−ＳＤＲＡＭ２，３に対するテスト専用端子の配置が例示される。モジュール基板３２の裏面に配置されたボール電極４０は外周縁に沿って７周配置された周回電極部分４５と、中央部の９行９列でマトリクス配置された中央電極部分４６とを有する。周回電極部分４５と中央電極部分４６の間には空白領域４７が確保されている。マルチチップモジュール３１には、ＤＤＲ２−ＳＤＲＡＭ２，３をマイクロコンピュータチップ１Ａによるアクセス制御とは別に、外部よる単独でテスト可能にするテスト用のボール電極が配置される。テスト用のボール電極の領域は、ＤＤＲ２−ＳＤＲＡＭ２，３のボール電極３９との対応が矢印で示されている。図より明らかなように、テスト用のボール電極は周回電極部分の内周寄りに配置されている。マルチチップモジュール３１を搭載するマザーボード(プリント配線基板）上にマルチチップモジュール３１を搭載するとき、マルチチップモジュール３１の下側から側方に向けてＰＣＢ配線を引き出す場合、マルチチップモジュール３１の周縁に近いほどマザーボード上における配引出しは容易である。したがって、テスト専用ボール電極の如くマザーボード上の配線に接続する必要のない端子は極力、モジュール基板の内側に集めた方が得策だからである。
図１４にはＤＤＲ２−ＳＤＲＡＭ２，３に対するテスト専用端子の配置が例示される。モジュール基板３２の裏面に配置されたボール電極４０は外周縁に沿って７周配置された周回電極部分４５と、中央部の９行９列でマトリクス配置された中央電極部分４６とを有する。周回電極部分４５と中央電極部分４６の間には空白領域４７が確保されている。マルチチップモジュール３１には、ＤＤＲ２−ＳＤＲＡＭ２，３をマイクロコンピュータチップ１Ａによるアクセス制御とは別に、外部よる単独でテスト可能にするテスト用のボール電極が配置される。テスト用のボール電極の領域は、ＤＤＲ２−ＳＤＲＡＭ２，３のボール電極３９との対応が矢印で示されている。図より明らかなように、テスト用のボール電極は周回電極部分の内周寄りに配置されている。マルチチップモジュール３１を搭載するマザーボード(プリント配線基板）上にマルチチップモジュール３１を搭載するとき、マルチチップモジュール３１の下側から側方に向けてＰＣＢ配線を引き出す場合、マルチチップモジュール３１の周縁に近いほどマザーボード上における配引出しは容易である。したがって、テスト専用ボール電極の如くマザーボード上の配線に接続する必要のない端子は極力、モジュール基板の内側に集めた方が得策だからである。
ここで、前記差動クロック配線ＣＫ１は、ＳＤＲＡＭ２のクロック端子ＣＫ，ＣＫＢの近傍に配置された差動終端抵抗接続用の一対のボール電極ＢＣＫａ，ＢＣＫｂを有する。前記ボール電極ＢＣＫａ，ＢＣＫｂは、相互に隣接され、且つ、他のモジュール端子が配置されていない領域に隣接し又はテスト専用モジュール端子に隣接して形成されている。ＳＤＲＡＭ３のための差動クロック配線ＣＫ０についても同様に、差動終端抵抗接続用の一対のボール電極ＢＣＫｃ，ＢＣＫｄを有する。前記ボール電極ＢＣＫｃ，ＢＣＫｄも相互に隣接され、且つ、他のモジュール端子が配置されていない領域に隣接し又はテスト専用モジュール端子に隣接して形成されている。
マルチチップモジュール３１が実装されるＰＣＢにはテスト専用モジュール端子に接続されるべき配線は形成されていないから、差動終端抵抗接続用ボール電極ＢＣＫａとＢＣＫｂ、ＢＣＫｃとＢＣＫｄを、他のモジュール端子が配置されていない領域に隣接し又はテスト専用モジュール端子に隣接して形成することにより、当該差動終端抵抗接続用のボール電極ＢＣＫａとＢＣＫｂ、ＢＣＫｃとＢＣＫｄに各々直接終端抵抗を搭載することが容易になる。このことは分岐点から差動終端抵抗までの配線経路を極めて短く且つ等長化するのに好適である。この関係は、ＬＤＱＳとＬＤＱＳＢ、ＵＤＱＳとＵＤＱＳＢのような差動データストローブ信号についても同様に適用すれば有効であるが、ＪＥＤＥＣ標準によれば、それら差動データストローブ信号については、ＯＤＴ（On-Die Termination）によるチップ内終端抵抗によって対策されることを期待することができるので、差動クロック配線と同様の考慮を払わなくても実質的な問題は少ないと考えられる。
図１５にはＳＤＲＡＭ２のクロック端子ＣＫ，ＣＫＢの近傍に配置された差動終端抵抗接続用の一対のボール電極ＢＣＫａ，ＢＣＫｂと、差動データストローブ端子ＬＤＱＳ，ＬＤＱＳＢの近傍に配置された差動終端抵抗接続用の一対のボール電極ＢＤＱＳａ，ＢＤＱＳｂとの配置領域の詳細を例示する。差動終端抵抗接続用のボール電極ＢＣＫａ，ＢＣＫｂは周回電極部分４５の内周縁に配置されていないが、図において左隣にはＰＣＢ配線引出し不用のボール電極を配置してあるから、終端抵抗の実装領域ＭＡＲ１を確保することができる。また、差動終端抵抗接続用のボール電極ＢＤＱＳａ，ＢＤＱＳｂの双方は周回電極部分４５の内周縁に配置されていないが、図において右隣にはＰＣＢ配線引出し不用のボール電極を配置し、左側には空白領域４７はあるので、終端抵抗の実装領域ＭＡＲ２を容易に確保することができる。
《電源分離》
ＤＤＲ２−ＳＤＲＡＭ２，３の動作電源は、ＶＤＤＱ，ＶＳＳＱが外部出力及び外部入出力回路用（Ｉ／Ｏ用）の電源系端子セット、ＶＤＤ，ＶＳＳがコア回路用の電源系端子セットである。マイクロコンピュータチップ１Ａは、コア回路用と外部インタフェース回路用に別々の電源系端子セットを備える。更に、マイクロコンピュータチップ１Ａは、ＳＤＲＡＭ２，３にインタフェースされる前記インタフェース回路４，５の動作電源としてＶＣＣｄｄｒ、ＶＳＳｄｄｒの電源系端子セットを有する。電源端子ＶＤＤ，ＶＤＤＱ、ＶＣＣｄｄｒの電源電圧は例えば１．８Ｖである。グランド端子ＶＳＳ、ＶＳＳＱ、ＶＳＳｄｄｒのグランド電圧は０Ｖである。特に制限されないが、マイクロコンピュータチップ１Ａのコア回路用電源セットは固有の電源系端子による１．０Ｖと０Ｖであり、その他の外部インタフェース回路用の電源セットはそれ固有の電源系端子による３．３Ｖと０Ｖである。
ＤＤＲ２−ＳＤＲＡＭ２，３の動作電源は、ＶＤＤＱ，ＶＳＳＱが外部出力及び外部入出力回路用（Ｉ／Ｏ用）の電源系端子セット、ＶＤＤ，ＶＳＳがコア回路用の電源系端子セットである。マイクロコンピュータチップ１Ａは、コア回路用と外部インタフェース回路用に別々の電源系端子セットを備える。更に、マイクロコンピュータチップ１Ａは、ＳＤＲＡＭ２，３にインタフェースされる前記インタフェース回路４，５の動作電源としてＶＣＣｄｄｒ、ＶＳＳｄｄｒの電源系端子セットを有する。電源端子ＶＤＤ，ＶＤＤＱ、ＶＣＣｄｄｒの電源電圧は例えば１．８Ｖである。グランド端子ＶＳＳ、ＶＳＳＱ、ＶＳＳｄｄｒのグランド電圧は０Ｖである。特に制限されないが、マイクロコンピュータチップ１Ａのコア回路用電源セットは固有の電源系端子による１．０Ｖと０Ｖであり、その他の外部インタフェース回路用の電源セットはそれ固有の電源系端子による３．３Ｖと０Ｖである。
モジュール基板において、マイクロコンピュータチップ１ＡとＤＤＲ２−ＳＤＲＡＭ２，３との間では動作電源経路が分離され、個別テストの便に供することができるようになっている。更に、ＤＤＲ２−ＳＤＳＲＡＭアクセスに際して電源系ノイズが回り込みことを防止する観点より、ＤＤＲ２−ＳＤＲＡＭ２，３のＩ／Ｏ用電源端子ＶＤＤＱとコア回路用電源端子ＶＤＤとは相互に電気的に分離された固有の電源経路を経て接続された電源ボール電極が割り当てられる。ＶＳＳ、ＶＳＳＱ、ＶＳＳｄｄｒに接続するボール電極は電気的に分離されていない。ＥＳＤ耐性の確保と電気的基準の安定化を確保するためである。
図１６にはモジュール基板の電源用ボール電極の配置が例示される。Ｖｄｄ−ＤＲＡＭはＳＤＲＡＭ２，３の電源端子ＶＤＤに割り当てられた電源ボール電極、Ｖｄｄｑ−ＤＲＡＭはＳＤＲＡＭ２，３の電源端子ＶＤＤＱに割り当てられた電源ボール電極、Ｖｃｃ−ＤＤＲはマイクロコンピュータチップ１Ａの電源端子ＶＣＣｄｄｒに割り当てられた電源ボール電極、Ｖｓｓは、ＶＳＳ，ＶＳＳＱ，ＶＳＳｄｄｒに割り当てられたグランドボール電極である。
図１７にはＭＣＵ−ＣＨＰ１ＡからＤＤＲ−ＳＤＲＡＭ２に出力される信号の変化に伴う電源系の帰還電流経路が模式的に示される。Ｖｃｃ−ＤＤＲとＶｄｄｑ−ＤＲＡＭとが分離されているとき、ＭＣＵ−ＣＨＰ１ＡとＤＤＲ２−ＳＤＲＡＭ２との間で信号が充放電されると、その充放電電流のうち電源配線に流れる帰還電流の経路ＶＤＰＳ１とＶＤＰＳ２はモジュール基板３２上においてＶｄｄｑ−ＤＲＡＭとＶｃｃ−ＤＤＲとによって分断され、マザーボード上の電源配線若しくは電源プレーンを介して帰還されなければならない。このことが電源系のインピーダンス増加を招くことになるが、これを極力抑制するために、Ｖｃｃ−ＤＤＲとＶｄｄｑ−ＤＲＡＭを直近に配置してある。これにより、５０で示されるようにＶｃｃ−ＤＤＲとＶｄｄｑ−ＤＲＡＭとを流れる逆方向の電流をカップリングさせて実効インダクタンスを減らすことができる。
《メモリコアへの給電ビア複数化》
図１８には主な電源系に着目したときのマルチチップモジュール３１の縦断面構造が例示される。ＤＤＲ２−ＳＤＲＡＭ２，３はＩ／Ｏ回路に比べてコア回路の消費電力の方が大きい。リフェレッシュ動作時の比較的大きな電力消費を考慮しなければならないからである。ここで、ビルドアップ層３５、３６に形成された１個のビア４２Ａの給電面積はコア層３４に形成された１個のビア４２Ｂの給電面積よりも小さい。このとき、Ｖｄｄ−ＤＲＡＭをＶＤＤに接続する給電経路において前記コア層３４の１個のビア４２Ｂに対してビルドアップ層の各層に形成されるビア４２Ａの数は２個とされる。Ｖｄｄｑ−ＤＲＡＭをＶＤＤＱに接続する給電経路において前記コア層３４の１個のビア４２Ｂに対してビルドアップ層３５，３６の各層に形成されるビア４２Ａの数は１個とされる。メモリデバイスのコア回路による消費電力がＩ／Ｏ回路部分よりも大きくなることを考慮したとき、コア層のビアに比べて導電面積の小さなビルドアップ層のビアによる電流供給能力不足を生じないようにすることができる。
図１８には主な電源系に着目したときのマルチチップモジュール３１の縦断面構造が例示される。ＤＤＲ２−ＳＤＲＡＭ２，３はＩ／Ｏ回路に比べてコア回路の消費電力の方が大きい。リフェレッシュ動作時の比較的大きな電力消費を考慮しなければならないからである。ここで、ビルドアップ層３５、３６に形成された１個のビア４２Ａの給電面積はコア層３４に形成された１個のビア４２Ｂの給電面積よりも小さい。このとき、Ｖｄｄ−ＤＲＡＭをＶＤＤに接続する給電経路において前記コア層３４の１個のビア４２Ｂに対してビルドアップ層の各層に形成されるビア４２Ａの数は２個とされる。Ｖｄｄｑ−ＤＲＡＭをＶＤＤＱに接続する給電経路において前記コア層３４の１個のビア４２Ｂに対してビルドアップ層３５，３６の各層に形成されるビア４２Ａの数は１個とされる。メモリデバイスのコア回路による消費電力がＩ／Ｏ回路部分よりも大きくなることを考慮したとき、コア層のビアに比べて導電面積の小さなビルドアップ層のビアによる電流供給能力不足を生じないようにすることができる。
《グランドスリットによるノイズ対策》
図１９にはグランド端子ＶＳＳ，ＶＳＳＱとグランドボール電極Ｖｓｓを接続する経路の縦断面構造が例示される。前述のようにデバイス上で分離されているグランド端子ＶＳＳ，ＶＳＳＱはモジュール基板内では電気的に導通され、電気的に共通のグランドボール電極Ｖｓｓに接続される。このとき、前記コア層とビルドアップ層は、グランド端子ＶＳＳ，ＶＳＳＱ及びグランドボール電極Ｖｓｓに導通するグランドパターンＧＰＴＮを有し、面積を大きくして極力グランド電位の安定化を図ろうとしている。即ち、グランド端子ＶＳＳ，ＶＳＳＱ及びグランドボール電極Ｖｓｓと、前記コア層及びビルドアップ層のグランドパターンＧＰＴＮとは電気的に一体化され、電源系のような分離は行なわれていないから、ＥＳＤ（Electrostatic Discharge）耐性の低下、リターンパス経路の阻害に寄る電気的特性の劣化、グランドレベルのずれ等の問題を生じ難い。一方、グランドをＤＣ的に全て共通化すると、ＶＳＳとＶＳＳＱのような異種グランド間でのノイズ回り込みの虞を生ずる。これに対し、前記グランドパターンＧＰＴＮは、デバイスグランド端子ＶＳＳに接続するパッド又はビアと、前記デバイスグランド端子ＶＳＳＱに接続するパッド又はビアとを結ぶ線分の間にスリットＳＬＴを有する。図２０乃至図２５には各配線層Ｌ１〜Ｌ６の状態が例示される。ここではＬ４配線層は基本的に電源プレーンに利用されるのでグランドパターンは存在していない。
図１９にはグランド端子ＶＳＳ，ＶＳＳＱとグランドボール電極Ｖｓｓを接続する経路の縦断面構造が例示される。前述のようにデバイス上で分離されているグランド端子ＶＳＳ，ＶＳＳＱはモジュール基板内では電気的に導通され、電気的に共通のグランドボール電極Ｖｓｓに接続される。このとき、前記コア層とビルドアップ層は、グランド端子ＶＳＳ，ＶＳＳＱ及びグランドボール電極Ｖｓｓに導通するグランドパターンＧＰＴＮを有し、面積を大きくして極力グランド電位の安定化を図ろうとしている。即ち、グランド端子ＶＳＳ，ＶＳＳＱ及びグランドボール電極Ｖｓｓと、前記コア層及びビルドアップ層のグランドパターンＧＰＴＮとは電気的に一体化され、電源系のような分離は行なわれていないから、ＥＳＤ（Electrostatic Discharge）耐性の低下、リターンパス経路の阻害に寄る電気的特性の劣化、グランドレベルのずれ等の問題を生じ難い。一方、グランドをＤＣ的に全て共通化すると、ＶＳＳとＶＳＳＱのような異種グランド間でのノイズ回り込みの虞を生ずる。これに対し、前記グランドパターンＧＰＴＮは、デバイスグランド端子ＶＳＳに接続するパッド又はビアと、前記デバイスグランド端子ＶＳＳＱに接続するパッド又はビアとを結ぶ線分の間にスリットＳＬＴを有する。図２０乃至図２５には各配線層Ｌ１〜Ｌ６の状態が例示される。ここではＬ４配線層は基本的に電源プレーンに利用されるのでグランドパターンは存在していない。
前記スリットＳＬＴがグランドパターンＧＰＴＮ上で異種グランドのビアやパッド間の電気的導通経路を長くする。要するに、グランドパターンＧＰＴＮの平面上において異種グランド間の電気的導通経路が長くなる。これにより、実装基板上でグランドビア５２Ｇと電源ビア５２Ｖとの間に搭載されたパスコン５３への縦方向の電気的導通経路にＡＣ的なノイズが誘導され易くなるから、結果として、異種グランド間でのグランドノイズの回り込みを抑制若しくは緩和することができる。
図２６にはスリットＳＬＴを形成しない場合の比較例が示される。ＶＳＳとＶＳＳＱの間ではＬ１層のグランパターンＧＰＴＮを介して異種電源の回り込みを生ずる。
図２７には信号配線のガードに利用されるグランドプレーンの縁辺部分にスリットを適用した例が示される。例えばグランド端子ＶＳＳに接続するビア４２Ｇ（ＶＳＳ）グランドプレーンＧＰＴＮに着目すると、このグランドプレーンＧＰＴＮの縁辺部分５５が信号配線ＳＩＧに対向するグランドガードとし利用されているとき、前記グランドプレーンの縁辺部分５５とビア４２Ｇ（ＶＳＳ）との間に、スリットＳＬＴを形成する。信号配線のガードに利用されるグランドプレーンの縁辺部分５５には信号配線ＳＩＧに並行してリターン電流が流れるが、スリットＳＬＴは前記信号配線ＳＩＧに隣接する縁辺部分５５に対してリターンパスを確保するように作用し、且つ、リターンパスを流れる電流がノイズとしてデバイス２のグランド端子ＶＳＳに回り込むのを抑制することができる。スリットを形成する時に考慮すべきビアやパッドはＶＳＳＱに接続するものであってもよい。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ＤＤＲ２−ＳＤＲＡＭの並列データ入出力ビット数は×８等であってもよい。マイクロコンピュータは汎用コントローラに限定されず、グラフィックコントローラ、符号化・複合処理を行なうコントローラなどであってよい。
１ マイクロコンピュータ（ＭＣＵ）
２，３ ＤＤＲ２−ＳＤＲＡＭ
４，５ メモリインタフェース回路
１Ａ マイクロコンピュータチップ（ＭＣＵ＿ＣＨＰ）
ＤＱ０〜ＤＱ１５ データ入出力端子
ＬＤＱＳ，ＬＤＱＳＢ 下位バイトデータに対する差動データストローブ端子
ＵＤＱＳ、ＵＤＱＳＢ 上位バイトデータに対する差動データストローブ端子
Ａ０〜Ａ１５ アドレス入力端子
ＢＡ０〜ＢＡ２ バンクアドレス入力端子
ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ コマンド入力端子
ＣＳＢ チップ選択端子
ＣＫ，ＣＫＢ 差動のクロック入力端子
ＬＤＭ 下位バイトデータに対するデータマスク端子
ＵＤＭ 上位バイトデータに対するデータマスク端子
ＶＤＤ，ＶＤＤＱ メモリ電源端子
ＶＳＳ、ＶＳＳＱ グランド端子
ＶＣＣｄｄｒ ＭＣＵのメモリインタフェース回路用電源端子
ＵＢＣＬ 上位バイトユニット系ＰＣＢ配線
ＬＢＣＬ 下位バイトユニット系ＰＣＢ配線
ＣＡＣＬ コマンド及びアドレス系ＰＣＢ配線
ＣＡＰＡ コマンド及びアドレス系端子群
ＬＢＰＡ ＣＡＰＡ、下位バイトユニット端子群
ＵＢＰＡ 上位バイトユニット端子群
ＣＡＩＦ コマンド及びアドレス系インタフェースユニット
ＵＢＩＦ 上位データ系インタフェースユニット
ＬＢＩＦ 下位データ系インタフェースユニット
１０ データ入出力回路
１１ データマスク信号回路
１２ 反転データストローブ信号回路
１３ 非反転データストローブ信号回路
１４ データ入出力回路１４
２０ 入出力バッファ
２１ 出力バッファ
２２ 出力ラッチ
２６ メモリコントローラ（ＭＣＮＴ）２６
２７ 中央処理装置（ＣＰＵ）
３２ モジュール基板
３４ コア層
３５，３６ ビルドアップ層
３８ マイクロコンピュータチップ１Ａのバンプ電極
３９ ＤＤＲ２−ＳＤＲＡＭ２(３)のボール電極
４０ モジュールボール電極
４１ スルーホール
４２ ビア
ＳＬＴ スリット
ＧＰＴＮ グランドプレーン
５５ グランドプレーンのガード用縁辺部分
Ｖｃｃ ＤＤＲ ＭＣＵのメモリインタフェース回路電源用モジュール端子
Ｖｄｄｑ−ＤＲＡＭ ＤＤＲ２−ＳＤＲＡＭのＩ／Ｏ電源用モジュール端子
Ｖｄｄ−ＤＲＡＭ ＤＤＲ２−ＳＤＲＡＭのコア電源用モジュール端子
２，３ ＤＤＲ２−ＳＤＲＡＭ
４，５ メモリインタフェース回路
１Ａ マイクロコンピュータチップ（ＭＣＵ＿ＣＨＰ）
ＤＱ０〜ＤＱ１５ データ入出力端子
ＬＤＱＳ，ＬＤＱＳＢ 下位バイトデータに対する差動データストローブ端子
ＵＤＱＳ、ＵＤＱＳＢ 上位バイトデータに対する差動データストローブ端子
Ａ０〜Ａ１５ アドレス入力端子
ＢＡ０〜ＢＡ２ バンクアドレス入力端子
ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ コマンド入力端子
ＣＳＢ チップ選択端子
ＣＫ，ＣＫＢ 差動のクロック入力端子
ＬＤＭ 下位バイトデータに対するデータマスク端子
ＵＤＭ 上位バイトデータに対するデータマスク端子
ＶＤＤ，ＶＤＤＱ メモリ電源端子
ＶＳＳ、ＶＳＳＱ グランド端子
ＶＣＣｄｄｒ ＭＣＵのメモリインタフェース回路用電源端子
ＵＢＣＬ 上位バイトユニット系ＰＣＢ配線
ＬＢＣＬ 下位バイトユニット系ＰＣＢ配線
ＣＡＣＬ コマンド及びアドレス系ＰＣＢ配線
ＣＡＰＡ コマンド及びアドレス系端子群
ＬＢＰＡ ＣＡＰＡ、下位バイトユニット端子群
ＵＢＰＡ 上位バイトユニット端子群
ＣＡＩＦ コマンド及びアドレス系インタフェースユニット
ＵＢＩＦ 上位データ系インタフェースユニット
ＬＢＩＦ 下位データ系インタフェースユニット
１０ データ入出力回路
１１ データマスク信号回路
１２ 反転データストローブ信号回路
１３ 非反転データストローブ信号回路
１４ データ入出力回路１４
２０ 入出力バッファ
２１ 出力バッファ
２２ 出力ラッチ
２６ メモリコントローラ（ＭＣＮＴ）２６
２７ 中央処理装置（ＣＰＵ）
３２ モジュール基板
３４ コア層
３５，３６ ビルドアップ層
３８ マイクロコンピュータチップ１Ａのバンプ電極
３９ ＤＤＲ２−ＳＤＲＡＭ２(３)のボール電極
４０ モジュールボール電極
４１ スルーホール
４２ ビア
ＳＬＴ スリット
ＧＰＴＮ グランドプレーン
５５ グランドプレーンのガード用縁辺部分
Ｖｃｃ ＤＤＲ ＭＣＵのメモリインタフェース回路電源用モジュール端子
Ｖｄｄｑ−ＤＲＡＭ ＤＤＲ２−ＳＤＲＡＭのＩ／Ｏ電源用モジュール端子
Ｖｄｄ−ＤＲＡＭ ＤＤＲ２−ＳＤＲＡＭのコア電源用モジュール端子
Claims (2)
- 上面、前記上面に形成された複数の配線、前記上面とは反対側の下面を有するプリント配線基板と、
平面形状が、第１辺と、前記第１辺と第１角部で交わる第２辺とを有する四角形からなり、前記第１辺に沿って配置された複数の第１ボール電極、および前記第２辺に沿って配置された複数の第２ボール電極を有し、前記複数の第１及び第２ボール電極を介して前記プリント配線基板の前記上面に搭載されたデータ処理デバイスと、
平面形状が、第１メモリ長辺と、前記第１メモリ長辺と第１メモリ角部で交わる第１メモリ短辺とを有する長方形からなり、前記第１メモリ長辺に沿って配置された複数の第１端子を有し、前記複数の第１端子を介して前記プリント配線基板の前記上面に、かつ、平面視において前記第１長辺が前記データ処理デバイスの前記第１辺と並ぶように、前記データ処理デバイスの隣に搭載された第１メモリデバイスと、
平面形状が、第２メモリ長辺と、前記第２メモリ長辺と第２メモリ角部で交わる第２メモリ短辺とを有する長方形からなり、前記第２メモリ長辺に沿って配置された複数の第２端子を有し、前記複数の第２端子を介して前記プリント配線基板の前記上面に、かつ、平面視において前記第２長辺が前記データ処理デバイスの前記第２辺と並び、かつ、前記第２メモリ角部が前記第１メモリ角部と対向するように、前記データ処理デバイスの隣に搭載された第２メモリデバイスと、
を含み、
前記複数の第１ボール電極は、平面視において、前記第１角部から前記第１辺に沿って、第１コマンド・アドレス系インタフェースユニット用ボール電極群、第１下位データ系インタフェースユニット用ボール電極群、第１上位データ系インタフェースユニット用ボール電極群の順に配置されており、
前記複数の第２ボール電極は、平面視において、前記第１角部から前記第２辺に沿って、第２コマンド・アドレス系インタフェースユニット用ボール電極群、第２下位データ系インタフェースユニット用ボール電極群、第２上位データ系インタフェースユニット用ボール電極群の順に配置されており、
前記複数の第１端子は、平面視において、前記第１メモリ角部から前記第１長辺に沿って、第１コマンド・アドレス系端子群、第１下位データ系端子群、第１上位データ系端子群の順に配置されており、
前記複数の第２端子は、平面視において、前記第２メモリ角部から前記第２長辺に沿って、第２コマンド・アドレス系端子群、第２下位データ系端子群、第２上位データ系端子群の順に配置されていることを特徴とするマルチチップモジュール。 - 前記第１コマンド・アドレス系インタフェースユニット用ボール電極群は、前記プリント配線基板の前記複数の配線のうちの第１コマンド・アドレス系配線を介して、前記第１コマンド・アドレス系端子群および前記第２コマンド・アドレス系端子群とそれぞれ電気的に接続されており、
前記第１下位データ系インタフェースユニット用ボール電極群は、前記プリント配線基板の前記複数の配線のうちの第１下位データ系配線を介して、前記第１下位データ系端子群とそれぞれ電気的に接続されており、
前記第１上位データ系インタフェースユニット用ボール電極群は、前記プリント配線基板の前記複数の配線のうちの第１上位データ系配線を介して、前記第１上位データ系端子群とそれぞれ電気的に接続されており、
前記第２コマンド・アドレス系インタフェースユニット用ボール電極群は、前記プリント配線基板の前記複数の配線のうちの第２コマンド・アドレス系配線を介して、前記第１コマンド・アドレス系端子群および前記第２コマンド・アドレス系端子群とそれぞれ電気的に接続されており、
前記第２下位データ系インタフェースユニット用ボール電極群は、前記プリント配線基板の前記複数の配線のうちの第２下位データ系配線を介して、前記第２下位データ系端子群とそれぞれ電気的に接続されており、
前記第２上位データ系インタフェースユニット用ボール電極群は、前記プリント配線基板の前記複数の配線のうちの第２上位データ系配線を介して、前記第２上位データ系端子群とそれぞれ電気的に接続されており、
前記第１及び第２コマンド・アドレス系配線は、平面視において、前記第１メモリデバイスの前記第１メモリ角部と前記第２メモリデバイスの前記第２メモリ角部との間を経由し、前記第１メモリデバイスと前記第２メモリデバイスとの間において前記第１メモリデバイスおよび前記第２メモリデバイスのそれぞれに向かって分岐していることを特徴とする請求項１記載のマルチチップモジュール。
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| JP2010271403A JP4979097B2 (ja) | 2010-12-06 | 2010-12-06 | マルチチップモジュール |
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| JP2006033513A Division JP4662474B2 (ja) | 2006-02-10 | 2006-02-10 | データ処理デバイス |
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