JP4387403B2 - 電子回路 - Google Patents

Description

本発明は、実装基板に半導体装置が搭載された電子回路、半導体装置、更には実装基板に関し、例えば、多層配線構造の実装基板にデータプロセッサとＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、特にＤＤＲ（ダブル・データ・レート）−ＳＤＲＡＭ（ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ：ＪＥＳＤ７９）を搭載した回路モジュールに適用して有効な技術に関する。

実装基板にデータプロセッサとＳＤＲＡＭを搭載した回路モジュールについて記載された文献として特開２００１−１７７０４６号公報がある。これによれば、ＢＧＡパッケージ構造のデータプロセッサを中央に配置し、その周囲にＳＤＲＡＭを配置し、ＳＤＲＡＭへのデータ端子をＢＧＡ（ボール・グリッド・アレイ）パッケージの辺の中央部に配置している。ＳＤＲＡＭへのクロック、アドレス、及びコマンドの出力端子はＢＧＡパッケージのコーナー部に配置される。
また、ＷＯ９９／２４８９６の国際公開パンフレットには、マイコンとメモリチップを接続するときのクロック及びアドレス配線を考慮した配線設計について記載があり、パッケージの辺の中央部にクロック端子を配置し、その左右にアドレス及びデータ端子を配置する。

本発明者は実装基板にＢＧＡパッケージ構造のデータプロセッサとＳＤＲＡＭを搭載したとき、その動作性能を最大限に引き出すための実装基板とパッケージの構造について独自に検討した。
第１は並列データのビット間スキューの低減である。従来、前記特開２００１−１７７０４６号公報にも記載されているように、複数のＳＤＲＡＭと、前記ＳＤＲＡＭにクロック信号を出力するチップとの間で、クロック信号のタイミングのずれを低減するために、配線基板のクロック配線長さをより等長に近づける対策がなされる場合があった。
半導体装置の高性能化のために、データプロセッサ（マイコンチップ）と、前記データプロセッサによって制御され、大容量のデーターを格納する機能を有するメモリチップとの間のメモリインターフェースのデータ転送速度の更なる向上が求められている。高速データ転送を実現するメモリインターフェース仕様としてＤＤＲ−ＳＤＲＡＭインターフェース仕様がある。
前述のＳＤＲＡＭインターフェースでは、データプロセッサから出力されるクロック配線の等長性が要求されたが、ＤＤＲ−ＳＤＲＡＭインターフェース仕様においては、そのインターフェースの高速性を実現するために、クロック配線の等長性だけでなく、各メモリチップから出力されるデーターストローブ信号（ＤＱＳ）に対応するデータ信号（ＤＱ）のタイミングマージンも厳しく制限される。
シンクロナスメモリの複数ビットの外部端子はデータ入出力タイミングがクロック信号に同期され、前記データプロセッサは前記シンクロナスメモリから出力される前記クロック信号（データストローブ信号：ＤＱＳ）に同期して前記シンクロナスメモリから出力されるデータを取り込む。データプロセッサは入力されるクロック信号をデータストローブ信号（ＤＱＳ）として利用する。第４１図に記載されるように、シンクロナスメモリの中でも、クロックの立ち上がりとたち下がりに同期してデータを出力することで、高いレートでのデータ転送を実現するＤＤＲ−ＳＤＲＡＭインターフェース仕様においては、ＤＱＳ用配線に対するＤＱ用配線の等長性も求められる。また、ＤＱ用配線は、やはり高いデータ転送レートを確保するために、非常に多くの本数が並列して接続されることで、広いバス幅を確保されているものである。このように、従来ＳＤＲＡＭインターフェースにおいて、データプロセッサ（メモリ制御チップ）から出力されるマスタクロック信号の等長性が求められていた条件に比較して、ＤＤＲ−ＳＤＲＡＭインターフェースを実現するためには、膨大な本数の配線に対して、厳しいタイミングマージンの遵守、すなわち配線の等長性が課せられることとなる。このような要求を満たすにあたって、システム全体を見回した上でどのような構成にすることが高性能化かつ低コスト化に寄与するかについて発明者は独自に検討した。
ＢＧＡパッケージに代表されるように外部端子が複数列で配置されている場合、半導体装置内部ではパッケージの端子の配置列の相違によりチップの端子までの距離が相違され、その相違を吸収するようにパッケージ内配線を少しずつ屈曲させて配線長の合わせ込みを行なわなければならない。同様に、ＢＧＡパッケージに代表されるように外部端子が複数列で配置されている場合、実装基板上の配線についても、パッケージの外部端子の配置列の相違に応じてその差を吸収するように少しずつ屈曲させて配線長の合わせ込みを行なわなければならない。この配線等長化の思想は、半導体装置と実装基板の双方において手間のかかる処理が必要になり、配線領域も増えてしまう。
第２は、多層配線構造のパッケージ基板上でのカップリングノイズによる影響である。半導体チップが外部から参照電位を入力して利用する場合、特にそのレベルが前記カップリングノイズによる影響で変動する虞のあることが本発明者によって見出された。
第３は、実装基板に多数環状に形成されるスルーホール等の貫通孔による電源及びグランドプレーン上での電流径路の減少についてである。多層配線構造の実装基板はシールドの観点より信号配線層の間にグランドプレーンや電源プレーンが介在され、信号配線層間を接続する多数のビアホールやスルーホールがグランドプレーンや電源プレーンを非接触で貫通する。ＢＧＡパッケージ構造に代表されるパッケージ構造では半田ボール電極が複数列で環状に配置され、しかもその配置は狭ピッチであるから、グランドプレーンや電源プレーンにはビアホールやスルーホールの非接触貫通孔が環状に多数形成されることが予想され、これによって環状貫通孔の外周部分と内周部分との間での電流経路が実質的に狭くなり、必要な電流供給能力を得ることが出来なくなる虞が本発明者によって見出された。
第４は、複数のＳＤＲＡＭにコマンド及びアドレスを供給する配線の終端処理についてである。そのような配線は途中で分岐を有する一方向配線となり、分岐先の何れを終端させるかによって電圧反射ノイズの低減効果に差の有ることが見出された。更に、コマンド及びアドレスは複数ビットの信号であるから終端電源が安定するように終端電源プレーンに対して終端抵抗を分散配置することが望ましく、これを考慮して、一方向配線の何れの分岐先を終端させるかを決めることの必要性が本発明者によって見出された。
第５は、多層配線構造のパッケージ基板上でのカップリングノイズによる別の影響である。半導体チップがフェーズ・ロックド・ループ（ＰＬＬ回路又はディレイ・ロックド・ループ（ＤＬＬ）回路を有する場合にその動作に用いるクロック配線とＰＬＬ回路又はＤＬＬ回路の動作電源配線がパッケージ基板上でカップリングすることにより当該電源が揺れて同期性能が低下する虞のあることが本発明者によって見出された。
第６は、パッケージ基板上におけるディジタル・アナログ・コンバータ（ＤＡＣ）又はアナログ・ディジタル・コンバータ（ＡＤＣ）用の電源配線についてであり、ＤＡＣ又はＡＤＣ用の電源配線をその他の回路の電源配線と独立させるとき、それでも当該ＤＡＣ又はＡＤＣ用の電源配線のレベルが揺れたときＤＡＣ又はＡＤＣの信号への影響を抑えて変換精度を向上させることの必要性が本発明者に見出された。
第７は、定電流源回路からの定電流をスイッチを用いて出力ノードに加算する回路を有するＤＡＣについて、前記スイッチに対するスイッチングノイズが定電流源回路の電源に影響を与えないようにして変換精度を向上させることの必要性が本発明者に見出された。
本発明の第１の目的は、配線等長化に比べて処理に手間がかからず配線領域も増やすことなく実装基板上における並列データのビット間スキューを低減することにある。
本発明の第２の目的は、多層配線構造のパッケージ基板上でカップリングノイズにより参照電位が影響されることを抑制することにある。
本発明の第３の目的は、実装基板の電源プレーン及びグランドプレーンを貫通するビアホール及びスルーホールの影響による電流径路の減少を抑制することにある。
本発明の第４の目的は、実装基板上途中で分岐を有する一方向配線の終端性能を向上させることにある。
本発明の第５の目的は、半２導体チップのＰＬＬ回路又はＤＬＬ回路が用いるクロック配線とその動作電源配線がパッケージ基板上でカップリングすることにより当該電源が揺れて同期性能が低下するのを抑止することにある。
本発明の第６の目的は、パッケージ基板上における半導体チップのＤＡＣ又はＡＤＣ用電源配線のレベルが揺れてもＤＡＣ又はＡＤＣへの影響を抑えて変換精度を向上させることにある。
本発明の第７の目的は、定電流源回路からの定電流をスイッチを用いて出力ノードに加算する形式のＤＡＣを備えた半導体装置において、前記スイッチのスイッチングによる電源ノイズが定電流源回路の電源に影響を与えないようにして変換精度を向上させることにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
本願において開示される発明のうち代表的なものの概要を説明すれば下記の通りである。
〔１〕《並列データのビット間スキュー低減》本発明に係る電子回路は実装基板（２）に第１の半導体装置（４）と第２の半導体装置（３）を有する。前記実装基板は前記第１の半導体装置の複数ビットの外部端子（ＤＱ０〜ＤＱ３）と前記第２の半導体装置の複数ビットの外部端子（３５１〜３５４）にビット対応で共通接続される複数の実装基板配線（２０１〜２０４）を有する。前記実装基板配線は、前記第１の半導体装置の外部端子から前記第２の半導体装置の外部端子までの長さがビット毎に不等長であり、前記第２の半導体装置の外部端子から半導体チップ（３１）の接続電極に至る組立て用配線（３６１〜３６４）の長さがビット毎に不等長であり、このとき、前記実装基板配線の不等長は前記組立て用配線の不等長を相殺する関係を有する。これによれば、第２の半導体装置の外部端子とその半導体チップの接続電極との間を等長にすることを要しない。その半導体装置を実装する実装基板を設計・製造するときは、その半導体装置の不等長の内容にしたがって、その不等長を相殺するように実装基板上で第１の半導体装置と第２の半導体装置と接続する配線を不等長にすればよい。したがって、少なくとも、第２の半導体装置内において、更には実装基板上において、夫々配線を等長にするためのに途中で屈曲させたりする合わせ込みを要しない。
本発明の具体的な形態として、前記第１の半導体装置はシンクロナスメモリであり、前記第２の半導体装置はシンクロナスメモリをアクセス制御可能なデータプロセッサであり、前記データプロセッサは前記実装基板配線を介してシンクロイナスメモリとの間で複数ビットのアクセスデータの並列入出力を行なう。配線領域も増えずに手間無く並列アクセスデータのビット間スキューを低減することができる。
前記シンクロナスメモリの複数ビットの外部端子はデータ入出力タイミングがクロック信号に同期され、前記データプロセッサは前記シンクロナスメモリから出力される前記クロック信号（ＤＱＳ）に同期して前記シンクロナスメモリから出力されるデータを取り込む。データプロセッサは入力されるクロック信号をデータストローブとして利用する。
本発明の更に具体的な形態として、前記第２の半導体装置はパッケージ基板に前記外部端子として多数のソルダーボール電極が形成されたＢＧＡパッケージ構造を有し、パッケージ基板内の組立て用配線の不等長はソルダーボール電極相互間のパッケージ縁辺からの距離の差による。要するに、ソルダーボール電極は複数列で環状に配置され、パッケージ基板の辺に対向してシンクロナスメモリが配置されるとき、パッケージ基板内の組立て用配線の不等長はソルダーボール電極の列方向ピッチの整数倍となる。これに応じて、実装基板上の実装基板配線も前記列方向ピッチの整数倍の相違をもって不等長に設定されればよい。不等長の意義は、半導体装置と実装基板の双方において、ソルダーボール電極の列方向ピッチの整数倍、という共通概念で統一されている。
本発明の具体的な形態では前記第１の半導体装置はその外部端子から半導体チップの接続電極に至る組立て用配線の長さが等長とされる。第１の半導体装置もその外部端子から半導体チップの接続電極に至る組立て用配線の長さが不等長であるときは、その不等長も加味して実装基板配線の不等長を決定すればよい。
〔２〕《Ｖｒｅｆ配線》別の観点による本発明の半導体装置はパッケージ基板（３０）に半導体チップ（３１）が搭載される。前記半導体チップは、所定のパッド電極から与えられる参照電位を用いて判定動作を行なう判定回路（３９９）を含む。前記パッケージ基板は、半導体チップのパッド電極との接続に利用される第１導電層（Ｌｐ１）、グランドプレーンに利用される第２導電層（Ｌｐ２）、電源プレーンに利用される第３導電層（Ｌｐ３）、及び実装基板との接続に利用される第４導電層（Ｌｐ４）を含む。前記第３導電層は、前記判定回路に接続する電源プレーン（３８ｅ）と前記参照電位の配線（３８ｇ）とを含み、前記参照電位の配線は前記電源プレーンに取り囲まれて配置される。これにより、判定回路の電源プレーンのレベルが揺れると、これにカップリングする参照電位も追従して同相で変化しようとするから、判定回路による誤動作防止に資することが出来る。
更に、前記第１導電層と第３導電層の間に第２導電層を配置することにより、判定回路の電源プレーンはグランドプレーンにより判定回路の信号線からシールドされ、判定回路による判定動作の信頼性が更に増す。
〔３〕《実装基板上ＶＣＣ（ＶＳＳ）プレーンの分断防止》別の観点による本発明の電子回路は実装基板（２）に半導体装置（３）を有する。前記実装基板は、配線パターンが形成された第１導電層（Ｌｍ１）、グランドプレーンに利用される第２導電層（Ｌｍ２）、電源プレーンに利用される第３導電層（Ｌｍ３）、及び配線パターンが形成された第４導電層（Ｌｍ４）を含む。例えば、前記半導体装置の外部端子は第１導電層の配線パターンに結合され、第１導電層のグランド配線パターンはビアホール又はスルーホール（３５Ｂ）を介して第２導電層のグランドプレーンに結合し、第１導電層の電源配線パターンは第２導電層を貫通するビアホール又はスルーホール（３５Ｃ）を介して電源プレーンに結合し、第１導電層の所定の信号配線パターンは第２導電層及び第３導電層を貫通するビアホール又はスルーホール（３５Ａ）を介して第４導電層の配線パターンに結合する。前記グランドプレーンと電源プレーンは、ビアホール又はスルーホールが貫通されていない特定領域（２１３，２２３）を有し、前記特定領域は半導体装置に配列された外部端子の１ピッチ以上の幅を有する。これにより、グランドプレーンや電源プレーンにビアホールやスルーホールの非接触貫通孔が環状に多数形成されて環状貫通孔の外周部分と内周部分との間での電流経路が実質的に狭くなることを抑止することができる。換言すれば、グランドプレーンや電源プレーンが電流供給能力の点において内外で分断される事態を阻止することができる。
本発明の具体的な形態では、前記グランドプレーンの特定領域には第１導電層のグランド配線パターンに接続するビアホール又はスルーホールとの結合部を有する。また、前記電源プレーンの特定領域には第１導電層の電源配線パターンに接続するビアホール又はスルーホールとの結合部を有する。特定領域に流れる電流を多くすることが出来る。
本発明の具体的な形態では、前記特定領域は矩形の半導体装置の角部近傍に位置する。ビット間スキュー低減などを考慮すれば並列データの端子は半導体装置の辺の部分に配置するのが望ましいから、上記電源プレーンやグランドプレーンの分断防止を角部で行なうのは、場所的にその要請と競合しない。
本発明の別の具体的な形態では、前記半導体装置はパッケージ基板に多数のソルダーボール電極が複数列で環状配置されたＢＧＡパッケージ構造を有する。第１導電層の配線パターンは前記ソルダーボール電極に接続可能なランドを複数列で環状に有し、前記グランドプレーンに接続するビアホール又はスルーホールと電源プレーンに接続するビアホール又はスルーホールとは前記ランドが環状に形成されている領域の外周部よりも外側又は内周部よりも内側に配置される。グランドプレーン及び電源プレーンに電位が均等に供給され易くなる。
本発明を実装基板の観点に立って把握すると、半導体装置が実装される実装基板は、前記半導体装置の外部端子に接続可能なランドを有する配線パターンが形成された第１導電層、専らグランドプレーンに利用される第２導電層、専ら電源プレーンに利用される第３導電層、及び配線パターンが形成された第４導電層を含む。例えば前記第１導電層のグランド配線パターンはビアホール又はスルーホールを介してグランドプレーンに結合し、前記第１導電層の電源配線パターンは第２導電層を貫通するビアホール又はスルーホールを介して電源プレーンに結合し、第１導電層の所定の信号配線パターンは第２導電層及び第３導電層を貫通するビアホール又はスルーホールを介して第４導電層の配線パターンに結合する。前記グランドプレーンと電源プレーンは、前記ランドの１ピッチ以上の幅でビアホール又はスルーホールが貫通していない特定領域を有する。
〔４〕《分岐を有する一方向配線の終端処理》別の観点による本発明の電子回路は、実装基板に複数の半導体メモリ装置と前記半導体メモリ装置をアクセス制御可能な半導体制御装置とを有する。前記実装基板は前記半導体メモリ装置と前記半導体制御装置とを接続する配線を終端抵抗を介して終端させる為の終端電源の電源プレーン（５１）を有する。前記半導体制御装置よりも前記半導体メモリ装置が前記終端電源の電源プレーン寄りに実装される。前記終端電源の電源プレーンに、前記配線に接続する終端抵抗（５２，５３）と前記終端抵抗寄りに配置された第１の安定化容量（５４）とが複数個分散して接続される。前記終端電源の電源プレーンには終端電源を供給する供給端に対して当該電源プレーンの遠端部に前記第１の安定化容量よりも大きな第２の安定化容量（５６）が接続される。第１の安定化容量は終端抵抗近傍における電位変化を補償する。第２の安定化容量は終端電源の電源プレーンの遠端における電位変化を補償する。
本発明の具体的な形態では、前記終端電源の電源プレーンは矩形の実装基板における矩形の角部を包含する形状を有し、前記矩形の角部近傍に前記終端電源の供給端が配置され、前記終端電源の電源プレーンは前記終端電源の供給端（５５）の両側に延在する。ビット間スキュー低減などを考慮すれば並列データの端子は半導体装置の辺の部分に配置するのが望ましいから、半導体送致に終端電源を供給する終端電源の電源プレーンを角部に配置するのは、場所的にその要請と競合しない。
本発明の更に具体的な形態では、終端処理される前記配線として、複数個の半導体メモリ装置が共通接続されていて分岐を有する一方向配線（５０）に着目する。前記分岐を有する一方向配線は、例えば前記半導体制御装置から複数個の半導体メモリ装置にコマンド及びアドレスを伝達する配線である。信号終端による電圧反射の抑止を最優先にするときは、前記分岐を有する一方向配線には、半導体制御装置を起点とする経路長が長い方の経路に終端抵抗を結合するのがよい。短い方の経路は、集中定数容量とみなされるので、短ければ短い程よい。
別の形態として、コマンド及びアドレスは複数ビットの信号であるから終端電源が安定するように終端電源プレーンに対して終端抵抗を分散配置することが望ましく、これを考慮すると、全て長い方の経路に終端抵抗を結合するのが最良とは限らない。そのために、前記配線のうち複数個の半導体メモリ装置が共通接続されていて分岐を有する一方向配線には、半導体制御装置を起点とする経路長が長い方の経路に終端抵抗が結合されるもの（Ｌ１〜Ｌ４，Ｌ７，Ｌ８）と、短い方の経路に終端抵抗が結合されるもの（Ｌ５，Ｌ６）とが混在される。前記短い方の経路に終端抵抗が結合された一方向配線における長い方の経路と当該短い方の経路との経路長の差の最大値は、前記長い方の経路に終端抵抗が結合された一方向配線における短い方の経路と当該長い方の経路との経路長の差の最小値以下とされる。これにより、終端電源プレーンに対して終端抵抗を分散配置することを考慮しながら、電圧反射による影響も最小限に抑え留事ができる。
〔５〕《ＰＬＬ／ＤＬＬクロック配線》更に別の観点による本発明の半導体装置は、パッケージ基板に半導体チップが搭載され、前記半導体チップはフェーズ・ロックド・ループ（ＰＬＬ）回路又はディレイ・ロックド・ループ（ＤＬＬ）回路を有し、前記パッケージ基板は半導体チップのパッド電極との接続に利用される第１導電層を含む。前記第１導電層は、ＰＬＬ回路又はＤＬＬ回路に電源を供給する電源配線（３８０）と、ＰＬＬ回路又はＤＬＬ回路にクロック信号を供給するクロック配線（３８１，３８２）とを有し、前記電源配線とクロック配線は第１導電層における配線の最小間隔寸法よりも大きな間隔で離間される。これにより、半導体チップのＰＬＬ回路又はＤＬＬ回路が用いるクロック配線とその動作電源配線がパッケージ基板上でカップリングするのを抑えることができ、クロックの発振周期に同期するカップリングノイズによりＰＬＬ回路又はＤＬＬ回路の動作電源が揺れてその同期化性能が低下してしまう虞を未然に防止することができる。例えばＰＬＬ回路又はＤＬＬ回路において同期化性能に大きく影響する電圧制御発振器又は電流制御発振器はその動作電源が変動すればそれによって発振周波数が変動するからである。
本発明の具体的な形態として、前記パッケージ基板は専らグランドプレーンに利用される第２導電層と、専ら電源プレーンに利用される第３導電層を有し、前記第３導電層において前記ＰＬＬ回路又はＤＬＬ回路に電源を供給する電源配線はその他の電源プレーンから独立される。他の回路の動作に起因する電源ノイズの影響を受けないようにするためである。
〔６〕《ＤＡＣ／ＡＤＣ用独立電源プレーン》本発明の別の観点による半導体装置はパッケージ基板に半導体チップを搭載し、前記半導体チップはディジタル・アナログ・コンバータ（ＤＡＣ）とアナログ・ディジタル・コンバータ（ＡＤＣ）の一方又は双方のコンバータを有し、前記パッケージ基板は、半導体チップのパッド電極との接続に利用される第１導電層、グランドプレーンに利用される第２導電層、電源プレーンに利用される第３導電層、及び実装基板との接続に利用される第４導電層を含む。前記第３導電層において前記コンバータ用の電源プレーン（３９６Ａ，３９７Ａ）はその他の回路の電源プレーン（３８Ｃ）から分離される。更に、前記第１導電層には前記コンバータ用の電源プレーンに重なる位置にコンバータ用信号配線（３９８ａ，３９８ｂ）が形成される。これにより、パッケージ基板上におけるＤＡＣ又はＡＤＣ用の電源プレーンをその他の回路の電源プレーンと独立させても、当該ＤＡＣ又はＡＤＣ用の電源プレーンが揺れたとき、当該電源プレーンにカップリングするコンバータ用信号配線は同相でレベル変化しようとするので、コンバータの電源変動による変換精度の低下を極力抑えることができる。
本発明の具体的な形態として、前記コンバータが定電流源回路からの定電流をスイッチ（３９１）を介して出力ノードに加算する回路を有するとき、前記第３導電層（Ｌｐ３）に形成されたコンバータ用の電源プレーン（３９６Ａ）は前記定電流源回路（３９０）の電源プレーンとされ、前記スイッチ（３９１）を制御する回路（３９２）の電源プレーン（３９５Ａ）は前記定電流源回路の電源プレーンとは分離して前記第４導電層（Ｌｐ４）に形成される。これにより、前記スイッチに対するスイッチングノイズが定電流源回路の電源に影響を与えないようになり、変換精度の向上に資することができる。この効果を更に確実なものにするには、前記第３導電層に形成されたコンバータ用の電源プレーンと、前記第４導電層に形成されな前記スイッチを制御する回路の電源プレーンとを、第４導電層において夫々電気的に分離された実装基板への接続端端子に別々に結合するのがよい。
〔７〕《ＤＡＣにおける定電流源回路の電源分離》本発明の更に別の観点による半導体装置は、パッケージ基板に半導体チップを搭載し、前記半導体チップはＤＡＣ（３３４）を有し、前記パッケージ基板は、半導体チップのパッド電極との接続に利用される第１導電層、グランドプレーンに利用される第２導電層、電源プレーンに利用される第３導電層、及び実装基板との接続に利用される第４導電層を含む。前記ＤＡＣは定電流源回路（３９０）からの定電流をスイッチ（３９１）を用いて出力ノードに加算する回路を有する。前記半導体チップ（３１）は前記定電流源回路用の第１アナログ電源端子（ＶＣＣＡ）及び第１アナログ接地端子（ＶＳＳＡ）と前記スイッチの制御回路（３９２）用の第２アナログ電源端子（ＶＣＣＡ１）及び第２アナログ接地端子（ＶＳＳＡ１）を夫々別々に持つ。前記第１アナログ接地端子と第２アナログ接地端子は第１導電層に別々に形成されたアナログ接地配線（３９３，３９４）に接続され、前記夫々のアナログ接地配線は第２導電層のグランドプレーンに共通接続される。前記第１アナログ電源端子と第２アナログ電源端子は第１導電層に形成された夫々に固有のアナログ電源配線（３９５，３９６）から別々の電源プレーン（３９５Ａ，３９６Ａ）を介して第４導電層の端子に別々に接続する。前記スイッチに対するスイッチングノイズが定電流源回路の電源に影響を与えないようになり、変換精度の向上に資することができる。

第１図は本発明に係る電子回路の縦断面構造の概略を示す断面図である。
第２図はパッケージ基板における第１導電層Ｌｐ１の平面的なパターン構成を示す平面図である。
第３図はパッケージ基板における第２導電層Ｌｐ２の平面的なパターン構成を示す平面図である。
第４図はパッケージ基板における第３導電層Ｌｐ３の平面的なパターン構成を示す平面図である。
第５図はパッケージ基板における第４導電層Ｌｐ４の平面的なパターン構成を示す平面図である。
第６図はパッケージ基板の第４導電層Ｌｐ４から表面に露出する半田ボール電極の配列を示す平面図である。
第７図は電子回路の一例としてカーナビゲーションシステムを例示するブロックダイアグラムである。
第８図は並列データのビット間スキューを低減するための等長配線構造を例示する説明図である。
第９図は第８図の比較例を示す説明図である。
第１０図は複数個のＳＤＲＡＭのコマンド端子やアドレス端子に接続する一方向配線の終端処理の一例を示す説明図である。
第１１図は第１０図におけるＤＲＡＭ（＃１）の入力端子で観測される信号波形のシミュレーション結果である。
第１２図は第１０図におけるＤＲＡＭ（＃４）の入力端子で観測される信号波形のシミュレーション結果である。
第１３図は終端電源プレーンに対するＳＤＲＡＭ及び終端抵抗などの配置例を例示する平面図である。
第１４図は第１の安定化容量と第２の安定化容量の電気的接続形態を例示する回路図である。
第１５図は２個のＳＤＲＡＭ４を接続するアドレス配線に対する終端処理結果を例示する回路図である。
第１６図は実装基板の表裏面に２個づつＳＤＲＡＭ４を実装したときの電源プレーンに対するＳＤＲＡＭ及び終端抵抗などの配置を例示する平面図である。
第１７図は導電層Ｌｍ２のグランドプレーンを貫通するビアの状態を例示する説明図である。
第１８図は導電層Ｌｍ３の電源プレーンを貫通するビアの状態を例示する説明図である。
第１９図は第１７図及び第１８図に対応される導電層Ｌｍ１の電源配線とグランド配線の状態を例示する説明図である。
第２０図は導電層Ｌｍ２のグランドプレーンを貫通するビアの状態に関する変形例を示す説明図である。
第２１図は導電層Ｌｍ２のグランドプレーンを貫通するビアの状態に関する変形例を示す説明図である。である。
第２２図は第２０図及び第２１図に対応される導電層Ｌｍ１の電源配線とグランド配線の状態を例示する説明図である。
第２３図は第３導電層Ｌｍ３の電源プレーン分割態様を例示する説明図である。
第２４図は実装基板の第１導電層におけるビアとの別の接続状態を例示する平面図である。
第２５図は実装基板の第２導電層におけるビアとの別の接続状態を例示する平面図である。
第２６図は実装基板の第３導電層におけるビアとの別の接続状態を例示する平面図である。
第２７図は実装基板の第４導電層におけるビアとの別の接続状態を例示する平面図である。
第２８図は参照電位Ｖｒｅｆを基準に判定動作を行なう判定回路を例示する回路図である。
第２９図は第３導電層Ｌｐ３において参照電位Ｖｒｅｆ用の電源プレーンのレイアウト形態を示す平面図である。
第３０図は参照電位配線３８ｇ近傍の縦断面構造の概略を示す断面図である。
第３１図は入力信号ＩＮに対する判定基準電圧である参照電位Ｖｒｅｆが変動するとき判定結果信号ＯＵＴのタイミングマージンが変化することを示すための説明図である。
第３２図はＣＰＧの一例を示すブロック図である。
第３３図はＰＬＬの基本回路ユニットを例示するブロック図である。
第３４図はプロセッサチップのＣＰＧに動作電源を供給するパッケージ基板上の電源配線の縦断面構造を例示する断面図である。
第３５図は第１導電層Ｌｐ１においてＤＬＬ回路に電源を供給する電源配線とクロック配線との平面的な配置関係を例示する平面図である。
第３６図は第３導電層Ｌｐ３においてＰＬＬ回路に電源を供給する電源配線の平面的な配置関係を例示する平面図である。
第３７図はＤＡＣの要部を例示する回路図である。
第３８図は第１導電層Ｌｐ１におけるＤＡＣ、ＡＤＣの電源配線パターンを例示する平面図である。
第３９図はＶＣＣＡ１専用のビアが接続される第４導電層Ｌｐ４における電源プレーンを示す平面図である。
第４０図はＤＡＣのＶＣＣＡ専用のビアが接続される第３導電層Ｌｐ３における電源プレーンを示す平面図である。
第４１図はＤＤＲ−ＳＤＲＡＭの第１のクロックインタフェース仕様を例示する説明図である。
第４２図はＤＤＲ−ＳＤＲＡＭの第２のクロックインタフェース仕様を例示する説明図である。

《電子回路の実装基板とパッケージ構造の概略》
第１図には本発明に係る電子回路の一例が示される。同図に示される電子回路１は、実装基板２に第１の半導体装置としてデータプロセッサ３と、第２の半導体装置としてＳＤＲＡＭ４を有する。特に図示はしないが、ＳＤＲＡＭ４は複数個搭載されている。
前記データプロセッサ３は、例えばＢＧＡパッケージ構造を有するパッケージ基板３０とその上に搭載されたプロセッサチップ３１を有し、表面が封止用樹脂３２で保護されて構成される。ＳＤＲＡＭ４は特に制限されないがＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）のようなフラットパッケージにＳＤＲＡＭチップが封止されて構成される。プロセッサチップ３１及び図示を省略するＳＤＲＡＭチップは、特に制限されないが、相補型ＭＯＳ（ＣＭＯＳ）集積回路製造技術により、単結晶シリコンなどの１個の半導体基板に形成される。
前記パッケージ基板３０は、多層配線基板構造を有し、例えばガラス繊維布を基材としエポキシ樹脂を含浸させた絶縁基板に、プロセッサチップ３１のパッド電極との接続に利用される配線等が形成された第１導電層Ｌｐ１、グランドプレーンに利用される第２導電層Ｌｐ２、電源プレーンに利用される第３導電層Ｌｐ３、及び実装基板２との接続に利用される配線等が形成された第４導電層Ｌｐ４を含む。プロセッサチップ３１のボンディングパッドと第１導電層Ｌｐ１の対応配線との結合は代表的に示されたボンディングワイヤ３３で行われる。第４導電層Ｌｐ４の配線にはソルダーボール電極として代表的に示された半田ボール電極３４Ａ〜３４Ｃが配置され、実装基板２の対応配線との結合に利用される。
前記導電層Ｌｐ１〜Ｌｐ４の配線を層間で接続するには、内面に導電メッキが施されたスルーホール又はビアホール（単にビアとも記す）が用いられる。代表的に示されたビア３５Ａは第２導電層Ｌｐ２のグランドプレーンおよび第３導電層Ｌｐ３の電源プレーンを非接触で貫通して第１導電層Ｌｐ１の所定の信号配線を第４導電層Ｌｐ４の所定の信号配線を介して対応する半田ボール電極３４Ａに導通させる。代表的に示されたビア３５Ｂは第１導電層Ｌｐ１のグランド配線を第２導電層Ｌｐ２のグランドプレーンに導通させ且つ第３導電層Ｌｐ３の電源プレーンを非接触で貫通し第４導電層Ｌｐ４の所定配線を介して半田ボール電極３４Ｂに導通させる。代表的に示されたビア３５Ｃは第２導電層Ｌｐ２のグランドプレーンを非接触で貫通し第１導電層Ｌｐ１の電源配線を第３導電層Ｌｐ３の電源プレーンに接続し第４導電層Ｌｐ４の所定配線を介して半田ボール電極３６Ｃに導通させる。
前記実装基板２は、多層配線基板構造を有し、例えばガラス繊維布を基材としエポキシ樹脂を含浸させた絶縁基板に、データプロセッサ３やＳＤＲＡＭ４などを搭載するための第１層目の配線パターンなどが形成された第１導電層Ｌｍ１、グランドプレーン等に利用される第２導電層Ｌｍ２、電源プレーン等に利用される第３導電層Ｌｍ３、第２層目の配線パターンなどが形成された第４導電層Ｌｍ４、およびＳＤＲＡＭ４の終端電源プレーンに利用される第５導電層Ｌｍ５を含む。前記導電層Ｌｍ１〜Ｌｍ５の配線を層間で接続するには、内面に導電メッキが施されたスルーホール又はビアホール（単にビアとも記す）が用いられる。代表的に示されたビア２０Ａは第２導電層Ｌｍ２のグランドプレーンおよび第３導電層ＭＬ３の電源プレーンを非接触で貫通して第１導電層Ｌｍ１の所定の信号配線を第４導電層Ｌｍ４の所定の信号配線に導通させる。代表的に示されたビア２０Ｂは第１導電層Ｌｍ１のグランド配線を第２導電層２０２のグランドプレーンに導通させ且つ第３導電層Ｌｍ３の電源プレーンおよび第４導電層Ｌｍ４の配線を非接触で貫通する。代表的に示されたビア２０Ｃは第２導電層Ｌｍ２のグランドプレーンおよびを第４導電層Ｌｍ４の配線を非接触で貫通し第１導電層Ｌｍ１の電源配線を第３導電層Ｌｍ３の電源プレーンに接続する。
第２図にはパッケージ基板３０における第１導電層Ｌｐ１の平面的なパターン構成が示される。３６ａで示される部分にプロセッサチップ３１が搭載される。３６ｂで示される部分はプロセッサチップ３１におけるグランド電位のボンディングパッドにワイヤボンディングされる領域になる。３６ｃ、３６ｄ，３６ｅなどで示される部分はプロセッサチップ３１における複数種類の電源電圧のボンディングパッドにワイヤボンディングされる領域になる。３６ｆで示される部分はプロセッサチップ３１における各種信号に固有のボンディングパッドにワイヤボンディングされる領域になる。３６ｇは信号配線、３６ｈはビアが通る領域である。３９ｗ、３９ｘで示される配線はパッケージ基板のボンディングパッド３６５に電解金メッキを施す際に、前記ボンディングパッド３６５にカソード電位を供給するための配線（メッキ給電用配線）を示している。
第３図にはパッケージ基板３０における第２導電層Ｌｐ２の平面的なパターン構成が示される。概略全面にグランド電位供給用パターンが敷設されている。３７ａは前記ビアが電気的に接触して貫通する領域、３７ｂはビアが電気的に非接触で貫通する領域である。
第４図にはパッケージ基板３０における第３導電層Ｌｐ３の平面的なパターン構成が示される。プロセッサチップ３１の電源電圧は、特に制限されないが、３．３Ｖのような電圧の外部インタフェース電源、２．５Ｖのような電圧のＳＤＲＡＭとのインターフェース用電源、１．２Ｖのような電圧のディジタル用内部回路（コア）電源とされる。３８ｃは外部インタフェース用電源の領域、３８ｅはＳＤＲＡＭとのインターフェース用電源の領域、３８ｄはディジタルコア電源の領域とされる。
第５図にはパッケージ基板３０における第４導電層Ｌｐ４の平面的なパターン構成が示される。３９ｙ、３９ｚで示される配線はパッケージ基板のボンディングパッド３６５に電解金メッキを施すためのメッキ給電用配線を示している。第５図において３９９Ａで示される導電パターンはディジタルコア電源である。また、３９９Ｂで示される導電パターンはグランド電位供給用パターンである。
第６図にはパッケージ基板３０の第４導電層Ｌｐ４から表面に露出する半田ボール電極の配列が示される。白丸（○）及び二重白丸（◎）の記号は信号用半田ボール電極を意味する。特に二重白丸の記号はＳＤＲＡＭ４用への差動クロック出力端子となる。×記号に黒丸（●）を重ねた記号はグランド電位の半田ボール電極である。四角記号（□）に黒丸（●）に重ねた記号は２．５Ｖのような電圧のＳＤＲＡＭ４とのインターフェース回路用電源の半田ボール電極、白丸（○）に黒丸（●）に重ねた記号は１．２Ｖのような電圧のディジタルコア電源用半田ボール電極、単なる黒丸（●）記号は３．３Ｖのような電圧の外部インタフェース電源用の半田ボール電極である。第６図より明らかなように、半田ボール電極はパッケージ基板３０に５列で環状に配置され、チップのコーナ部及び最内周の半田ボール電極に電源電位及びグランド電位供給機能を割り当て、一列に並んだ辺に沿った部分の半田ボール電極には信号入出力機能を割当てている。
《電子回路のブロックダイアグラム》
第７図には電子回路の一例としてカーナビゲーションシステムのブロックダイアグラムが示される。前記データプロセッサ３は、地図データの描画制御、表示制御、音声案内制御、ビデオデータ入力など、カーナビゲーションに必要なデータ処理を行なうシステムオンチップの１チップマイクロコンピュータとして位置付けられる。
前記データプロセッサ３は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３０２を内蔵し、ＣＰＵ３０２が接続する第１バス３０３には、バスブリッジ回路（ＢＢＲＧ）３０４、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３０５、３次元画像の描画処理などの３次元画像処理を行う３次元画像処理部としての３Ｄグラフィックスモジュール（３ＤＧＦＩＣ）３０６、クロックパルスジェネレータ（ＣＰＧ）３４３及びメモリインタフェース回路（ＭＲＹＩＦ）３０７が接続される。前記バスブリッジ回路３０４には更に第２バス３１０、第３バス３１１、第４バス３１２及び外部バス３１３に接続される。前記メモリコントローラ３０５には更に３Ｄ専用バス３１４が接続される。
メモリインタフェース回路３０７にはメモリバス３１６を介して外部メモリとして前記ＳＤＲＡＭ４が接続される。ＳＤＲＡＭ４は例えばＣＰＵ３０２が使用するためのメインメモリ、さらにはフレームバッファ等の画像メモリとして利用される。メモリインタフェース回路３０７はバスアービトレーションとメモリ制御を行う。バスアービトレーションはバス３０３，３１０，３１４を介する外部メモリアクセスの競合を調停する制御であり、バスアービタ（ＡＲＢＴ）３１８で行う。メモリ制御は、バスを介するアクセス要求にしたがって第４１図に記載されているように、ＤＤＲ−ＳＤＲＡＭ仕様であり、クロック信号の立ち上り及び立ち下がりに同期してＳＤＲＡＭ４をリード又はライト動作させるストローブ信号などのタイミング信号を形成してＳＤＲＡＭ４を動作させる制御であり、メモリコントロールロジック（ＭＣＮＴ）３１９で行う。
前記３Ｄ専用バス３１４に接続される３Ｄグラフィックスモジュール３０６は第１バス３０３を介してＣＰＵ３０２から３Ｄ描画コマンドなどの画像処理コマンドを受取って３Ｄ描画処理を行う。描画はＳＤＲＡＭ４のフレームバッファ領域に対して行なわれる。
第２バス３１０には第１回路モジュールとして、２次元画像処理部としての２Ｄグラフィックスモジュール（２ＤＧＦＩＣ）３２０、ビデオ信号入力回路（ＶＤＯＩＮ）３２１、表示制御回路（ＤＵ）３２２、及びＡＴアタッチメントパケットインタフェース回路（ＡＴＡＰＩ）３２３等が接続される。前記２グラフィックスモジュール３２０は２次元画像の描画処理などの２次元画像処理を行う回路であり、例えば太線描画機能も備える。描画はＳＤＲＡＭ４のフレームバッファ領域に対して行なわれる。表示制御回路３２２はＳＤＲＡＭ４のフレームバッファ領域に描画された画像データを順次読み出して、ラスタスキャン型のディスプレイ３２５に表示タイミングに同期させて出力する制御を行う。ビデオ信号入力回路３２１はディジタルビデオ信号を入力する。ディジタルビデオ信号はテレビ信号などのアナログビデオ信号をコード化して出力するＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）デコーダ（ＮＴＣＤＥＣ）３２６から出力される。ＡＴＡＰＩ３２３はハードディスクドライブ、ＤＶＤ又はＣＤ−ＲＯＭドライブ等のディスクドライブ装置（ＤＤＲＶ）３２７に接続され、ＤＶＤ又はＣＤ−ＲＯＭ等の記録媒体から記録情報を読取って取り込むためのインタフェース制御を行う。ナビゲーションシステムにおいてＤＶＤやＣＤ−ＲＯＭには地図データなどが記録されている。
第４バス３１２には２Ｄグラフィックスモジュール３２０、ビデオ信号入力回路３２１、及び表示制御回路３２２が接続される。
第３バス３１１には第２回路モジュールとして、ＳＰＤＩＦ準拠の音声データ入出力インタフェース（ＳＰＤＩＦ）３３０、ディジタル・アナログ・コンバータ（ＤＡＣ）３３４、ＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）用のベースバンド処理部（ＧＰＳＢＢ）３３１、調歩同期シリアルコミュニケーションインタフェース回路（ＳＣＩＦ）３３２及びタイマ（ＴＭＵ）３３３などが接続される。ＳＰＤＩＦ３３１には音声用のＤＡＣ３３４が接続され、変換されたアナログ音声信号はスピーカ３３５で音声に変換される。ＧＰＳＢＢ３３１はＧＰＳ用の高周波部（ＧＰＳＲＦ）３３６が接続され、アンテナモジュールを介して人工衛星に電波を反射させて、衛星の捕捉演算処理などを行う。
外部バス３１３にはナビゲーション用のプログラム及び制御データ等を格納する電気的に書換え可能なフラッシュメモリ（ＦＬＡＳＨ）３３７及びＣＰＵ３０２のワークメモリなどに利用されるスタティックランダムアクセスメモリ（ＳＲＡＭ）３３８などが接続される。尚、マルチＣＰＵシステムを構成する場合には、図示はしないが、外部バス３１３に更に別のプロセッサを接続することが可能である。
前記ＣＰＵ３０２は例えば３２ビットＣＰＵでありデータ処理単位は３２ビットとされる。このＣＰＵ３０２は１サイクルで複数の命令を発行するスーパースカラ構造を有することにより、動作周波数の約２倍の命令処理実行能力を有する。即ち、ＣＰＵ３０２は所謂２ウェイ・スーパースカラ構造を有する。これに呼応して前記第１バス３０３は６４ビットバスとされる。したがって、ＣＰＵ３０２は並行に２命令を実行して夫々３２ビットのデータを２組用意し、用意された合計６４ビットの２組のデータを１バスサイクルで第１バス３０３へ転送可能である。また、ＣＰＵ３０２は１バスサイクルで第１バス３０３から６４ビットのデータをリードし、リードした下位３２ビットと上位３２ビットを別々に並行して演算処理することも可能にされる。
前記ＳＤＲＡＭ４は、特に制限されないが、公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成されている。ＳＤＲＡＭ４は、マトリクス配置されたダイナミック型のメモリセルを備え、メモリセルの選択端子はワード線に結合され、メモリセルのデータ入出力端子はビット線に結合され、ビット線はセンスアンプを中心とした折り返しビット線構造による相補ビット線とされる。ワード線はロウアドレス信号にて選択され、ビット線はカラムアドレス信号にて選択される。センスアンプは、メモリセルからのデータ読出しによって夫々の相補ビット線に現れる微小電位差を検出して増幅する。相補ビット線はカラムアドレス信号のデコード信号でスイッチ制御されるカラム選択回路を介して共通データ線に導通される。共通データ線にはリードアンプとライトアンプが結合され、読み出し動作ではセンスアンプの出力がリードアンプで増幅されて、データ出力回路から外部に出力される。書き込み動作ではライトアンプがデータ入力回路から入力される書込みデータにしたがって相補ビット線を駆動してメモリセルにデータを書き込む。前記データ入力回路の入力端子と前記データ出力回路の出力端子は、特に制限されないが、１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５に結合される。
ＳＤＲＡＭ４は、特に制限されないが、１５ビットのアドレス入力端子Ａ０〜Ａ１４を有し、アドレスマルチプレクス形態でロウアドレス信号とカラムアドレス信号が供給される。ＳＤＲＡＭは制御回路を有し、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号“／”はそれが付された信号がローイネーブルの信号又はレベル反転信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥ、及びデータストローブ信号ＤＱＳなどの外部制御信号が入力される。ＳＤＲＡＭ４の動作はそれら入力信号の状態の組み合わせによって規定されるコマンドで決定され、制御回路は、そのコマンドで指示される動作に応じた内部タイミング信号を形成するための制御ロジックを有する。
クロック信号ＣＬＫ、／ＣＬＫはＳＤＲＡＭのマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。前記データストローブ信号ＤＱＳは書込み動作時にライトストローブ信号として外部から供給される。即ち、クロック信号ＣＬＫに同期して書き込み動作が指示されたとき、その指示が行われた前記クロック信号周期の後のクロック信号周期からのデータストローブ信号ＤＱＳに同期するデータの供給が規定されている。読み出し動作時には前記データストローブ信号ＤＱＳはリードストローブ信号として外部に出力される。即ち、データの読み出し動作では読み出しデータの外部出力に同期してデータストローブ信号が変化される。そのためにＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路及びＤＱＳ出力バッファが設けられている。ＤＬＬ回路は、ＳＤＲＡＭ４が受けるクロック信号ＣＬＫとデータ出力回路によるデータの出力タイミングを同期させるために、データ出力動作制御用のクロック信号（リード動作時におけるデータストローブ信号ＤＱＳと同相の制御クロック信号）の位相を整えるものである。ＤＬＬ回路は、特に制限されないが、レプリカ回路技術と、位相同期技術とによって、内部回路の信号伝播遅延時間特性を補償し得る内部クロック信号を再生し、これにより、内部クロック信号に基づいて出力動作されるデータ出力回路は、外部クロック信号ＣＬＫに確実に同期したタイミングでデータを出力することが可能とされる。ＤＱＳバッファは前記内部クロック信号と同相でデータストローブ信号ＤＱＳを外部に出力する。
ロウアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンド（アクティブコマンド）サイクルにおけるアドレス入力端子Ａ０〜Ａ１２のレベルによって定義される。前記カラムアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のカラムアドレス・リードコマンド（リードコマンド）サイクル、カラムアドレス・ライトコマンド（ライトコマンド）サイクルにおける端子Ａ０〜Ａ１１のレベルによって定義される。前記ロウアドレスストローブ・バンクアクティブコマンドは、ロウアドレスストローブの指示などを有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ローレベル（“０”）、／ＣＡＳ，／ＷＥ＝ハイレベル（“１”）によって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号とされ、Ａ１３，Ａ１４に供給される信号がメモリバンクの選択信号として取り込まれる。カラムアドレス・リードコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ，＝ローレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。その他に、カラムアドレス・ライトコマンド、プリチャージコマンド、セルフリフレッシュエントリコマンドなどがある。ＳＤＲＡＭ４は、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの両エッジに同期したデータ入出力が可能にされ、クロック信号ＣＬＫに同期してアドレス、制御信号を入出力できるため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵する高速で動作させることが可能であり、また、選択された１本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタで順次カラム系の選択状態を切換えていって複数個のデータを連続的にリード又はライトすることも可能である。
《並列データのビット間スキュー低減》
第８図にはＳＤＲＡＭの端子ＤＱ０〜ＤＱ１５のような並列データのビット間スキューを低減するための等長配線構造が例示される。前述のように５列で環状に配置された半田ボール電極の内、パッケージ基板の辺の部分の半田ボール電極には信号入出力機能が割当てられ、例えば３５１〜３５４はＳＤＲＡＭの端子ＤＱ０〜ＤＱ３に対応して接続されるデータ入出力用の半田ボール電極（ここでは図示しない）近傍に設置されたスルーホールとされる。前記ＳＤＲＡＭ４の端子ＤＱ０〜ＤＱ３からデータプロセッサ３の前記半田ボール電極３５１〜３５４までの実装基板配線２０１〜２０４の長さがビット毎に不等長であり、前記データプロセッサ３の半田ボール電極３５１〜３５４からプロセッサチップ３１のボンディングパッドに至る組立て用配線（パッケージ配線）３６１〜３６４の長さがビット毎に不等長であり、このとき、前記実装基板配線２０１〜２０４の不等長は前記組立て用配線３６１〜３６４の不等長を相殺する関係を有する。不等長を相殺するとは、組み立て用配線の長さが不等長である場合に、組み立て用配線と、それぞれ対応する実装基板配線との長さの和がより等長に近づくことを示す。すなわち、各組立て用配線と、対応する各実装基板配線との長さの和を、データバスのビット毎の配線全体の長さと見た場合に、前記ビット毎の配線全体の長さの差が、組み立て用配線におけるビット毎の配線長さの差に比較して小さくなっていると言い換えることもできる。
第８図では組立て用配線の一部であるボンディングワイヤは図示を省略してある。ボンディングワイヤは組立て基板３０上のボンディングパッド３６５からプロセッサチップ３１のボンディングワイヤを接続している。前記配線の不等長につき、具体的には、パッケージ基板内の組立て用配線３６１〜３６４の不等長は半田ボール電極３５１〜３５４の列方向ピッチの整数倍となる。これに応じて、実装基板２上の実装基板配線２０１〜２０４も前記列方向ピッチの整数倍の相違をもって不等長に設定されればよい。不等長の意義は、これに限るものではないが、データプロセッサ３と実装基板２の双方において、半田ボール電極の列方向ピッチの整数倍、という共通概念で統一されている。他のデータ入出力端子などに対しても同様に構成される。
上記によれば、データプロセッサ３の半田ボール電極３５１〜３５４のような外部端子とそのプロセッサチップ３１の対応ボンディングパッドとの間を等長にすることを要しない。そのデータプロセッサ３を実装する実装基板２を設計・製造するときは、そのデータプロセッサ３の不等長の内容にしたがって、その不等長を相殺するように実装基板２上でデータプロセッサ３とＳＤＲＡＭ４とを接続する配線を不等長にすればよい。実装基板上３の配線をどの程度不等長にするかは予め配線長補正方法を明らかにしておけばよい。例えば最内周に配置された半田バンプ電極に接続する配線長は、最内周から２周目に配置された半田バンプ電極に接続する配線長よりもαｍｍ長く、最内周から３周目に配置された半田バンプ電極に接続する配線長よりも２αｍｍ長く、最内周から４周目に配置された半田バンプ電極に接続する配線長よりも３αｍｍ長くというように定義しておけばよい。前記αは例えば半田バンプ電極の配列ピッチである。したがって、第９図の比較例に示されるように、データプロセッサ内において、更には実装基板上において、夫々配線を等長にするために途中で屈曲させたりする合わせ込みを行なうことを要しない。屈曲による配線領域も増えずに手間無く並列アクセスデータのビット間スキューを低減することができる。これによりシステムの動作速度が高速化されても、データプロセッサはデータストローブ信号ＤＱＳの変化に同期して複数個のＳＤＲＡＭ４から出力される数十ビットの並列データを誤り無く取込み可能になる。
尚、ここではＳＤＲＡＭ４はその外部端子から半導体チップの接続電極に至る組立て用配線の長さが等長とされるものとしているが、別のパッケージ構造を採用する場合にその外部端子から半導体チップの接続電極に至る組立て用配線の長さが不等長であるときは、その不等長も加味して実装基板配線の不等長を決定すればよい。
《分岐を有する一方向配線の終端処理》
図１０には複数個のＳＤＲＡＭ４のコマンド端子やアドレス端子に接続する一方向配線の終端処理の一例が示される。実装基板２上の信号配線はその特性インピーダンスにしたがって終端抵抗で終端電源（Ｖｔｔ）に結合され、不所望な電圧反射によるノイズが抑えられている。例えば夫々のＳＤＲＡＭ４のデータ端子ＤＱ０〜ＤＱ１５は夫々固有の信号配線を介してビット対応でデータプロセッサ３の対応するデータ端子に接続される。したがってそのような信号配線に対する終端処理はＳＤＲＡＭ近傍から配線を分岐し、終端抵抗を介してＶｔｔに結合すればよい。データ端子の接続はＳＤＲＡＭ４が並列アクセスされる利用形態においてもビット毎に固有の接続になるが、ＳＤＲＡＭ４の／ＲＡＳ、／ＣＡＳなどのコマンド入力端子や、Ａ０〜Ａ１４などのアドレス入力端子は、複数個のＳＤＲＡＭ４に共通接続される。例えば４個のＳＤＲＡＭ（＃１）４〜ＳＤＲＡＭ（＃４）４が分散配置されるとき、そのアドレス端子Ａ０はデータプロセッサの対応アドレス出力端子に共通接続される。実装基板上でそのような配線５０は、分岐を有する一方向配線となる可能性が高い。その場合の終端処理において、信号終端による電圧反射の抑止を最優先にするときは、前記分岐を有する一方向配線５０には、データプロセッサ３を起点とする経路長が長い方の経路に終端抵抗Ｒｔを結合するのがよい。短い方の経路は、集中定数容量とみなされるので、短ければ短い程よい。
第１１図には第１０図におけるＤＲＡＭ（＃４）の入力端子で観測される信号波形のシミュレーション結果である。太線波形はＳＤＲＡＭ（＃４）側の長い方の経路を終端させた場合、細線波形はＳＤＲＡＭ（＃１）側の短い方の経路を終端させた場合である。長い方の経路を終端させた太線波形の方がオーバーシュートのようなノイズが大幅に小さいことが解る。また、Ｈｉｇｎレベルに安定するまでの時間が短く、タイミングマージンが大きい。
第１２図には第１０図におけるＤＲＡＭ（＃１）の入力端子で観測される信号波形のシミュレーション結果である。太線波形はＳＤＲＡＭ（＃４）側の長い方の経路を終端させた場合、細線波形はＳＤＲＡＭ（＃１）側の短い方の経路を終端させた場合である。長い方の経路を終端させたときでも、オーバーシュートのようなノイズがほとんど変化ないことが解る。また、Ｈｉｇｎレベルに安定するまでの時間が短く、タイミングマージンが大きい。
第１３図には終端電源プレーン５１に対するＳＤＲＡＭ及び終端抵抗などの配置例が示される。ＳＤＲＡＭ４のデータ入出力端子、コマンド及びアドレス端子の合計ビット数は比較的多く、しかもそれら端子の状態は並列的に変化されるから、終端抵抗（総称するときは符号Ｒｔを付す）に接続する終端電源Ｖｔｔは比較的大きな電流供給能力が必要であって、安定的であることが必要になる。この観点よりＬｍ５の終端電源プレーン５１に対してＳＤＲＡＭ４を分散配置し、前記終端電源プレーン５１に、データ用配線に接続する終端抵抗５２、コマンド及びアドレスなどの配線に接続する終端抵抗５３、更に前記終端抵抗近傍に配置された第１の安定化容量５４が夫々複数個分散して結合される。終端抵抗５２はデータ端子ＤＱ０〜ＤＱ１５に接続する配線の終端用であり、対応するＳＤＲＡＭ４の直近に配置される。終端抵抗５３はコマンド及びアドレス端子に接続する分岐を有する一方向配線の終端用であり、終端電源プレーンの端に配置される。第１の安定化容量５４は不所望なインダクタンス成分を生じないように寄生インダクタンス成分の小さな容量素子とされる。更に、前記終端電源プレーン５１には終端電源を供給する供給端５５に対して当該電源プレーンの遠端部に前記第１の安定化容量５４よりも大きな第２の安定化容量５６が接続される。第１の安定化容量５４は終端抵抗Ｒｔ近傍における電位変化を補償する。第２の安定化容量５６は終端電源プレーン５１の遠端における電位変化を補償する。
第１３図では前記終端電源プレーン５１は矩形の実装基板２における矩形の角部を包含する形状を有し、前記矩形の角部近傍に前記終端電源Ｖｔｔの供給端５５が配置され、前記終端電源Ｖｔｔの電源プレーン５１は前記終端電源Ｖｔｔの供給端５５の両側に延在する。上述よりビット間スキュー低減などを考慮すればＳＤＲＡＭ４のＤＱ０〜ＤＱ１５のような並列データの端子はデータプロセッサ３の辺の部分に配置するのが望ましいから、終端電源Ｖｔｔを供給する終端電源プレーン５１を角部に配置するのは、場所的にその要請と競合しない。
第１４図には第１の安定化容量５４と第２の安定化容量５６の電気的接続状態形態が例示される。第１の安定化容量５４は４個の終端抵抗に１個の割合で配置し、半分は電源電圧Ｖｄｄに、残り半分は接地電位ＧＮＤに接続すればよい。第２の安定化容量５６は、終端電源プレーン５１の片側で夫々終端電圧Ｖｔｔと電源電圧Ｖｄｄとの間、終端電圧Ｖｔｔと接地電位ＧＮＤとの間に接続して配置すればよい。
第１０図に基づいて説明した上記終端処理に関し別の観点を加味することができる。即ち、コマンド及びアドレスは複数ビットの信号であるから終端電源が安定するように終端電源プレーンに対して終端抵抗を分散配置することが望ましい。これを考慮すると、全て長い方の経路に終端抵抗を結合するのが最良とは限らない。そのために、前記配線のうち複数個のＳＤＲＡＭ４が共通接続されていて分岐を有する一方向配線には、データプロセッサ３を起点とする経路長が長い方の経路に終端抵抗が結合されるものと、短い方の経路に終端抵抗が結合されるものとが混在される。前記短い方の経路に終端抵抗が結合された一方向配線における長い方の経路と当該短い方の経路との経路長の差の最大値は、前記長い方の経路に終端抵抗が結合された一方向配線における短い方の経路と当該長い方の経路との経路長の差の最小値以下とされる。例えば第１５図のように２個のＳＤＲＡＭ４を接続するアドレス配線について考えれば、アドレス配線ＡＬ１〜ＡＬ４、ＡＬ７、ＡＬ８にはアドレス出力バッファからの距離が長い方の分岐経路に終端抵抗が結合され、アドレス配線ＡＬ５、ＡＬ６にはアドレス出力バッファＡＢＵＦからの距離が短い方の分岐経路に終端抵抗が結合される。ここで、前記短い方の経路に終端抵抗が結合されたアドレス配線ＡＬ５、ＡＬ６における長い方の経路と当該短い方の経路との経路長の差の最大値Ｌａがアドレス配線ＡＬ５における長短経路差であり、前記長い方の経路に終端抵抗が結合されたアドレス配線ＡＬ１〜ＡＬ４、ＡＬ７、ＡＬ８における短い方の経路と当該長い方の経路との経路長の差の最小値Ｌｂがアドレス配線ＡＬ７における長短経路差Ｌｄであるとすると、前記最大値Ｌａは最小値Ｌｂ以下とされる。要するに、ＡＬ５のように短い方の経路を終端させたとき当該ＡＬ５の長い経路で生ずるノイズはＡＬ７のように長い方の経路を終端させたとき当該ＡＬ７の短い経路で生ずるノイズを超えないようにされることが保証される。したがって、終端電源プレーン５１に対して終端抵抗を分散配置することを考慮しながら、電圧反射による影響も最小限に抑える事ができる。
第１６図には実装基板２の表裏面に２個づつＳＤＲＡＭ４を実装したときの電源プレーン５１に対するＳＤＲＡＭ及び終端抵抗などの配置例が示される。図１３同様に、終端電源プレーン５１の遠端に第２の安定化容量５６が配置され、ＳＤＲＡＭ４の近傍に第１の安定化容量５３と終端抵抗５４が分散配置される。
《実装基板上ＶＣＣ（ＶＳＳ）プレーンの分断防止》
第１図で説明したように多層配線構造の実装基板２はシールド等の観点より導電層Ｌｍ１とＬｍ４の間の導電層Ｌｍ２，Ｌｍ３にはグランドプレーンや電源プレーンが形成され、導電層間を接続する多数のビアホールやスルーホールがグランドプレーンや電源プレーンを非接触で貫通する。特に、その実装基板２に搭載されるデータプロセッサ３は第６図に例示されるようにＢＧＡパッケージ構造に代表されるように半田ボール電極が複数列で環状に配置された外部インタフェース端子を有し、しかもその配置は狭ピッチであるから、導電層Ｌｍ２，Ｌｍ３のグランドプレーンや電源プレーンには半田ボール電極が結合されたランドに接続されるビアホールやスルーホールの非接触貫通孔が環状に多数形成される。それら多数の貫通孔の環状配列の外周部分と内周部分との間での電流経路が実質的に狭くなたり、必要な電流供給能力を得ることが出来なくなったりする事態を生ずることのないように、実装基板２には以下の構成を採用する。
第１７図には導電層Ｌｍ２のグランドプレーンを貫通するビアの状態が例示され、第１８図には導電層Ｌｍ３の電源プレーンを貫通するビアの状態が例示される。
第１７図において、２１０で示される領域はビアが貫通する領域（ビア貫通領域）を総称する。黒丸（●）は接触するビアを示し、白丸（○）は非接触で貫通するビアを示す。グランドプレーンに対して信号用のビア２０Ａ及び電源供給用のビア２０Ｃが非接触で貫通し、グランド電位供給用のビア２０Ｂが接触する。その領域２１０において、前記グランドプレーンは、２１３で示されるようにビアが貫通されていない特定領域を有し、前記特定領域２１３はデータプロセッサ３に配列された外部端子としての半田ボール電極３４の１ピッチ以上の幅を有する。これにより、グランドプレーンにビアの非接触貫通孔が環状に多数形成されて環状貫通孔の外周部分と内周部分との間での電流経路が実質的に狭くなることを抑止することができる。
第１８図において、２２０で示される領域はビアが貫通する領域（ビア貫通領域）を総称する。黒丸（●）は接触するビアを示し、白丸（○）は非接触で貫通するビアを示す。電源プレーンに対して信号用ビア２０Ａ及びグランド電位供給用のビア２０Ｂが非接触で貫通し、電源供給用のビア２０Ｃが接触する。その領域２２０において、前記電源プレーンは、２２３で示されるようにビアが貫通されていない特定領域を有し、前記特定領域２２３はデータプロセッサ３に配列された外部端子としての半田ボール電極３４の１ピッチ以上の幅を有する。これにより、電源プレーンにビアの非接触貫通孔が環状に多数形成されて環状貫通孔の外周部分と内周部分との間での電流経路が実質的に狭くなることを抑止することができる。特に図示はしないが、特定領域２１３，２２３は矩形の実装基板２の４個の角部に形成されている。
上記より、実装基板２のグランドプレーンや電源プレーンが電流供給能力の点において内外で分断される事態を阻止することができる。
第１９図には第１７図及び第１８図に対応される導電層Ｌｍ１の電源配線とグランド配線の状態が例示される。白四角（□）に×の合成記号は信号ビア２０Ａ、白四角（□）はグランドビア２０Ｂ、黒四角（■）は電源ビア２０Ｃ、白丸（○）はランドを意味する。２３１は電源配線、２３２はグランド配線である。
前記特定領域２１３，２２３は、その上方に実装される矩形のデータプロセッサ３の角部近傍に位置する。前記ビット間スキュー低減などを考慮すれば並列データの端子はデータプロセッサ３の辺の部分に配置するのが望ましいから、上記電源プレーンやグランドプレーンの分断防止を角部で行なうのは、場所的にその要請とも競合しない。
ビアや電源配線等の配置に関しては、導電層Ｌｍ２のグランドプレーンを貫通するビアの状態を第２０図のように、導電層Ｌｍ３の電源プレーンを貫通するビアの状態を第２１図のように、導電層Ｌｍ１の電源配線とグランド配線の状態を第２２図のようにすることも可能である。この場合には、第１導電層Ｌｍ１において特定領域２１３，２２３の上層を横切って信号配線２３３を引き出すことが可能になる。
第２３図には第３導電層Ｌｍ３の電源プレーン分割態様が例示される。実装基板２の電源プレーンはＳＤＲＡＭ４用の電源プレーン２３５、データプロセッサ３のコア用電源プレーン２３６というように分割されているとき、コア用分割電源プレーン２３６に示されるように、実装基板の角部だけでなく、辺の部分の途中に前述同様の特定領域２３７を設けることも可能である。
第２４図乃至第２７図には実装基板の第１導電層乃至第４導電層におけるビアとの接続状態を別の例として示す。各図において四角（□）はグランドビア２０Ｂ、三角は電源ビア２０Ｃ、丸は信号ビア２０Ａであり、×記号はビアとグランドプレーン、電源プレーンとの電気的接続を意味する。
《Ｖｒｅｆ配線》
前記データプロセッサ３は、特に制限されないが外部から参照電位Ｖｒｅｆを入力する。参照電位Ｖｒｅｆは例えばメモリインタフェース回路３０７などの入力バッファにおける入力レベルの論理値判定など用いられる。論理値判定を行なう判定回路３９９は例えば第２８図に例示される差動入力回路で構成される。Ｉ／Ｏ電源とは前記２．５ＶのようなＳＤＲＡＭインタフェース電源を意味する。参照電位Ｖｒｅｆは２．５Ｖ／２とされる。パッケージ基板３０上において前記参照電位を供給する参照電位配線３８ｇは第４図に例示されるように、電源プレーンが形成される第３導電層Ｌｐ３において、前記ＳＤＲＡＭ用電源プレーン３８ｅに取り囲まれて配置される。更に詳しくは、第２９図に例示されるように、参照電位配線３８ｇの両側におけるＳＤＲＡＭ用電源プレーン３８ｅには２．５Ｖ供給用の半田ボール電極が導通するビア３５０が結合され、参照電位配線３８ｇはＳＤＲＡＭ用電源の２．５Ｖと電位的に強固にカップリングされている。第３０図には参照電位配線３８ｇ近傍の縦断面の概略が示される。参照電位配線３８ｇの上層Ｌｐ２にはグランドプレーンが形成される。したがってＳＤＲＡＭ用電源プレーン３８ｅ及び参照電位配線３８ｇは共にグランドプレーンのグランド電位に対してもカップリングされる。更に参照電位配線３８ｇは、ＳＤＲＡＭ４のアドレスやデータ端子に接続する第１導電層Ｌｐ１のＳＤＲＡＭ用信号配線３５１との間にグランドプレーンが介在され、ＳＤＲＡＭ用信号配線３５１との容量性カップリングも避けられている。
したがって、判定回路３９９の電源プレーン３８ｅのレベルが揺れても、参照電位配線３８ｇは、それとの容量性カップリングによりその揺れと同相でレベル変化しようとする。また、ＳＤＲＡＭ用信号配線３５１上における信号変化は容量性カップリングによって参照電位配線３８ｇに重畳されない。第３１図に示されるように、入力信号ＩＮに対する判定基準電圧である参照電位Ｖｒｅｆが変動するとその判定回路３９９で得られる判定結果信号ＯＵＴのタイミングマージンが不所望に悪化することになるが、これによりそのような事態の発生を防止することが可能である。これにより、判定回路３９９による判定動作に高い信頼性を得ることができる。
《ＰＬＬ／ＤＬＬクロック配線》
第３２図には前記ＣＰＧ３４３の一例が示される。ＣＰＧ３４３は第１ＰＬＬ回路（ＰＬＬ１）３６１、第２ＰＬＬ回路（ＰＬＬ２）３６２及びＤＬＬ回路３６３を有する。前記ＰＬＬ回路３６１、ＰＬＬ回路３６２、ＤＬＬ回路６３３で生成されるクロック信号を受ける回路モジュール３６４は例えば前記ＡＴＡＰＩ３２３、ＧＰＳＢＢ３３１、ＭＲＹＩＦ３０７などの回路とされる。ＣＰＧ３４３にはプロセッサチップ３１のクロックパッドＸＴＡＬ，ＥＸＴＡＬからＩ／Ｏバッファ（Ｉ／ＯＢＵＦ）３６５，３６６を介して水晶発振子からのクロック信号が入力される。前記ＰＬＬ回路３６１、ＰＬＬ回路３６２、ＤＬＬ回路６３３の電源は夫々専用の電源パッド及びグランドパッドから、ＶＤＤｐ１，ＶＳＳｐ１、ＶＤＤｐ２，ＶＳＳｐ２、ＶＤＤｄ，ＶＳＳｄが供給される。Ｉ／ＯＢＵＦ３６５，３６６には３．３ＶのようなＩ／Ｏ用電源ＶＤＤｉｏとＩ／Ｏ用グランド電位が供給される。
第３３図にはＰＬＬ回路の基本回路ユニットが例示される。入力クロック信号ＣＬＫは周波数比較器（ＣＭＰ）３６７により帰還クロック信号ＣＬＫｒと周波数比較され、周波数差に応ずる電圧信号が形成される。電圧制御発振器（ＶＣＯ）３６８はその電圧信号を周波数制御電圧として発振動作する。その発振周波数は出力分周器３６９で２分周され、後段回路への出力クロック信号ＣＬＫｓにされると共に、分周器３７０で分周されて前記周波数比較器３６７へ帰還される。これにより、クロック信号ＣＬＫｓは入力クロック信号ＣＬＫに対して所定の位相差と所定の分周比を持ったクロック信号とされる。ＤＬＬ回路の基本構成についてはＳＤＲＡＭの構成と一緒に説明した通りであり、ここでは繰り返し説明しない。
第３４図にはプロセッサチップ３１のＣＰＧ３４３に動作電源を供給するパッケージ基板３０上の電源配線の縦断面構造が例示される。前記第１導電層Ｌｐ１は、ＤＬＬ回路３６３に電源を供給する電源配線３８０と、ＰＬＬ回路３６１，３６２及びＤＬＬ回路３６３にクロック信号を供給するクロック配線３８１，３８２とを有し、前記電源配線３８０とクロック配線３８１，３８２は第１導電層Ｌｐ１における配線の最小間隔寸法よりも大きな間隔で離間される。例えば第１導電層Ｌｐ１と第２導電層Ｌｐ２との層間の絶縁膜の厚さの２倍の距離で離間される。また、ＰＬＬ回路３６１，３６２に電源を供給する電源配線３８ｉ，３８ｊは第３導電層Ｌｐ３に形成され、クロック配線３８１，３８２との間には少なくとも絶縁されて第２導電層Ｌｐ２が介在される。したがって、クロック配線３８１，３８２は、ＰＬＬ回路３６１，３６２に電源を供給する電源配線３８ｉ，３８ｊ及びＤＬＬ回路３６３に電源を供給する電源配線３８０に対して少なくとも導電層の層間絶縁膜の厚さの２倍の距離で離間される。これにより、プロセッサチップ３１のＰＬＬ回路３６１，３６２及びＤＬＬ回路３６３が用いるクロック配線３８１，３８２とその動作電源配線３８０がパッケージ基板上３０でカップリングするのを抑えることができ、クロックの発振周期に同期するカップリングノイズによりＰＬＬ回路３６１，３６２又はＤＬＬ回路３６３の動作電源が揺れてその同期化性能が低下してしまう虞を未然に防止することができる。例えばＰＬＬ回路又はＤＬＬ回路において同期化性能に大きく影響する電圧制御発振器又は電流制御発振器はその動作電源が変動すればそれによって発振周波数が変動するからである。
第３５図には第１導電層Ｌｐ１においてＤＬＬ回路３６３に電源を供給する電源配線３８０とクロック配線３８１，３８２との平面的な配置関係が例示される。ビア３８３，３８４はＰＬＬ回路３６１，３６２に電源を供給する電源配線３８ｉ，３８ｊに導通される。
第３６図には第３導電層Ｌｐ３においてＰＬＬ回路３６１，３６２に電源を供給する電源配線３８ｉ，３８ｊの平面的な配置関係が例示される。前記第３導電層Ｌｐ３において前記ＰＬＬ回路３６１，３６２に電源を供給する電源配線３８ｉ，３８ｊはその周りの電源プレーン３８ｃから電気的に独立される。これにより、ＰＬＬ回路３６１，３６２は他の回路の動作に起因する電源ノイズの影響を受け難い。
《ＤＡＣにおける定電流源回路の電源分離》
第３７図にはＤＡＣ３３４の要部が例示される。複数ビットのディジタルデータは図示を省略するデコーダでそのビット数に応ずる２のべき乗数の信号に変換される。第３７図にはその変換された一つの信号に対するＤＡ変換の単位回路が示される。ＤＡ変換単位回路は、定電流源回路３９０と、この定電流回路３９０からの定電流を出力ノードＡｏｕｔに加算するか否かを制御するスイッチ３９１と、スイッチ制御信号を保持するフリップフロップ３９２とを有する。フリップフロップ３９２は前記デコーダによるデコード出力を１信号単位で保持する。複数のＤＡ変換単位回路は出力端子Ａｏｕｔを共有し、出力端子Ａｏｕｔにはデコーダによるデコード出力に基づいてディジタルデータの値に応じた電流が加算され、図示を省略する電流電圧変換回路を介してその電流値に応ずる電圧がディジタル・アナログ変換結果として出力される。第３７図に基づいて説明したＤＡＣ３３４は、例えばＧＰＳＢＢ３３１が備えるＤＡＣの局部ＤＡＣとしても採用されている。
前記ＤＡＣ３３４の動作電源は、定電流源回路３９０とフリップフロップ３９２との間で分離されている。定電流源回路３９０には電源電圧ＶＣＣＡとグランド電圧ＶＳＳＡが割当てられる。フリップフロップ回路３９２には電源電圧ＶＣＣＡ１とグランド電圧ＶＳＳＡ１が割当てられる。ＤＡＣ３３４のその他の回路には、アナログ系回路であれば電源電圧ＶＣＣＡとグランド電圧ＶＳＳＡを割当て、ディジタル系回路であれば電源電圧ＶＣＣＡ１とグランド電圧ＶＳＳＡ１を割当てる。
第３８図には第１導電層Ｌｐ１におけるＤＡＣ、ＡＤＣの電源配線パターンが例示される。３９３はＶＳＳＡ１専用のビアであり、第２導電層Ｌｐ２のグランドプレーンに接続される。３９４はＶＳＳＡなどが供給されるグランド配線であり他の回路のグランド電位の供給も行ない、第２導電層Ｌｐ２のグランドプレーンに接続される。３９５はＶＣＣＡ１専用のビアであり、第３９図に例示される第４導電層Ｌｐ４の電源プレーン３９５Ａに接続され、ここから専用の半田ボール電極に導通される。３９６はＤＡＣのＶＣＣＡ専用のビアであり、第４０図の第３導電層Ｌｐ３におけるそれ専用の電源プレーン３９６Ａに接続され、ここから専用の半田ボール電極に導通される。３９７はＡＤＣのＶＣＣＡ専用のビアであり、第４０図の第３導電層Ｌｐ３におけるそれ専用の電源プレーン３９７Ａに接続され、ここから専用の半田ボール電極に導通される。これにより、前記スイッチ３９１のスイッチング動作による電源ＶＣＣＡ１、ＶＳＳＡ１にノイズが生じても、定電流源回路３９０の電源はその電源とは別であるから影響を受けず、ＤＡＣ更にはＡＤＣの変換精度の向上に資することができる。
前記第３導電層Ｌｐ３に形成されたＶＣＣＡの電源プレーン３９６Ａは前記定電流源回路３９０の電源プレーンとされ、前記フリップフロップ３９２に電源ＶＣＣＡ１を供給する電源プレーン３９５Ａは前記定電流源回路３９０の電源プレーンとは分離して前記第４導電層Ｌｐ４に形成される。これにより、前記スイッチ３９１に対するスイッチングノイズが定電流源回路３９０の電源に影響を与えないようになり、変換精度の向上に資することができる。さらに前記第３導電層Ｌｐ３に形成された電源プレーン３９６Ａと、前記第４導電層に形成された前記スイッチを制御する回路の電源プレーン３９５Ａとを、第４導電層において夫々電気的に分離された実装基板への接続端端子に別々に結合されるから、上記効果を更に確実なものにすることができる。
第３８図において３９８ａはＡＤＣの信号配線、３９８ｂはＤＡＣの信号配線であり、両者は夫々に分離してかたまって配置される。第４０図の第３導電層Ｌｐ３においてＤＡＣ用の電源プレーン３９６ＡはＤＡＣ用の信号配線３９８ｂと上下方向でほぼ重なる位置に配置され、同様に、ＡＤＣ用の電源プレーン３９７ＡはＡＤＣ用の信号配線３９８ａと上下方向でほぼ重なる位置に配置される。これにより、パッケージ基板上におけるＤＡＣ又はＡＤＣ用の電源プレーンをその他の回路の電源プレーンと独立させても、当該ＤＡＣ又はＡＤＣ用の電源プレーンが揺れたとき、当該電源プレーンにカップリングするコンバータ用信号配線は同相でレベル変化しようとするので、コンバータの電源変動による変換精度の低下を極力抑えることができる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、パッケージ基板及び実装基板の層数は４層に限定されずそれ以上であってもよい。また、半導体装置はＢＧＡパッケージ構造に限定されない。また、実装基板に搭載される半導体装置はデータプロセッサ及びＳＤＲＡＭに限定されない。メモリコントローラとメモリ、データプロセッサと液晶ドライバ等であってもよい。
また、メモリインターフェース仕様については、本実施例においてはＤＤＲ−ＳＤＲＡＭの場合について説明したが、これに限るものでなく第４２図に記載されているようにＤＤＲ２−ＳＤＲＡＭ仕様など、より高レートでデータ転送するインタフェース仕様を採用するシステムに本発明を適用することももちろん可能である。

本発明は、実装基板に半導体装置を搭載した種々の電子回路に広く適用することが可能である。

Claims (13)

1. 実装基板に第１の半導体装置と第２の半導体装置を有する電子回路であって、
   前記第１の半導体装置は、複数ビットの外部端子を有し、
   前記第２の半導体装置は、複数ビットの外部端子と、複数の接続電極を持つ半導体チップと、前記第２の半導体装置の複数ビットの外部端子と前記半導体チップの複数の接続電極とを接続する組み立て用配線とを有し、
   前記実装基板は前記第１の半導体装置の複数ビットの外部端子と前記第２の半導体装置の複数ビットの外部端子にビット対応で共通接続される複数の実装基板配線を有し、
   前記実装基板配線は、前記第１の半導体装置の外部端子から前記第２の半導体装置の外部端子までの長さがビット毎に不等長であり、
   前記第２の半導体装置の前記組立て用配線の長さがビット毎に不等長であり、
   前記実装基板配線の不等長は前記組立て用配線の不等長を相殺する関係を有する、電子回路。
2. 前記第１の半導体装置はシンクロナスメモリであり、
   前記第２の半導体装置はシンクロナスメモリをアクセス制御可能なデータプロセッサであり、
   前記データプロセッサは前記実装基板配線を介してシンクロイナスメモリとの間で複数ビットのアクセスデータの並列入出力を行なう、請求の範囲第１項記載の電子回路。
3. 前記シンクロナスメモリの複数ビットの外部端子はデータ入出力タイミングがクロック信号に同期され、前記データプロセッサは前記シンクロナスメモリから出力される前記クロック信号に同期して前記シンクロナスメモリから出力されるデータを取り込む、請求の範囲第２項記載の電子回路。
4. 前記第２の半導体装置はパッケージ基板に前記外部端子として多数のソルダーボール電極が複数列で環状に配置されたパッケージ構造を有し、パッケージ基板内の組立て用配線の不等長はソルダーボール電極の列方向ピッチの整数倍の差を持つ、請求の範囲第３項記載の電子回路。
5. 前記第１の半導体装置はその外部端子から半導体チップの接続電極に至る組立て用配線の長さが等長である、請求の範囲第１項記載の電子回路。
6. 実装基板に第１の半導体装置と第２の半導体装置を有する電子回路であって、
   前記第１の半導体装置は、複数ビットの外部端子を有し、
   前記第２の半導体装置は、複数ビットの外部端子と、複数の接続電極を持つ半導体チップと、前記第２の半導体装置の複数ビットの外部端子と前記半導体チップの複数の接続電極とを接続する組み立て用配線とを有し、
   前記実装基板は前記第１の半導体装置の複数ビットの外部端子と前記第２の半導体装置の複数ビットの外部端子にビット対応で共通接続される複数の実装基板配線を有し、
   前記実装基板配線は、前記第１の半導体装置の外部端子から前記第２の半導体装置の外部端子までの長さがビット毎に不等長であり、
   前記第２の半導体装置の前記組立て用配線の長さがビット毎に不等長であり、
   前記実装基板配線の不等長は前記組立て用配線の不等長を相殺する関係を有する、電子回路。
7. 前記半導体チップは、所定のパッド電極から与えられる参照電位を用いて判定動作を行なう判定回路を含み、
   前記パッケージ基板は、半導体チップのパッド電極との接続に利用される第１導電層、グランドプレーンに利用される第２導電層、電源プレーンに利用される第３導電層、及び実装基板との接続に利用される第４導電層を含み、
   前記第３導電層は、前記判定回路に接続する電源プレーンと前記参照電位の配線とを含み、前記参照電位の配線は前記電源プレーンに取り囲まれて配置された、請求の範囲第６項記載の電子回路。
8. 前記グランドプレーンと電源プレーンは、半導体装置に配列された外部端子の１ピッチ以上の幅をもってビアホール又はスルーホールが貫通されていない特定領域を有する、請求の範囲第７項記載の電子回路。
9. 前記第１の半導体装置は複数の半導体メモリ装置であり、前記第２の半導体装置は前記半導体メモリ装置をアクセス制御可能な半導体制御装置であり、
   前記実装基板は前記半導体メモリ装置と前記半導体制御装置とを接続する配線を終端抵抗を介して終端させる為の終端電源の電源プレーンを有し、
   前記半導体制御装置よりも前記半導体メモリ装置が前記終端電源の電源プレーン寄りに実装され、
   前記終端電源の電源プレーンに、前記配線に接続する終端抵抗と前記終端抵抗寄りに配置された第１の安定化容量とが複数個分散して接続され、
   前記終端電源の電源プレーンには終端電源を供給する供給端に対して当該電源プレーンの遠端部に前記第１の安定化容量よりも大きな第２の安定化容量が接続された、請求の範囲第８項記載の電子回路。
10. 前記配線のうち複数個の半導体メモリ装置が共通接続されていて分岐を有する一方向配線には、半導体制御装置を起点とする経路長が長い方の経路に終端抵抗が結合されるものと、短い方の経路に終端抵抗が結合されるものとが混在され、
    前記短い方の経路に終端抵抗が結合された一方向配線における長い方の経路と当該短い方の経路との経路長の差の最大値は、前記長い方の経路に終端抵抗が結合された一方向配線における短い方の経路と当該長い方の経路との経路長の差の最小値以下である、請求の範囲第９項記載の電子回路。
11. 前記半導体制御装置はパッケージ基板に搭載された半導体チップを有し、
    前記半導体チップはフェーズ・ロックド・ループ回路又はディレイ・ロックド・ループ回路を有し、
    前記パッケージ基板の前記第１導電層は半導体チップのパッド電極との接続に利用され、
    前記第１導電層は、前記フェーズ・ロックド・ループ回路又はディレイ・ロックド・ループ回路に電源を供給する電源配線と、前記フェーズ・ロックド・ループ回路又はディレイ・ロックド・ループ回路にクロック信号を供給するクロック配線とを有し、前記電源配線とクロック配線は第１導電層における配線の最小間隔寸法よりも大きな間隔で離間される、請求の範囲第１０項記載の電子回路。
12. 前記半導体チップはディジタル・アナログ・コンバータとアナログ・ディジタル・コンバータの一方又は双方のコンバータを有し、
    前記第３導電層において前記コンバータ用の電源プレーンはその他の回路の電源プレーンから分離され、
    前記第１導電層には前記コンバータ用の電源プレーンに重なる位置にコンバータ用信号配線が形成される、請求の範囲第１１項記載の電子回路。
13. 前記ディジタル・アナログ・コンバータは定電流源回路からの定電流をスイッチを用いて出力ノードに加算する回路を有し、
    前記半導体チップは前記定電流源回路用の第１アナログ電源端子及び第１アナログ接地端子と前記スイッチの制御回路用の第２アナログ電源端子及び第２アナログ接地端子を夫々別々に持ち、
    前記第１アナログ接地端子と第２アナログ接地端子は第１導電層に別々に形成されたアナログ接地配線に接続され、前記夫々のアナログ接地配線は第２導電層のグランドプレーンに共通接続され、
    前記第１アナログ電源端子と第２アナログ電源端子は第１導電層に形成された夫々に固有のアナログ電源配線から別々の電源プレーンを介して第４導電層の端子に別々に接続する、請求の範囲第１２項記載の電子回路。

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