JP5557709B2 - 半導体装置 - Google Patents
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Description
本発明の半導体装置は、主面を有する半導体チップ(半導体チップ1)と、前記主面の周囲に沿って形成された複数の入出力回路セル(I/Oセル2)と、前記複数の入出力回路セルに囲まれるように、前記主面に形成された内部回路と、前記複数の入出力回路セルの各々に対応した領域に配置された複数の電極パッドとを有した構成からなる。
図1は、本発明の実施の形態1による半導体チップに設けられたI/O領域のレイアウトの一例を示す説明図、図2は、図1のI/O領域に設けられた2つのI/Oセルにおける構成の一例を示す説明図、図3は、図2のI/Oセルが配置される領域におけるレイアウトの一例を示す説明図、図4は、図3のA−A’断面を模式的に示した説明図、図5は、図3のB−B’断面を模式的に示した説明図、図6は、図3のC−C’断面を模式的に示した説明図、図7は、図2のI/Oセルを用いて構成された半導体装置の一例を示す説明図である。
図8は、本発明の実施の形態2によるI/Oセルが配置される領域におけるレイアウトの一例を示す説明図である。
図9は、本発明の実施の形態3によるI/Oセルにおける構成の一例を示す説明図、図10は、図9のI/Oセルに接続されるエリアバンプ端子における構成の一例を示す説明図、図11は、図9のI/Oセルに接続されるボンディングパッドが形成された構成の一例を示した説明図である。
図12は、本発明の実施の形態4によるI/Oセルにおけるレイアウトの一例を示す説明図、図13は、図12のI/Oセルにおけるレイアウトの他の例を示す説明図である。
1a I/O領域
2 I/Oセル
2a I/Oセル
3 インバータ
4 インバータ
5 インバータ
6 インバータ
7 インバータ
8 レベルアップシフタ
9 エリアバンプ
10 エリアバンプ
11 エリアバンプ
12 エリアバンプ
13 エリアバンプ
14 エリアバンプ
15 配線
16 配線
17 配線
18 配線
19 配線
20 配線
21 電源セル
22 半導体層
23 タングステンプラグ
24 第1層配線
25 銅プラグ
26 第2層配線
27 銅プラグ
28 第3層配線
29 銅プラグ
30 第4層配線
31 銅プラグ
32 第5層配線
33 銅プラグ
34 第6層配線
35 銅プラグ
36 第7層配線
37 再配線層
38 半導体装置
39 メモリコントローラ
40 メモリコントローラインタフェース
41 半導体メモリ
42 クロック生成回路
43 フリップフロップ
44 フリップフロップ
45 フリップフロップ
46 位相シフタ
47 DLL回路
48 バッファ
49 ボンディングパッド
50 ボンディングパッド
51 ボンディングパッド
52 ボンディングパッド
53 ボンディングパッド
54 インバータ
55 インバータ
56 インバータ
57 インバータ
58 レベルアップシフタ
59 配線
60 配線
61 配線
62 配線
63 配線
64 配線
65 配線
66 配線
67 配線
68 ビア
69 ボンディングパッド
70 論理回路ブロック
din 入力端子
padc1 出力端子
pad1 出力端子
pad2 出力端子
pad3 出力端子
pad4 出力端子
padc2 出力端子
padT エリアバンプ端子
padcT エリアバンプ端子
padvss 接続端子
padvdd 接続端子
padvssq 接続端子
padvccq 電源端子
padB ボンディングパッド端子
patB ボンディングパッド端子
padcB ボンディングパッド端子
Claims (6)
- 主面を有する半導体チップと、
前記主面の周囲に沿って形成された複数の入出力回路セルと、
前記複数の入出力回路セルに囲まれるように、前記主面に形成された内部回路と、
前記複数の入出力回路セルの各々に対応した領域に配置された複数の電極パッドとを有し、
前記複数の入出力回路セルは、
互いに隣接して配置された第1入出力回路セルと、第2入出力回路セルとを有し、
前記第1、および前記第2入出力回路セルにそれぞれ対応した領域に、所定の間隔を持って配置された第1電極パッドと第2電極パッドとを有し、
前記第1、および前記第2入出力回路セルは、
前記内部回路から出力される同一信号に応じて、位相が互いに異なる相補信号を出力する第1インバータ回路と、第2インバータ回路とを有し、
前記第1入出力回路セルの第1インバータ回路の出力と前記第2入出力回路セルの第1インバータ回路の出力とは、前記電極パッドを構成する配線層よりも下層の第1配線により前記第1電極パッドに共通接続され、
前記第1入出力回路セルの第2インバータ回路の出力と前記第2入出力回路セルの第2インバータ回路の出力とは、前記第1配線と同層に形成された第2配線により前記第2電極パッドに共通接続され、
前記第1電極パッドは、前記半導体チップの周囲に沿う方向において、前記第1入出力回路セルの第1インバータ回路の出力と、前記第2入出力回路セルの第1インバータ回路の出力との間に配置され、
前記第2電極パッドは、前記半導体チップの周囲に沿う方向において、前記第1入出力回路セルの第2インバータ回路の出力と、前記第2入出力回路セルの第2インバータ回路の出力との間に配置され、
前記第1電極パッドと前記第2入出力回路セルの第1インバータ回路の出力とを接続する前記第1配線は、前記第1、および前記第2入出力回路セルが形成された領域を横断するように形成され、
前記第2電極パッドと前記第1入出力回路セルの第2インバータ回路の出力とを接続する前記第2配線は、前記第1、および前記第2入出力回路セルが形成された領域を横断するように形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および前記第2入出力回路セル間には、電源セルが形成され、
前記第1電極パッドと前記第2入出力回路セルの第1インバータ回路の出力とを接続する前記第1配線は、前記電源セル上を横断するように形成され、
前記第2電極パッドと前記第1入出力回路セルの第2インバータ回路の出力とを接続する前記第2配線は、前記電源セル上を横断するように形成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1および前記第2電極パッドは、前記電源セルを挟んで、前記電源セルの両側に配置されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1、および前記第2電極パッドは、アルミニウムを主成分とする金属膜で形成されていることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第1、および前記第2電極パッドのそれぞれに接続された再配線層を更に有し、前記再配線層上にはんだバンプが形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記内部回路から出力される同一信号は、クロック信号であることを特徴とする半導体装置。
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