JP6117787B2 - Ｉｃパッケージ内へのｄｒａｍ及びｓｏｃのパッケージング - Google Patents

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Description

本出願は、２０１２年８月２１日に出願された米国特許出願第１３／５９０９４９号に対する優先権を主張し、また同様に、２０１１年８月２３日に出願された米国仮出願第６１／５２６５８６号及び２０１１年１０月１８日に出願された米国仮出願第６１／５４８３４４号の利益を主張する。
本出願は、２００８年９月２３日に出願された米国仮出願第６１／０９９３５５号及び２００８年１２月９日に出願された米国仮出願第６１／１２１０１８号の利益を主張する２００９年９月２３日に出願された米国出願第１２／５６５４３０号に関連する。
上記出願の開示は、参照によりその全体が本明細書に組込まれる。
本開示は、包括的には、集積回路に関し、より詳細には、単一集積回路（ＩＣ）パッケージ内にダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びシステムオンチップ（ＳＯＣ）をパッケージすることに関する。
本明細書で提供される背景の説明は、本開示の文脈を全体的に提示するためのものである。ここで挙げられている発明者の、この背景セクションで述べられる範囲の技術（work）、及び、出願時に従来技術として特に見なすことができない説明の態様は、明示的にも暗黙的にも本開示に対して従来技術として認められない。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）業界は、スマートフォン又はタブレットプロセッサ等のハイエンドアプリケーションプロセッサで使用される高性能ＤＲＡＭに関連する問題を解決しようと試みてきた。今日、業界は、ＬＰ−ＤＤＲ２及びＤＤＲ３ ＤＲＡＭ等の低電力（ＬＰ：low-power）ダブルデータレート（ＤＤＲ：double-date-rate）ＤＲＡＭを使用している。本開示全体を通して、用語ＤＤＲ又はＤＤＲｘ（ｘは１以上の整数である）は、ＤＤＲ ＤＲＡＭ又はＤＤＲｘ ＤＲＡＭをそれぞれ示すために使用されるであろう。省略形ＤＲＡＭが、可読性を改善するために使用されるであろう。
合同電子デバイスエンジニアリング評議会（ＪＥＤＥＣ：Joint Electron Devices Engineering Council）は、ＬＰ−ＤＤＲ３及びＤＤＲ４並びにｕｌｔｒａ−ｗｉｄｅ Ｉ／Ｏ ＤＲＡＭを現在論じている。ｕｌｔｒａ−ｗｉｄｅ Ｉ／Ｏ ＤＲＡＭは、費用がかかるシリコン貫通ビア（ＴＳＶ：through-silicon via）技術を必要とするという犠牲を払うが、帯域幅の難題に対処することが想定される。コストに加えて、ｕｌｔｒａ−ｗｉｄｅ Ｉ／Ｏ ＤＲＡＭの各世代について、顧客は、ｕｌｔｒａ−ｗｉｄｅ Ｉ／Ｏ ＤＲＡＭを利用して、ＴＳＶ及び／又はシステムオンチップ（ＳＯＣ）を再設計する必要がある。
集積回路パッケージが、第１のセットの接続部を有する第１のメモリダイと、第１のメモリダイに隣接して配列され、第２のセットの接続部を有する第２のメモリダイと、第１の開口及び第２の開口を有し、第１の開口を介して第１のメモリダイの第１のセットの接続部に接続する第３のセットの接続部及び第２の開口を介して第２のメモリダイの第２のセットの接続部に接続する第４のセットの接続部を有する第１の基板と、第１の集積回路を有する第２の基板とを備える。第１の集積回路は、第２の基板上に配置される。第１の基板は、第１の集積回路が第１の基板と第２の基板との間に配設された状態で第２の基板に接続される。
他の特徴において、第３のセットの接続部及び第４のセットの接続部のそれぞれの接続部は、０．４ミリメートル以下のピッチで３列に配列される。
他の特徴において、第１の集積回路はシステムオンチップである。第１のメモリダイ及び第２のメモリダイは、第１の基板の上部に配設される。第１の基板は、第２の基板の上部に配設される。
他の特徴において、集積回路パッケージは、第１のメモリダイ及び第２のメモリダイの上部に配設されたヒートシンクを更に備える。
他の特徴において、第３のセットの接続部は、ボンドワイヤによって第１のセットの接続部に接続され、第２のセットの接続部は、ボンドワイヤによって第４のセットの接続部に接続される。
他の特徴において、集積回路パッケージは、プリント回路基板上の接続部又は第２の集積回路の接続部に接続するように構成される。
他の特徴において、第１のメモリダイ及び第２のメモリダイは、ダブルデータレートダイナミックランダムアクセスメモリである。
他の特徴において、集積回路パッケージは、コンピューティングデバイスに組込まれる。コンピューティングデバイスは、スマートフォン、タブレット、ラップトップ、パーソナルコンピュータ、テレビジョン、又はセットトップボックスを含む。
他の特徴において、集積回路パッケージは、第５のセットの接続部を有する第３のメモリダイと、第３のメモリダイに隣接して配列され、第６のセットの接続部を有する第４のメモリダイと、第３の開口及び第４の開口を有し、第３の開口を介して第３のメモリダイの第５のセットの接続部に接続する第７のセットの接続部及び第４の開口を介して第４のメモリダイの第６のセットの接続部に接続する第８のセットの接続部を有する第３の基板とを更に備える。
他の特徴において、第３の基板は第１の基板の上部に配設され、第１のメモリダイ及び第２のメモリダイは、第１の基板と第３の基板との間に配設される。
他の特徴において、集積回路パッケージは、複数のピラーを更に備え、複数のピラーは、第３の基板を第１の基板の上部に固定し、第１の基板と第３の基板との間に接続部を提供するように使用される。
他の特徴において、第３のメモリダイ及び第４のメモリダイは、第３の基板の上部に配設される。
本開示の適用性の更なるエリアは、詳細な説明、特許請求の範囲、及び図面から明らかになるであろう。詳細な説明及び特定の例は、単に例証することを意図され、本開示の範囲を制限することを意図されない。
本開示は、詳細な説明及び添付図面からより完全に理解されるであろう。
パッケージオンパッケージ（ＰＯＰ：package-on-package）技術を使用してシステムオンチップ（ＳＯＣ）の上部に配列されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）パッケージを含む集積回路（ＩＣ）パッケージを示す図である。
ＤＲＡＭパッケージ及びパッケージ基板上で、フリップチップ構成で配列されたＳＯＣを含むＩＣパッケージを示す図である。
ＤＲＡＭパッケージ及びＳＯＣを含むＩＣパッケージを示す図であり、ＤＲＡＭパッケージをパッケージ基板に接続するはんだボールが、ＤＲＡＭパッケージの縁部に向かって押しやられている。
ＤＲＡＭパッケージのそれぞれの側に３列の０．８ｍｍピッチボールを含むＤＲＡＭパッケージを示す図である。
ＤＲＡＭパッケージの単一の側に２列の０．４ｍｍピッチボールを含むＤＲＡＭパッケージを示す図である。
０．４ｍｍピッチボールの配置構成を示す図であり、内側例において、２つのボールごとに１つのボールが除去される。
ＤＲＡＭパッケージと、パッケージ基板であって、ＳＯＣがパッケージ基板上に配列されている、パッケージ基板との間に配列されたインターポーザを含むＩＣパッケージを示す図である。
ＤＲＡＭパッケージ及びパッケージ基板上の窓内にフリップチップ構成で配列されたＳＯＣを含むＩＣパッケージを示す図である。
ＤＲＡＭパッケージと、パッケージ基板であって、ＳＯＣがこのパッケージ基板上の窓内に配列されている、パッケージ基板との間に配列されたインターポーザを含むＩＣパッケージを示す図である。
２つのＤＲＡＭダイ上に配列されたＳＯＣを含むＩＣパッケージの平面図である。
パッケージ基板上に配列されたＳＯＣの上部に積層されたデュアルＤＲＡＭパッケージを含むＩＣパッケージを示す図である。
図５ＢのＩＣパッケージを詳細に示す図である。
パッケージ基板上に配列されたＳＯＣの上部に積層された複数のデュアルＤＲＡＭパッケージを含み、ヒートシンクを含むＩＣパッケージを示す図である。
低電力（ＬＰ）ダブルデータレート（ＤＤＲ）ＬＰ−ＤＤＲ３ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、ＬＰ−ＤＤＲ２ ＤＲＡＭの帯域幅を２倍にすることができる。ほとんどのアプリケーションプロセッサは、ＬＰ−ＤＤＲ２の約束された最高性能に達することができない。その理由は、ＬＰ−ＤＤＲ２のピンアウトが、元々は速度要件が重要でないＬＰ−ＤＤＲ１から由来したからである。しかし、重要な特徴は、パッケージオンパッケージ（ＰＯＰ）パッケージングを使用してシステムオンチップ（ＳＯＣ）の上部にＤＲＡＭを積層する能力である。ＰＯＰパッケージングを使用してＳＯＣの上部にＤＲＡＭを積層するため、ＬＰ−ＤＤＲ１パッケージの中央の真下にＳＯＣが配置されることが可能になるよう、ＬＰ−ＤＤＲ１のピンがパッケージの周辺の周りに分散されなければならない。しかし、ピンを分散させることは、標準的なＤＤＲ２及びＤＤＲ３と比べてより長い信号トレースを生成する。
業界は、ＬＰ−ＤＤＲ１からＬＰ−ＤＤＲ２に移行するとき、ＬＰ−ＤＤＲ１のピンアウトを維持することが良好な信号の完全性を得るという難題を悪化させることになることを認識しなかった。業界は、ＬＰ−ＤＤＲ２に移行するときに、ＤＤＲ３のピンアウトスタイリング（styling）に従わなかった。その理由は、標準的なＤＤＲ３スタイルパッケージングがＰＯＰスタイルＤＲＡＭ／ＳＯＣ集積化を行うことを不可能にするからである。基本的に、ＤＤＲ３の下で利用可能な唯一の空間は、幅が約２ｍｍほどである。更に、ＤＤＲ３の中央は、ＤＤＲ３ダイをＤＤＲ３基板にワイヤボンディングするための突出部を有する。したがって、ほとんどのＳＯＣは、伝統的なＤＤＲ３パッケージを使用して利用可能な空間に嵌合できない。
本開示は、単一ＩＣパッケージ内でＤＲＡＭ及びＳＯＣを積層化することを可能にする種々のパッケージング構成及びアーキテクチャに関する。更に、本明細書で開示するパッケージングシステム及び方法は、３２ビット（ｘ３２）ＤＤＲが使用されるときにパッケージサイズを低減し、設計変更を必要とすることなく６４ビット（ｘ６４）ＤＤＲを使用することを可能にする。
ここで図１を参照すると、集積回路（ＩＣ）パッケージ１００は、パッケージオンパッケージ（ＰＯＰ）技術を使用してＳＯＣ１０４の上部に配列されたＤＤＲｘパッケージ１０２を含む。ＳＯＣ１０４はパッケージ基板１０６上に配列される。ＤＤＲｘパッケージ１０２は、はんだボール１０８を使用してパッケージ基板１０６に接続される。ＩＣパッケージ１００は、プリント回路基板（ＰＣＢ）上でカプセル化され配列され得るか又は接合パッド１１０及び／又ははんだボール１１２を使用して別のＩＣに取付けられ得る。はんだボール１０８は、ＳＯＣ１０４を囲み、ＳＯＣ１０４の幅及び高さを制限する。
ここで図２を参照すると、ＩＣパッケージ１５０は、ＤＤＲｘパッケージ１０２、及び、パッケージ基板１０６上で、フリップチップ構成で配列されたＳＯＣ１０４を含む。パッケージ基板１０６がボールグリッドアレイ（ＢＧＡ：ball grid array）タイプパッケージングを使用することを図２が示すが、クワッドフラットパッケージ（ＱＦＰ：quad flat package）又はクワッドフラットノーリード（ＱＦＮ：quad flat no-leads）パッケージング等の任意の他のタイプのパッケージングを代わりに使用することができる。
ここで図３Ａ〜図３Ｄを参照すると、ＩＣパッケージ２００は、ＤＤＲｘパッケージ２０２及びＳＯＣ２０４を含む。図３Ａでは、ＤＤＲｘパッケージ２０２をパッケージ基板１０６に接続するために使用されるボール２０８は、ＤＤＲｘパッケージ２０２の縁部に向かって押しやられているため、ＳＯＣ２０４は、図１及び図２に示すＳＯＣ１０４より幅広になり得る。図３Ｂでは、標準的なＤＤＲｘパッケージは、ＤＤＲｘパッケージのそれぞれの側に３列の０．８ｍｍピッチボールを有し、ＳＯＣのためにほとんど空間を残さない（点線で示す）。図３Ｃでは、３列の０．８ｍｍピッチボールは、２列の０．４ｍｍ以下のピッチボールに減らされることができ、図３Ｂに示す空間より大きな空間を残す（点線で示す）。したがって、図３Ｃでは、ボール２０８は、０．４ｍｍ以下のピッチで配列され得る。図３Ｄでは、内側列（ＳＯＣに隣接する列）のボールが、外側列（ＤＤＲｘパッケージに縁部に隣接する列）のボールと比べて離れて配列され得る。例えば、内側列の１つ又は複数の交互のボールが除去されて、接続部をルーティングするための余分な空間を可能にし得る。
したがって、０．４ｍｍピッチボールが使用される場合、約３０個のボールが、１２ｍｍの高さのＤＲＡＭパッケージについての列内に含まれ得る（すなわち、約１２０個のボールが４列で含まれ得る）。修正されたこのボール配置構成を使用することの利点の一つとして、将来の高速モバイルクラスＤＲＡＭ（例えば、モバイルデバイスで使用されるＬＰ−ＤＤＲ３）が、中心化Ｉ／Ｏ配置を使用してＰＣクラスＤＲＡＭ（たとえば、ＤＤＲ３）の同じレイアウトトポロジを使用し得る。これは、モバイルアプリケーションプロセッサのＰＯＰ実装に適するパッケージ内でＰＣクラスＤＲＡＭと同様の性能を提供し得る。
更に、典型的なｘ３２幅のＩ／Ｏ ＤＲＡＭにとって１２０個のボールは通常不必要であるため、内側列のボールは少し低密度に配列され得る。例えば、１つのボールが、２つのボールごとに除去され得る。これは、０．４ｍｍピッチを有するそれぞれの内側列について約２０個のボールをもたらすことになる。結果として、１２ｍｍ高さのパッケージについて１００ピンだけが必要である。これは、ｘ３２ＬＰ−ＤＤＲ３要件について十分であるべきである。不十分である場合、パッケージの中央にボールが近づかない限り、少数のボールが上縁部及び下縁部に割当てられ得る。その理由は、パッケージの中央が、ＤＲＡＭダイを基板にワイヤボンディングするための開口のために使用されるからである。
ここで図４Ａ〜図４Ｃを参照すると、インターポーザが、ＤＤＲｘパッケージ１０２とパッケージ基板１０６との間で使用されて、ＳＯＣ２０４用の更なる空間を生成することができる。例えば、図４Ａでは、ＩＣパッケージ２５０は、ＤＤＲｘパッケージ１０２とパッケージ基板１０６との間に配列されたインターポーザ２５２を含む。ＤＤＲｘパッケージ１０２のボール１０８をＩＣパッケージ２５０の縁部に向かって外に押しやる代わりに、インターポーザ２５２は、ＩＣパッケージ２５０の縁部に向かって外に押しやられるボール２０８を含む。ボール２０８をＩＣパッケージ２５０の縁部に向かって外に押しやることは、ＳＯＣ２０４用の更なる空間を生成する。インターポーザ２５２は、ボール１０８とボール２０８との間の接続部を提供する。
図４Ｂでは、インターポーザを使用する代わりに、パッケージ基板１０６は、ＳＯＣ２０４がその中に配列される窓を含み得る。例えば、図示するＩＣパッケージ３００では、パッケージ基板１０６−１は窓３０２を含む。窓３０２は、パッケージ基板１０６−１の第２の表面３０６の反対側のパッケージ基板１０６−１の第１の表面３０４に沿って配列され、第１の表面３０４はＩＣパッケージ３００の下部に隣接し、第２の表面３０６はＤＤＲｘパッケージ１０２に隣接する。
図４Ｃでは、ＩＣパッケージ３５０は、インターポーザ２５２及びパッケージ基板１０６−２を含む。パッケージ基板１０６−２は窓３５２を含む。窓３５２は、パッケージ基板１０６−２の第１の表面３５４に沿って配列され、第１の表面３５４はインターポーザ２５２に隣接し、パッケージ基板１０６−２の第２の表面３５６の反対側に位置し、第２の表面３５６はＩＣパッケージ３５０の下部に隣接する。
ここで図５Ａ及び図５Ｂを参照すると、デュアルＤＤＲｘパッケージが、ＳＯＣの上部に積層され得る。通常、図５Ａでは、ＩＣパッケージ４００は、２つのＤＲＡＭダイ４０２−１及び４０２−２並びにＳＯＣ４０４を含む。ＤＲＡＭダイ４０２−１及び４０２−２は、対として切断され、基板であって、ＳＯＣ４０４がこの基板の上部に積層される、基板として使用される。ＤＲＡＭダイ４０２−１及び４０２−２のそれぞれは、それぞれの側に３列の０．８ｍｍピッチボールを含む。
代わりに、図５Ｂでは、ＩＣパッケージ４５０は、ＳＯＣ４５４の上部に積層されたデュアルＤＤＲｘパッケージ４５２を含む。ＳＯＣ４５４はパッケージ基板４５６上に配列される。デュアルＤＤＲｘパッケージ４５２は、２つのＤＲＡＭダイ４５８−１及び４５８−２を含む。ＤＲＡＭダイ４５８−１及び４５８−２は、パッケージする前に分離され得る。デュアルＤＤＲｘパッケージ４５２では、ＤＲＡＭダイ４５８−１及び４５８−２は、互いに接近して又は互いから遠くに離れて配列され得る。
ＤＲＡＭダイ４５８−１及び４５８−２のそれぞれは、それぞれの側の３列の０．８ｍｍピッチボールの代わりに、一方の側に３列の０．４ｍｍピッチボール４６０−１及び４６０−２だけを含む。ボール４６０−１及び４６０−２のピッチが図５Ａに示すボールのピッチの半分であるため、ＩＣパッケージ４５０のボールの数は、同じ量の空間において２倍になり得る。したがって、１つのＤＲＡＭ当たりのボールの総数は、図５Ａ及び図５Ｂにおいて同じであるが、ＤＲＡＭに対応するボールは、ＩＣパッケージ４５０の一方の側だけに配列され得る。ＤＲＡＭダイ４５８−１からボール４６０−１までの接続部は、ＩＣパッケージ４５０の左側に配列され、ＤＲＡＭダイ４５８−２からボール４６０−２までの接続部は、ＩＣパッケージ４５０の右側に配列され得る。ＳＯＣ４５４は、ＤＲＡＭダイ４５８−１のボール４６０−１とＤＲＡＭダイ４５８−２のボール４６０−２との間の空間内でパッケージ基板４５６上に配列され得る。
ここで図６を参照すると、ＩＣパッケージ４５０が詳細に示される。デュアルＤＤＲｘパッケージ４５２では、ＤＲＡＭダイ４５８−１及び４５８−２は、パッケージ基板４７０上に配列される。ＤＲＡＭダイ４５８−１及び４５８−２を、単一チップ内に集積化することができるか又は代替的に別個のチップとして実装することができる。デュアルＤＤＲｘパッケージ４５２のパッケージ基板４７０は、２つの窓４７２−１及び４７２−２を含む。窓の開口は、中央配置されるのではなく、代わりに、窓の開口がダイの縁部から離れて（内側方向に向かって）ほぼ１／４の距離に配置されるように少しオフセットされる。これは、２つのほぼ同一のＤＤＲ３ダイ４５８−１及び４５８−２が水平方向に互いに隣り合って配置される（既存のピンが垂直に配置されると仮定する）かのように描かれ得る。
ボンディングワイヤ４７４−１及び４７４−２は、ＤＲＡＭダイ４５８−１及び４５８−２をパッケージ基板４７０にそれぞれ接続する。この配置構成は、ボール４６０−１及び４６０−２をパッケージ基板４７０の左縁部及び右縁部にそれぞれ移動させる（図３Ａを参照して先に説明した）ことと組合せて、ＤＲＡＭダイ４５８−１及び４５８−２からそれぞれのボール４６０−１及び４６０−２までの配線距離を減少させる。これは、ひいては、高速信号トレース上の、特にデータピン上のインダクタンス及び寄生キャパシタンスを減少させる。
考えられる最高の柔軟性及び速度を得るために、制御及びアドレス（Ｃ／Ａ）バスは、ＩＣパッケージ４５０の中央の周りに割当てられることができ、一方、データバスは、ＩＣパッケージ４５０の外側の角部に割当てられることができる。したがって、ｘ３２（すなわち、３２ビット）構成の場合、８個のデータピンが、それぞれの角部に割当てられることができ、ｘ６４（すなわち、６４ビット）構成の場合、１６個のデータピンが、それぞれの角部に割当てられることができる。更に、ｘ６４構成を支持するための余分の８個のピン（及びそれぞれの関連する制御ピン）が、最も外側の場所に配列され得る。これは、ｘ６４構成に対する前方互換性を保持しながら、ｘ３２構成についてより小さなＤＲＡＭパッケージをもたらす。これは、ｘ３２構成が、コストを節約するためにより小さなパッケージを使用することを可能にする。
ここで図７を参照すると、積層されたＤＲＡＭダイを含むＩＣパッケージ５００が示される。例えば、ＩＣパッケージ５００において、ＤＲＡＭダイ４５８−１及び４５８−２はパッケージ基板４７０−１上に配列され、ＤＲＡＭダイ４５８−３及び４５８−４はパッケージ基板４７０−２上に配列される。パッケージ基板４７０−２上に配列されたＤＲＡＭダイ４５８−３及び４５８−４は、パッケージ基板４７０−１上に配列されたＤＲＡＭダイ４５８−１及び４５８−２の上部に垂直に積層される。更なるＤＲＡＭダイが、ＤＲＡＭダイ４５８−３及び４５８−４の上部に垂直に積層され得る。熱分散器５０８が、ＤＲＡＭダイ４５８−３及び４５８−４の上部に配列される。ヒートシンク５１０が熱分散器５０８の上部に配列される。
パッケージ基板４７０−１は、パッケージ基板４７０−１の下側表面及び上側表面上にボンディングパッド５０１−１及び５０１−２をそれぞれ含む。ボール４６０−１及び４６０−２は、パッケージ基板４７０−１上のボンディングパッド５０１−１をパッケージ基板４５６に接続する。シリコン貫通ビア５０２−１は、ボンディングパッド５０１−１をボンディングパッド５０１−２に接続する。
パッケージ基板４７０−２は、パッケージ基板４７０−２の下側表面及び上側表面上にボンディングパッド５０１−３及び５０１−４をそれぞれ含む。シリコン貫通ビア５０２−２は、ボンディングパッド５０１−３をボンディングパッド５０１−４に接続する。ピラー５０４は、パッケージ基板４７０−１上のボンディングパッド５０１−２をパッケージ基板４７０−２上のボンディングパッド５０１−３に接続する。ボール等の他のタイプの接続部を、ピラー５０４の代わりに使用することができる。
ｘ６４（又はｘ７２）構成を有する上記アプローチを使用すると、将来のＰＣ ＤＲＡＭ要件からＤＩＭＭパッケージングが完全に無くされ得る。これは、業界が、ＰＣアプリケーション用のＤＤＲ４速度に移行するときに非常に重要であることになる。上記アプローチの別の主要な利益は、各ＤＲＡＭが６４個全ての信号ピンに給電し得るため、通常動作中に、ＤＲＡＭ積層体の単一のＤＲＡＭだけがアクティブであることである。更に、アドレス及びコマンドピン（Ｃ／Ａピン）は、主ＣＰＵ（ＳＯＣ４５４内）に対する接続に関する限り、効果的にポイントツーポイントであり、したがって、Ｃ／Ａピンがずっと高いクロック周波数で動作することを可能にする。Ｃ／Ａピンはまた、非常に高速な動作を可能にするために、積層体のＤＲＡＭのうちの少なくとも１つのＤＲＡＭ（例えば、積層体の上部の）についてオンチップ終端を有し得る。これは、電力消費を劇的に減少させるであろう。最後に、ＤＲＡＭ全体が、ＰＣアプリケーションのために（非常に急速に）冷却される必要があるが、ＤＲＡＭの単一積層体だけが、単一ヒートシンク５１０によって冷却される必要があり、したがって、ヒートシンクコストも下げる。
先に論じたＩＣパッケージを、限定はしないが、スマートフォン、タブレット、ラップトップ、パーソナルコンピュータ、テレビジョン、又はセットトップボックスを含む、種々のコンピューティングデバイスで使用することができる。
先の説明は、本質的に例証に過ぎず、本開示、その適用、又は使用を制限することをいずれの点でも意図されない。本開示の幅広い教示は、種々の形態で実現され得る。したがって、本開示は特定の例を含むが、本開示の真の範囲は、図面、明細書、及び添付特許請求の範囲を調査すると、他の変形例が明らかになるため、そのように制限されるべきでない。明確にするために、同じ参照符号は、同様な要素を特定するために図面で使用されるであろう。本明細書で使用されるように、Ａ、Ｂ、及びＣのうちの少なくとも１つというフレーズは、非排他的な論理ＯＲを使用して論理（Ａ又はＢ又はＣ）を意味すると解釈されるべきである。方法内の１つ又は複数のステップが、本開示の原理を変更することなく、異なる順序で（又は同時に）実行することができることが理解されるべきである。

Claims (16)

  1. 集積回路パッケージであって、
    第１のセットの接続部を有する第１のメモリダイと、
    前記第１のメモリダイに隣接して配列され、第２のセットの接続部を有する１第２のメモリダイと、
    第１の基板であって、（ｉ）前記第１の基板の第１の部分と第２の部分との間の第１の開口及び（ｉｉ）前記第１の基板の前記第２の部分と第３の部分との間の第２の開口を有し、前記第１の開口を介して前記第１のメモリダイの前記第１のセットの接続部に接続する前記第１の部分上の第３のセットの接続部及び前記第２の開口を介して前記第２のメモリダイの前記第２のセットの接続部に接続する前記第３の部分上の第４のセットの接続部を有し、前記第２の部分は、（ｉ）前記第１のメモリダイの前記第１のセットの接続部及び（ｉｉ）前記第２のメモリダイの前記第２のセットの接続部に対する接続部を含まない、第１の基板と、
    第１の集積回路を有する第２の基板と
    を備え、
    前記第１の集積回路は、前記第２の基板上に配置され、
    前記第１の基板は、前記第１の集積回路が前記第１の基板と前記第２の基板との間に配設された状態で前記第２の基板に接続される、集積回路パッケージ。
  2. 前記第３のセットの接続部及び前記第４のセットの接続部のそれぞれの接続部は、０．４ミリメートル以下のピッチで３列に配列される、請求項１に記載の集積回路パッケージ。
  3. 前記第１の集積回路はシステムオンチップである、請求項１または２に記載の集積回路パッケージ。
  4. 前記第１のメモリダイ及び前記第２のメモリダイは、前記第１の基板の上部に配設される、請求項１から３の何れか１項に記載の集積回路パッケージ。
  5. 前記第１の基板は、前記第２の基板の上部に配設される、請求項１から４の何れか１項に記載の集積回路パッケージ。
  6. 前記第１のメモリダイ及び前記第２のメモリダイの上部に配設されたヒートシンクを更に備える、請求項１から５の何れか１項に記載の集積回路パッケージ。
  7. 前記第３のセットの接続部は、ボンディングワイヤによって前記第１のセットの接続部に接続され、前記第２のセットの接続部は、ボンディングワイヤによって前記第４のセットの接続部に接続される、請求項１から６の何れか１項に記載の集積回路パッケージ。
  8. 前記集積回路パッケージは、プリント回路基板上の接続部又は第２の集積回路の接続部に接続するように構成される、請求項１から７の何れか１項に記載の集積回路パッケージ。
  9. 前記第１のメモリダイ及び前記第２のメモリダイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である、請求項１から８の何れか１項に記載の集積回路パッケージ。
  10. ＤＲＡＭはダブルデータレートＤＲＡＭである、請求項９に記載の集積回路パッケージ。
  11. 請求項１から１０の何れか１項に記載の集積回路パッケージを備え、
    スマートフォン、タブレット、ラップトップ、パーソナルコンピュータ、テレビジョン、又はセットトップボックスを含む、コンピューティングデバイス。
  12. 第５のセットの接続部を有する第３のメモリダイと、
    前記第３のメモリダイに隣接して配列され、第６のセットの接続部を有する第４のメモリダイと、
    第３の開口及び第４の開口を有し、前記第３の開口を介して前記第３のメモリダイの前記第５のセットの接続部に接続する第７のセットの接続部及び前記第４の開口を介して前記第４のメモリダイの前記第６のセットの接続部に接続する第８のセットの接続部を有する第３の基板と
    を更に備える、請求項１から１０の何れか１項に記載の集積回路パッケージ。
  13. 前記第３の基板は前記第１の基板の上部に配設され、前記第１のメモリダイ及び前記第２のメモリダイは、前記第１の基板と前記第３の基板との間に配設される、請求項１２に記載の集積回路パッケージ。
  14. 複数のピラーを更に備え、前記複数のピラーは、前記第３の基板を前記第１の基板の上部に固定し、前記第１の基板と前記第３の基板との間に接続部を提供するように使用される、請求項１３に記載の集積回路パッケージ。
  15. 前記第３のメモリダイ及び前記第４のメモリダイは、前記第３の基板の上部に配設される、請求項１２から１４の何れか１項に記載の集積回路パッケージ。
  16. 第１の複数の接続部を含む第１の部分と、
    接続部を有さない第２の部分と、
    第２の複数の接続部を含む第３の部分と、
    前記第１の部分と前記第２の部分との間の第１の開口と、
    前記第２の部分と前記第３の部分との間の第２の開口と
    を有する第１の基板と、
    前記第１の基板上に配設され、前記第１の開口を介して前記第１の複数の接続部に接続する第３の複数の接続部を含む第１のダイと、
    前記第１の基板上に、前記第１のダイに隣接して配設され、前記第２の開口を介して前記第２の複数の接続部に接続する第４の複数の接続部を含む第２のダイと、
    前記第１の基板に接続される第２の基板と、
    前記第１の基板と前記第２の基板との間の前記第２の基板上に配設されたシステムオンチップと
    を備える集積回路パッケージ。
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