KR102109570B1 - 반도체 패키지 실장 기판 - Google Patents

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Abstract

본 개시는 일면에 복수의 제1패드 및 복수의 제2패드가 배치된 인쇄회로기판, 상기 인쇄회로기판의 일면 상에 배치되며 복수의 제3패드 및 복수의 제4패드를 포함하는 반도체 패키지, 상기 복수의 제1패드 및 상기 복수의 제3패드를 전기적으로 연결하는 복수의 제1전기연결구조체, 및 상기 복수의 제2패드 및 상기 복수의 제4패드를 전기적으로 연결하는 하나 이상의 제2전기연결구조체를 포함하며, 상기 복수의 제1패드는 상기 복수의 제3패드와 서로 대응되도록 배치되고, 상기 복수의 제2패드는 상기 복수의 제4패드와 서로 엇갈려 배치된, 반도체 패키지 실장 기판에 관한 것이다.

Description

반도체 패키지 실장 기판{SEMICONDUCTOR PACKAGE MOUNTED SUBSTRATE}
본 개시는 인쇄회로기판 상에 반도체 패키지가 실장 배치된 반도체 패키지 실장 기판에 관한 것이다.
이동통신, 반도체, 네트워크 등 IT 기술의 눈부신 발달에 힘입어, 무선통신, 데이터 통신, 게임 등에서 여러 가지 기능이 하나의 단말기에 통합된 제품에 대한 시장 수요가 급격히 팽창하고 있으며, 이에 여러 기능을 가진 다수의 부품을 하나의 패키지 내에 집적하여 패키지화한 후, 패키지를 기판 상에 솔더볼 등을 이용하여 표면 실장 하는 기술이 널리 개발되고 있다.
한편, 패키지 내부에서 발생하는 전자파(EMI: Electromagnetic Interference)는 패키지 내부의 설계에 따라서 어느 정도 차폐가 가능하지만, 솔더볼을 통하여 패키지를 기판에 실장하는 경우, 솔더볼이 배치되는 패키지와 기판 사이에 소정의 공간이 존재하는바, 이를 통하여 방사되는 전자파를 차폐하는 것에는 한계가 있다.
본 개시의 여러 목적 중 하나는 인쇄회로기판 상에 반도체 패키지가 실장 배치되는 경우에 있어서, 인쇄회로기판과 반도체 패키지 사이의 공간을 통하여 방사되는 전자파를 효과적으로 차폐할 수 있는 구조를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 전기연결구조체를 통하여 연결되는 반도체 패키지의 패드의 디자인 및/또는 인쇄회로기판의 패드의 디자인을 변경하여 인쇄회로기판과 반도체 패키지 사이의 외곽 영역에 전자파 차폐가 가능한 브리지가 형성되도록 하는 것이다.
예를 들면, 일례에 따른 반도체 패키지 실장 기판은 일면에 복수의 제1패드 및 복수의 제2패드가 배치된 인쇄회로기판, 상기 인쇄회로기판의 일면 상에 배치되며 복수의 제3패드 및 복수의 제4패드를 포함하는 반도체 패키지, 상기 복수의 제1패드 및 상기 복수의 제3패드를 전기적으로 연결하는 복수의 제1전기연결구조체, 및 상기 복수의 제2패드 및 상기 복수의 제4패드를 전기적으로 연결하는 하나 이상의 제2전기연결구조체를 포함하며, 상기 복수의 제1패드는 상기 복수의 제3패드와 서로 대응되도록 배치되고, 상기 복수의 제2패드는 상기 복수의 제4패드와 서로 엇갈려 배치된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 인쇄회로기판 상에 반도체 패키지가 실장 배치되는 경우에 있어서, 전기연결구조체를 통하여 연결되는 반도체 패키지의 패드 디자인 및/또는 인쇄회로기판의 패드의 디자인을 변경하는 것 만으로도 쉽게 인쇄회로기판과 반도체 패키지 사이의 공간을 통하여 방사되는 전자파를 효과적으로 차폐할 수 있는 구조를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지 실장 기판의 일례를 개략적으로 나타낸 사시도다.
도 10은 도 9의 반도체 패키지의 패드 상에 배치된 전기연결부재와 인쇄회로기판의 패드 상에 배치된 전기연결부재의 연결 형태를 개략적으로 나타낸 사시도다.
도 11은 도 10의 연결 형태를 위에서 바라본 경우의 개략적인 평면도다.
도 12는 도 9의 반도체 패키지 실장 기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 13은 도 9의 반도체 패키지에 적용될 수 있는 패드의 디자인 일례를 개략적으로 나타낸 평면도다.
도 14a, 도 14b, 및 도 14c는 도 9의 인쇄회로기판에 적용될 수 있는 패드의 디자인의 다양한 예들을 개략적으로 나타낸 평면도들이다.
도 15a, 도 15b, 및 도 15c는 도 13의 반도체 패키지의 패드 디자인과 도 14a, 도 14b, 및 도 14c의 인쇄회로기판의 패드 디자인이 적용된 경우의 각각의 연결 형태를 개략적으로 나타낸 평면도들이다.
도 16은 도 9의 반도체 패키지에 적용될 수 있는 패드의 다른 디자인 일례를 개략적으로 나타낸 평면도다.
도 17a, 도 17b, 및 도 17c는 도 9의 인쇄회로기판에 적용될 수 있는 패드의 디자인의 다른 다양한 예들을 개략적으로 나타낸 평면도들이다.
도 18a, 도 18b, 및 도 18c는 도 16의 반도체 패키지의 패드 디자인과 도 17a, 도 17b, 및 도 17c의 인쇄회로기판의 패드 디자인이 적용된 경우의 각각의 연결 형태를 개략적으로 나타낸 평면도들이다.
도 19는 도 9의 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 20은 도 19의 반도체 패키지의 개략적인 Ⅰ?-Ⅰ' 절단 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA(Ball Grid Array) 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 BGA 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 BGA 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 BGA 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 BGA 기판과 같은 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 BGA 기판과 같은 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
반도체 패키지 실장 기판
도 9는 반도체 패키지 실장 기판의 일례를 개략적으로 나타낸 사시도다.
도 10은 도 9의 반도체 패키지의 패드 상에 배치된 전기연결부재와 인쇄회로기판의 패드 상에 배치된 전기연결부재의 연결 형태를 개략적으로 나타낸 사시도다.
도 11은 도 10의 연결 형태를 위에서 바라본 경우의 개략적인 평면도다.
도 12는 도 9의 반도체 패키지 실장 기판의 제조 일례를 개략적으로 나타낸 공정도다.
도면을 참조하면, 일례에 따른 반도체 패키지 실장 기판(300)은 인쇄회로기판(100) 및 인쇄회로기판(100) 상에 배치된 반도체 패키지(200)를 포함한다. 인쇄회로기판(100)은 일면에 복수의 패드(110)를 포함하며, 복수의 패드(110) 상에는 복수의 전기연결부재(150)가 배치된다. 반도체 패키지(200) 역시 복수의 패드(270P)를 포함하며, 복수의 패드(270P) 상에는 복수의 전기연결부재(270)가 배치된다. 이때, 인쇄회로기판의 복수의 패드(110) 중 제2패드(110b)들은 반도체 패키지(200)의 외곽 영역(R2)에 배치된 제4패드(270Pb)들과 서로 엇갈리도록 배치된다. 즉, 인쇄회로기판(100)의 제2패드(110b)들의 디자인을 변경하여 이들 상에 배치된 제2전기연결부재(150b)들을 의도적으로 반도체 패키지(200)의 외곽 영역(R2)에 배치된 제4패드(270Pb)들 상에 배치된 제4전기연결부재(270b)들과 교대로 엇갈리게 한다.
한편, 인쇄회로기판(100)의 제2전기연결부재(150b)들과 반도체 패키지(200)의 제4전기연결부재(270b)들은 서로 엇갈려 연결되어 복수의 제2패드(110b)들과 복수의 제4패드(270b)들을 전기적으로 연결하는 하나 이상의 제2전기연결구조체(170b)를 형성한다. 이때, 제2전기연결구조체(170b)는 제1전기연결구조체(170a)를 둘러싸는 브리지(180)를 형성하며, 브리지(180)는 전자파 차폐의 기능을 가질 수 있다. 예컨대, 브리지(180)는 인쇄회로기판(100)과 반도체 패키지(200) 사이의 공간에 있어서 외곽 영역(R2)을 연속적으로 막아줌으로써 인쇄회로기판(100)과 반도체 패키지(200) 사이의 공간을 통하여 방사되는 전자파를 효과적으로 차폐할 수 있다. 즉, 일례에 따른 반도체 패키지 실장 기판(300)은 인쇄회로기판(100)의 일부 패드(110b)의 디자인 및/또는 반도체 패키지(200)의 일부 패드(270Pb)의 디자인을 변경하는 것 만으로도 쉽게 인쇄회로기판(100)과 반도체 패키지(200) 사이의 공간을 통하여 방사되는 전자파를 효과적으로 차폐할 수 있다.
한편, 인쇄회로기판(100)의 복수의 패드(110) 중 제1패드(110a)들은 반도체 패키지(200)의 중심 영역(R1)에 배치된 제3패드(270Pa)들과 서로 대응되도록 배치될 수 있다. 즉, 인쇄회로기판(100)의 제1패드(110a)들 상에 배치된 제1전기연결부재(150a)들은 반도체 패키지(200)의 중심 영역(R1)에 배치된 제3패드(270Pa)들 상에 배치된 제3전기연결부재(270a)들과 각각 독립적으로 연결될 수 있다. 그 결과, 서로 이격되어 각각 독립적으로 각각의 제1패드(110a) 및 제3패드(270Pa)를 전기적으로 연결하는 복수의 제1전기연결구조체(170a)가 형성될 수 있다. 이들은 상술한 전자파 차폐 브리지(180)로 둘러싸일 수 있다.
한편, 제2전기연결구조체(170b)는 인쇄회로기판(100) 및/또는 반도체 패키지(200)의 회로들 중 그라운드(Ground) 패턴과 전기적으로 연결될 수 있다. 즉, 전자파 차폐를 위한 브리지(180)를 형성하는 제2패드(110b)들과 제4패드(270Pb)들은 그라운드용 패드들일 수 있다. 반면, 제1전기연결구조체(170a) 중 적어도 하나는 인쇄회로기판(100) 및/또는 반도체 패키지(200)의 회로들 중 신호(Signal) 패턴과 전기적으로 연결될 수 있다. 즉, 적어도 하나의 제1패드(110a) 및 적어도 하나의 제3패드(270Pa)는 신호용 패드일 수 있다.
한편, 반도체 패키지(100)는 후술하는 바와 같이 복수의 접속패드(미도시)를 갖는 반도체칩(미도시)를 포함할 수 있으며, 제2전기연결구조체(170b) 하나가 적어도 두 개의 접속패드(미도시)와 전기적으로 연결될 수 있다. 즉, 제2전기연결구조체(170b) 하나가 상술한 바와 같이 적어도 두 개의 제4패드(270Pb)와 전기적으로 연결되는바, 결과적으로 적어도 두 개의 제4패드(270Pb)와 전기적으로 연결된 적어도 두 개의 접속패드(미도시)와도 전기적으로 연결될 수 있다.
한편, 일례에 따른 반도체 패키지 실장 기판(300)은 인쇄회로기판(100)과 반도체 패키지(200)를 각각 준비한 후에, 인쇄회로기판(100)의 패드(110) 상에 각각 솔더 페이스트 인쇄 등의 방법으로 전기연결부재(150)를 형성하고, 반도체 패키지(200)의 솔더 볼과 등의 전기연결부재(270)가 인쇄회로기판(100)의 접전기연결부재(150)와 연결되도록 반도체 패키지(200)를 인쇄회로기판(100) 상에 표면 실장하고, 리플로우(Reflow) 공정을 진행함으로써 제조될 수 있다. 이들 전기연결부재(150, 270)들은 리플로우 공정 결과 전기연결구조체(170)를 형성하며, 특히 제2전기연결구조체(170b)는 상술한 바와 같이 솔더 댐과 같은 전자파 차폐 브리지(180)를 형성한다.
한편, 반도체 패키지(200)의 패드(270P)는 후술하는 바와 같이 재배선층(미도시)의 패드일 수도 있고, 후술하는 바와 같이 언더범프금속(미도시)이 배치되는 경우라면 언더범프금속(미도시)의 패드일 수도 있다.
이하에서는 도면을 참조하여 반도체 패키지 실장 기판의 각각의 구성에 대하여 보다 자세히 설명한다.
인쇄회로기판(100)은 통상의 PCB(Printed Circuit Board)일 수 있다. 예를 들면, 동박적층판(CCL: Copper Clad Laminate)을 이용하여 양측으로 회로패턴과 절연층을 빌드업하여 제조될 수 있다. 또는, 캐리어 기판을 이용하여 제조되는 코어리스 기판(Coreless Substrate)일 수도 있다. 필요에 따라서는, 플렉서블 인쇄회로기판(FPCB: Flexible PCB)이거나 또는 리지드-플렉서블 인쇄회로기판(RFPCB: Rigid-Flexible PCB)일 수도 있음은 물론이다. 인쇄회로기판(100)은 전자기기의 메인보드일 수 있으나, 이에 한정되는 것은 아니며, 메인보드와 연결되기 위한 연결기판일 수도 있고, 또는 서브기판일 수도 있다.
인쇄회로기판(100)은 반도체 패키지(200)의 실장을 위한 복수의 패드(110)를 포함한다. 복수의 패드(110)는 인쇄회로기판(100)의 일면에 배치된다. 복수의 패드(110)는 패시베이션층의 개구부의 형상에 따라 NSMD(Non-Solder Mask Defined) 타입일 수도 있고, 또는 SMD(Solder Mask Defined) 타입일 수도 있으며, 양자가 혼합된 것일 수도 있다. 복수의 패드(110)는 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
인쇄회로기판(100)의 복수의 패드(110) 상에는 전기연결부재(150)가 배치될 수 있으며, 복수의 전기연결부재(150)는 인쇄회로기판(100)의 복수의 패드(110) 상에 각각 배치되어 이들을 반도체 패키지(200)의 복수의 전기연결부재(270)와 전기적으로 연결시킨다. 복수의 전기연결부재(150)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성된 솔더 페이스트(Solder Paste) 등일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지(200)는 통상의 WLP(Wafer Level Package)일 수 있다. 예를 들면, 상술한 팬-인 반도체 패키지 또는 팬-아웃 반도체 패키지일 수 있다. 필요에 따라서는 볼 그리드 어레이 기판을 포함하는 것일 수도 있다. 다만, 후술하는 바와 같이 여러 성능이 개선된 구조의 팬-아웃 반도체 패키지일 수도 있다.
반도체 패키지(200)는 인쇄회로기판(100) 상에 표면 실장되며, 이를 위하여 복수의 패드(270P) 상에 각각 배치된 복수의 전기연결부재(270)를 포함한다. 복수의 전기연결부재(170)는 반도체 패키지(200)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 복수의 전기연결부재(270)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성된 솔더 볼(Solder ball) 등일 수 있으나, 이에 한정되는 것은 아니다. 복수의 전기연결부재(170)는 각각 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
도 13은 도 9의 반도체 패키지에 적용될 수 있는 패드의 디자인 일례를 개략적으로 나타낸 평면도다.
도 14a, 도 14b, 및 도 14c는 도 9의 인쇄회로기판에 적용될 수 있는 패드의 디자인의 다양한 예들을 개략적으로 나타낸 평면도들이다.
도 15a, 도 15b, 및 도 15c는 도 13의 반도체 패키지의 패드 디자인과 도 14a, 도 14b, 및 도 14c의 인쇄회로기판의 패드 디자인이 적용된 경우의 각각의 연결 형태를 개략적으로 나타낸 평면도들이다.
도면을 참조하면, 한 종류의 반도체 패키지(미도시)의 패드(270Pa, 270Pb)의 디자인에 대하여 다양한 종류의 인쇄회로기판(미도시)의 패드(110a, 110b) 디자인을 적용하여 상술한 전자파 차폐 브리지(180)를 형성할 수 있다. 예를 들면, 도 13과 같이 반도체 패키지(미도시)의 경우 그라운드용으로 외측(R2)의 두 줄의 제4패드(270Pb)를 배치하고, 내측(R1)에는 신호용 등의 다수의 제2패드(270Pa)를 배치할 수 있다. 이때, 도 14a와 같이 인쇄회로기판(미도시)의 경우 두 줄의 제4패드(270Pb) 사이를 채울 수 있도록 외측(R2)의 제2패드(110b)들을 원형으로 디자인하여 배치할 수 있다. 또는, 도 14b 및 도 14c와 같이 한 줄 또는 두 줄의 제4패드(270Pb)와 교대로 엇갈리도록 인쇄회로기판(미도시)의 외측(R2)의 제2패드(110b)들을 사각형으로 디자인하여 배치할 수도 있다. 어느 경우나, 내측(R1)의 제2패드(110a)들은 특별히 디자인을 변경하지 않아도 무방하다. 한편, 반도체 패키지(미도시)의 패드(270Pa, 270Pb)는 재배선층(미도시)의 패드일 수도 있고, 언더범프금속(미도시)이 배치되는 경우라면 언더범프금속(미도시)의 패드일 수도 있다.
그 결과, 도 15a, 도 15b, 및 도 15c에서와 같이 전기연결부재(미도시)까지 배치되어 리플로우를 거치면, 상술한 전자파 차폐 브리지(180)들이 형성될 수 있다. 구체적으로, 형성된 전자파 차폐 브리지(180)들은 도 15a 및 도 15b에서와 같이 외곽 영역(R1) 내에서 인쇄회로기판(미도시) 및 반도체 패키지(미도시) 사이의 제1전기연결구조체(미도시)가 형성되는 중심 영역(R1)을 연속적으로 둘러쌀 수 있다. 또한, 도 15c에서와 같이 외곽 영역(R1) 내에서 인쇄회로기판(미도시) 및 반도체 패키지(미도시) 사이의 제1전기연결구조체(미도시)가 형성되는 중심 영역(R1)을 연속적으로 둘러싸는 제1브리지(180a) 및 제1브리지(180a)와 소정거리 이격되어 외곽 영역(R2) 내에서 제1브리지(180a)를 연속적으로 둘러싸는 제2브리지(180b)가 형성될 수도 있다.
한편, 도 15a 내지 도 15c에서, 제2전기연결구조체(미도시) 하나가 서로 엇갈려 배치된 복수의 제2패드(110b)와 복수의 제4패드(270Pb)를 연결할 수 있다.
도 16은 도 9의 반도체 패키지에 적용될 수 있는 패드의 다른 디자인 일례를 개략적으로 나타낸 평면도다.
도 17a, 도 17b, 및 도 17c는 도 9의 인쇄회로기판에 적용될 수 있는 패드의 디자인의 다른 다양한 예들을 개략적으로 나타낸 평면도들이다.
도 18a, 도 18b, 및 도 18c는 도 16의 반도체 패키지의 패드 디자인과 도 17a, 도 17b, 및 도 17c의 인쇄회로기판의 패드 디자인이 적용된 경우의 각각의 연결 형태를 개략적으로 나타낸 평면도들이다.
도면을 참조하면, 마찬가지로 한 종류의 반도체 패키지(미도시)의 패드(270Pa, 270Pb)의 디자인에 대하여 다양한 종류의 인쇄회로기판(미도시)의 패드(110a, 110b) 디자인을 적용하여 상술한 전자파 차폐 브리지(180)를 형성할 수 있다. 예를 들면, 도 16과 같이 반도체 패키지(미도시)의 경우 그라운드용으로 외측(R2)의 두 줄의 제4패드(270Pb)를 배치하고, 내측(R1)에는 신호용 등의 다수의 제2패드(270Pa)를 배치할 수 있다. 이때, 도 17a와 같이 인쇄회로기판(미도시)의 경우 두 줄의 제4패드(270Pb) 사이를 채울 수 있도록 외측(R2)의 제2패드(110b)들을 원형으로 디자인하여 배치할 수 있다. 또는, 도 17b 및 도 17c와 같이 두 줄의 제4패드(270Pb)와 연속적으로 또는 불연속적으로 교대로 엇갈리도록 인쇄회로기판(미도시)의 외측(R2)의 제2패드(110b)들을 사각형으로 디자인하여 배치할 수도 있다. 어느 경우나, 내측(R1)의 제1패드(110a)들은 특별히 디자인을 변경하지 않아도 무방하다. 한편, 반도체 패키지(미도시)의 패드(270Pa, 270Pb)는 재배선층(미도시)의 패드일 수도 있고, 언더범프금속(미도시)이 배치되는 경우라면 언더범프금속(미도시)의 패드일 수도 있다.
그 결과, 도 18a, 도 18b, 및 도 18c에서와 같이 전기연결부재(미도시)까지 배치되어 리플로우를 거치면, 상술한 전자파 차폐 브리지(180)들이 형성될 수 있다. 구체적으로, 형성된 전자파 차폐 브리지(180)들은 도 18a 에서와 같이 외곽 영역(R1) 내에서 인쇄회로기판(미도시) 및 반도체 패키지(미도시) 사이의 제1전기연결구조체(미도시)가 형성되는 중심 영역(R1)을 연속적으로 둘러쌀 수 있다. 또한, 도 18b에서와 같이 외곽 영역(R1) 내에서 인쇄회로기판(미도시) 및 반도체 패키지(미도시) 사이의 제1전기연결구조체(미도시)가 형성되는 중심 영역(R1)을 둘러싸는 제1브리지(180a) 및 제1브리지(180a)와 소정거리 이격되어 외곽 영역(R2) 내에서 제1브리지(180a)를 연속적으로 둘러싸는 제2브리지(180b)가 형성될 수도 있다. 또한, 도 18c에서와 같이 외곽 영역(R1) 내에서 인쇄회로기판(미도시) 및 반도체 패키지(미도시) 사이의 제1전기연결구조체(미도시)가 형성되는 중심 영역(R1)을 불연속적으로 둘러싸는 제1브리지(180a) 및 제1브리지(180a)와 소정거리 이격되어 외곽 영역(R2) 내에서 제1브리지(180a)를 불연속적으로 둘러싸는 제2브리지(180b)가 형성될 수도 있다. 제1 및 제2브리지(180a, 180b) 각각의 불연속 지점(180ah, 180bh)은 서로 엇갈려 배치될 수 있으며, 따라서 이러한 불연속 지점(180ah, 180bh)이 있더라도 지그재그 경로로 전자파가 이동해야 하는바 효과적으로 전자파가 차폐될 수 있다.
한편, 도 18a 및 도 18b에서는, 제2전기연결구조체(미도시) 하나가 서로 엇갈려 배치된 복수의 제2패드(110b)와 복수의 제4패드(270Pb)를 연결할 수 있으며, 도 18c에서는, 제2전기연결구조체(미도시) 하나가 서로 엇갈려 배치된 하나의 제2패드(110b) 및 두 개의 제4패드(270Pb)를 연결하거나 또는 서로 엇갈려 배치된 복수의 제2패드(110b)와 복수의 제4패드(270Pb)를 연결할 수 있다.
도 19는 도 9의 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 20은 도 19의 반도체 패키지의 개략적인 Ⅰ?-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(200A)는 제1 및 제2관통홀(210HA, 210HB1, 210HB2)을 갖는 절연층(211)과 절연층(211)을 둘러싸도록 배치된 제1 내지 제4금속층(212a, 212b, 212c, 212d)을 포함하는 프레임(210), 제1관통홀(210HA)에 배치된 반도체칩(220), 제2관통홀(210HB1, 210HB2)에 배치되는 하나 이상의 수동부품(225A, 225B), 반도체칩(220)과 수동부품(225A, 225B) 각각의 적어도 일부를 덮으며 제1 및 제2관통홀(210HA, 210HB1, 210HB2)의 적어도 일부를 채우는 봉합재(230), 프레임(210)과 반도체칩(220)과 하나 이상의 수동부품(225A, 225B)의 하부에 배치된 연결부재(240), 봉합재(230) 상에 배치되며 반도체칩(220) 및/또는 하나 이상의 수동부품(225A, 225B)을 커버하는 백사이드 금속층(235), 봉합재(230)를 관통하며 백사이드 금속층(235) 및 절연층(211)을 연결하는 백사이드 금속비아(233), 연결부재(240) 하부에 배치된 패시베이션층(250)과 언더범프금속(260)과 전기연결부재(270), 및 봉합재(230) 상에 배치된 커버층(280)을 포함한다.
일례에 따른 반도체 패키지(200A)는 기본적으로 프레임(210)의 관통홀(210HA, 210HB1, 210HB2)에 반도체칩(220) 및 하나 이상의 수동부품(225A, 225B)을 수용하며, 봉합재(230)로 봉합한 후, 백사이드 금속층(235)과 백사이드 금속비아(233)를 통하여 반도체칩(220) 및 하나 이상의 수동부품(225A, 225B)의 상부 영역을 둘러싼다. 따라서, 패키지 외부에서 유입 또는 유출되는 전자파를 효과적으로 차폐할 수 있음은 물론이며, 패키지 내의 반도체칩(220) 및 하나 이상의 수동부품(225A, 225B) 사이에서의 전자파 간섭 역시 효과적으로 차폐할 수 있다. 또한, 프레임(210)의 절연층(211)은 금속층(212a, 212b, 212c, 212d)로 둘러싸일 수 있으며, 특히 관통홀(210HA, 210HB1, 210HB2)의 벽면에 금속층(212a, 212c)이 배치될 수 있는바, 상술한 전자파 차폐 효과를 더욱 극대화시킬 수 있다. 또한, 이러한 구조를 통하여 방열 효과도 기대할 수 있다.
한편, 일례에 따른 반도체 패키지(200A)는 다수의 수동부품(225A, 225B)이 반도체칩(220)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있다. 따라서, 부품간 간격을 최소화할 수 있는바 메인보드와 같은 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 예를 들면, 최근 모바일을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있으며, 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 메인보드와 같은 인쇄회로기판의 사이즈 축소가 요구되고 있고, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 일례에 따른 반도체 패키지(200A)를 이러한 모듈로 적용하는 경우, 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다. 또한, 반도체칩(220)과 수동부품(225A, 225B) 사이의 전기적인 경로를 최소화할 수 있는바 노이즈 문제를 개선할 수 있다.
한편, 봉합재(230)는 프레임(210) 및 하나 이상의 수동부품(225A, 225B) 각각의 적어도 일부를 덮으며 제2관통홀(210HB1, 210HB2) 각각의 적어도 일부를 채우는 제1봉합재(231)와 제1봉합재(231) 및 반도체칩(220)의 비활성면 각각의 적어도 일부를 덮으며 제1관통홀(210HA)의 적어도 일부를 채우는 제2봉합재(232)를 포함할 수 있다. 이 경우, 한 번의 봉합이 아닌 두 단계 이상의 봉합 과정을 거치며, 따라서 수동부품(225A, 225B)의 실장 불량에 따른 반도체칩(220)의 수율 문제나, 수동부품(225A, 225B)의 실장시 발생하는 이물 영향 등을 최소화할 수 있다.
한편, 일례에 따른 반도체 패키지(200A)는 적용되는 분야에 따라서 반도체칩(220)만을 가질 수도 있고, 또는 수동부품(225A, 225B)만을 가질 수도 있다. 일례에 따른 반도체 패키지(200A)는 반도체칩(220)을 포함하는 경우에는 반도체 패키지일 수 있고, 반도체칩(220) 없이 수동부품(225A, 225B) 만을 포함하는 경우에는 부품 패키지일 수 있다. 또한, 프레임(210)의 절연층(211)에는 제1 내지 제4금속층(212a, 212b, 212c, 212d)가 선택적으로 형성될 수 있다. 또한, 패시베이션층(250), 언더범프금속(260), 커버층(280) 등은 선택적으로 생략될 수도 있다.
이하, 일례에 따른 반도체 패키지(200A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(210)은 절연층(211)의 재료에 따라 패키지(200)의 강성을 보다 개선시킬 수 있으며, 봉합재(230)의 두께 균일성을 확보하는데 도움을 줄 수 있다. 프레임(210)에는 절연층(211)을 관통하는 제1 및 제2관통홀(210HA, 210HB1, 210HB2)이 형성될 수 있으며, 각각의 관통홀(210HA, 210HB1, 210HB2)에는 반도체칩(220) 및 하나 이상의 수동부품(225A, 225B)이 배치될 수 있다. 각각의 관통홀(210HA, 210HB1, 210HB2)은 반도체칩(220) 및 하나 이상의 수동부품(225A, 225B)을 둘러싸도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
프레임(210)은 절연층(211)을 포함한다. 절연층(211)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 실리카 등의 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 절연층(211)은 한 층일 수도 있지만, 다수의 층으로 구성될 수도 있다.
프레임(210)은 절연층(211)의 상면에는 제1금속층(212a)이 배치될 수 있고, 제1관통홀(210HA)의 벽면에는 제2금속층(212b)이 배치될 수 있고, 제2관통홀(210HB1, 210HB2)의 벽면에는 제3금속층(212c)이 배치될 수 있으며, 절연층(211)의 하면에는 제4금속층(212d)이 배치될 수 있다. 제1 내지 제4금속층(212a, 212b, 212c, 212d)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 내지 제4금속층(212a, 212b, 212c, 212d)을 통하여 반도체칩(220) 및 하나 이상의 수동부품(225A, 225B)의 전자파 차폐 및 방열을 도모할 수 있다. 제1 내지 제4금속층(212a, 212b, 212c, 212d)은 서로 연결될 수 있고, 또한 그라운드로 이용될 수도 있으며, 이 경우 연결부재(240)의 재배선층(242) 중 그라운드와 전기적으로 연결될 수 있다.
프레임(210)은 필요에 따라서 절연층(211)의 상면 및/또는 하면에 배치된 배선층(미도시)을 더 포함할 수도 있다. 또한, 절연층(211)을 관통하며 절연층(211)의 상면 및/또는 하면에 배치된 배선층(미도시)을 전기적으로 연결하는 관통배선(미도시)을 더 포함할 수도 있다. 절연층(211)이 다층인 경우에는, 절연층(211) 사이에도 배선층(미도시)이 배치될 수 있으며, 이 경우 관통배선(미도시)은 복수의 접속비아층(미도시)으로 구성될 수 있다. 프레임(210)의 배선층(미도시)들은 반도체칩(220)의 접속패드(222) 및 하나 이상의 수동부품(225A, 225B)과 전기적으로 연결될 수 있다.
프레임(210)과 제2관통홀(210HB1, 210HB2)과 하나 이상의 수동부품(225A, 225B)과 제1봉합재(231)는 코어구조체(215)를 형성할 수 있다. 이때, 필요에 따라서 코어구조체(215)의 하측에만 ABF 등의 비감광성 절연층(미도시)이 배치될 수 있고, 비감광 절연층(미도시)의 하면에는 하나 이상의 수동부품(225A, 225B)을 일차적으로 재배선하기 위한 배선층(미도시)이 배치될 수 있다. 이러한 배선층(미도시)은 비감광성 절연층을 관통하는 접속비아(미도시)를 통하여 하나 이상의 수동부품(225A, 225B)과 전기적으로 연결될 수 있다.
반도체칩(220)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체칩(220)은 별도의 범프나 재배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있으나, 이에 한정되는 것은 아니다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(220)의 바디(221)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(221)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(222)는 반도체칩(220)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(221) 상에는 접속패드(222)를 오픈시키는 패시베이션막(223)이 형성될 수 있으며, 패시베이션막(223)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(220)은 접속패드(222)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체칩(220)의 활성면에 패시베이션막(223)이 형성된 경우에는 반도체칩(220)의 활성면은 패시베이션막(223)의 최하면을 기준으로 위치 관계를 판단한다.
수동부품(225A, 225B)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(Capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(Inductor), 그리고 비즈(Bead) 등일 수 있다. 수동부품(225A, 225B)은 서로 다른 두께를 가질 수 있다. 또한, 수동부품(225A, 225B)은 반도체칩(220)과도 다른 두께를 가질 수 있다. 일례에 따른 반도체 패키지(200A)는 두 단계 이상으로 이들을 캡슐화하는바, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(225A, 225B)의 수는 특별히 한정되지 않으며, 도면에서 보다 더 많을 수도 있고, 더 적을 수도 있다. 수동부품(225A, 225B)은 연결부재(240)의 재배선층(242)을 통하여 반도체칩(220)의 접속패드(222)와 전기적으로 연결될 수 있다.
제1봉합재(231)는 수동부품(225A, 225B)을 각각 캡슐화한다. 또한, 제2관통홀(210HB1, 210HB2) 각각의 적어도 일부를 채운다. 또한, 일례에서는 프레임(210) 역시 덮는다. 제1봉합재(231)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
제2봉합재(232)는 반도체칩(220)을 캡슐화한다. 또한, 제1관통홀(210HA)의 적어도 일부를 채운다. 또한, 일례에서는 제1봉합재(231) 역시 덮는다. 제2봉합재(232) 역시 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
제1봉합재(231)와 제2봉합재(232)는 동일한 재료를 포함할 수 있고, 다른 재료를 포함할 수도 있다. 제1봉합재(231)와 제2봉합재(232)가 동일한 재료를 포함하는 경우라도 이들 사이의 경계가 확인될 수 있다. 제1봉합재(231)와 제2봉합재(232)는 유사한 물질을 포함하되, 색이 다를 수도 있다. 예를 들면, 제1봉합재(231)가 제2봉합재(232) 보다 투명할 수 있다. 즉, 경계가 분명할 수 있다. 필요에 따라서는, 제1봉합재(231)는 절연물질로 구현하되, 제2봉합재(232)는 자성물질로 구현할 수도 있다. 이 경우 제2봉합재(232)는 EMI 흡수 효과를 가질 수 있다. 반도체칩(220)의 경우는 바디(221)를 통하여 전극이 오픈되지 않는바, 제2봉합재(232)를 자성물질로 구현하는 경우에도 특별한 문제가 발생하지 않을 수 있다.
백사이드 금속층(235)은 반도체칩(220)의 비활성면 및/또는 하나 이상의 수동부품(225A, 225B)을 커버하도록 봉합재(230) 상에, 구체적으로는 제2봉합재(232) 상에 배치된다. 백사이드 금속비아(233)는 봉합재(230), 구체적으로는 제1 및 제2봉합재(231, 232)를 관통하며 백사이드 금속층(235)을 프레임(210)의 절연층(211)의 상면과 연결한다. 백사이드 금속비아(233)는 프레임(210)의 절연층(211)의 상면과 접한다. 백사이드 금속비아(233)와 연결되는 절연층(211)의 상면은 제1금속층(212a)의 홈부(212ah)를 통하여 노출될 수 있다. 백사이드 금속비아(233) 및/또는 홈부(222ah)는 프레임(210)의 절연층(211)의 상면을 따라 소정의 경로를 가질 수 있다. 백사이드 금속층(235)과 백사이드 금속비아(233)를 통하여 반도체칩(220)과 하나 이상의 수동부품(225A, 225B)의 상부 영역이 금속물질로 둘러싸여 전자파 차폐 효과 및 방열 효과를 도모할 수 있다. 백사이드 금속층(235)과 백사이드 금속비아(233) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 백사이드 금속비아(233)는 절연층(211)의 상면을 따라 소정의 경로를 가질 수 있다. 즉, 백사이드 금속비아(233)는 라인비아 형태일 수 있다. 이 경우 전자파 차폐를 보다 효과적으로 수행할 수 있다.
연결부재(240)는 반도체칩(220)의 접속패드(222)를 재배선한다. 또한, 반도체칩(220)과 하나 이상의 수동부품(225A, 225B)을 전기적으로 연결한다. 연결부재(240)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(220)의 접속패드(222)가 각각 재배선 될 수 있으며, 전기연결부재(270)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(240)는 코어구조체(215) 및 반도체칩(220) 하부에 배치된 절연층(241)과 절연층(241)의 하면에 배치된 재배선층(242)과 절연층(241)을 관통하며 재배선층(242)을 반도체칩(220)의 접속패드(222) 및/또는 하나 이상의 수동부품(225A, 225B)과 전기적으로 연결하는 접속비아(243)를 포함한다. 연결부재(240)의 절연층(241)과 재배선층(242)과 접속비아(243)는 보다 많은 수의 층으로 구성될 수 있다.
절연층(241)의 재료로는 절연물질을 사용할 수 있으며, 보다 구체적으로는 감광성 절연물질(PID)을 사용할 수 있다. 감광성 절연물질(PID)을 사용하는 경우 포토 비아를 통한 접속비아(243)의 파인 피치의 도입도 가능해지는바, 반도체칩(220)의 수십 내지 수백만의 접속패드(222)를 효과적으로 재배선할 수 있다.
재배선층(242)은 반도체칩(220)의 접속패드(222) 및/또는 하나 이상의 수동부품(225A, 225B)의 전극을 재배선하여 반도체칩(220)의 접속패드(222)와 전기적으로 연결할 수 있다. 재배선층(242)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(242)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결부재 패드 등을 포함할 수 있다.
접속비아(243)는 서로 다른 층에 형성된 재배선층(242), 접속패드(222), 수동부품(225A, 225B)의 전극 등을 전기적으로 연결한다. 접속비아(243)의 형성 물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(243)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 접속비아(243)는 테이퍼 형상을 가질 수 있다.
패시베이션층(250)은 연결부재(240)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(250)은 연결부재(240)의 재배선층(242)의 적어도 일부를 오픈시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(250)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(250)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속(260)은 전기연결부재(270)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(200)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(260)은 패시베이션층(250)의 개구부를 통하여 오픈된 연결부재(240)의 재배선층(242)과 연결된다. 언더범프금속(260)은 패시베이션층(250)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속(260)의 패시베이션층(250) 상으로 돌출된 부분은 패드로 기능할 수 있으며, 이들 패드는 상술한 제3패드 및 제4패드를 포함할 수 있다. 언더범프금속(260)이 생략되는 경우에는, 재배선층(242)의 최하측에 패시베이션층(250)의 복수의 개구부를 통하여 각각 노출된 복수의 패드가 배치될 수 있으며, 이들 패드는 상술한 제3패드 및 제4패드를 포함할 수 있다.
전기연결부재(270)는 반도체 패키지(200A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 전기연결부재(270)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성된 솔더 볼(Solder ball) 등일 수 있으나, 이에 한정되는 것은 아니다. 전기연결부재(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결부재(270)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결부재(270)의 수는 접속패드(222)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결부재(270) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(220)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(200A)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
커버층(280)은 백사이드 금속층(235)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 커버층(280)은 백사이드 금속층(235)의 적어도 일부를 덮을 수 있다. 커버층(280)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 중심 영역의 복수의 제1패드, 외곽 영역의 복수의 제2패드, 상기 복수의 제1패드 상의 복수의 제1전기연결부재, 및 상기 복수의 제2패드 상의 복수의 제2전기연결부재를 포함하는 인쇄회로기판; 및
    상기 인쇄회로기판 상에 배치되며, 상기 중심 영역의 복수의 제3패드, 상기 외곽 영역의 복수의 제4패드, 상기 복수의 제3패드 상의 복수의 제3전기연결부재, 및 상기 복수의 제4패드 상의 복수의 제4전기연결부재를 포함하는 반도체 패키지;를 포함하고,
    상기 중심 영역에서, 상기 복수의 제1패드는 상기 복수의 제3패드와 서로 대응되도록 배치되고,
    상기 외곽 영역에서, 상기 복수의 제2패드는 상기 복수의 제4패드와 서로 엇갈려 배치되고,
    상기 중심 영역에서, 상기 복수의 제1전기연결부재의 상면은 상기 복수의 제3전기연결부재의 하면과 접촉하고,
    상기 외곽 영역에서, 상기 복수의 제2전기연결부재는 상기 복수의 제4전기연결부재와 접촉하여 전자파 차폐 브리지를 이루는,
    반도체 패키지 실장 기판.
  2. 제 1 항에 있어서,
    상기 복수의 제2패드는 상기 외곽 영역에서 지그재그의 형태로 배치되고,
    상기 복수의 제4패드는 상기 외곽 영역에서 상기 복수의 제2패드와 엇갈려 지그재그의 형태로 배치되는,
    반도체 패키지 실장 기판.
  3. 제 1 항에 있어서,
    상기 전자파 차폐 브리지는 상기 외곽 영역에서 상기 복수의 제2패드가 배치된 일 방향을 따라 연속적으로 연장되는,
    반도체 패키지 실장 기판.
  4. 제 1 항에 있어서,
    상기 전자파 차폐 브리지는 상기 복수의 제2패드 중 적어도 하나 및 상기 복수의 제4패드 중 적어도 둘을 연결하는,
    반도체 패키지 실장 기판.
  5. 제 4 항에 있어서,
    상기 복수의 제4패드는 상기 중심 영역과 인접하여 배치된 복수의 제4내측패드 및 상기 복수의 제4내측패드의 외측에 배치된 복수의 제4외측패드를 포함하고,
    상기 전자파 차폐 브리지는 상기 복수의 제4내측패드를 향해 연장되는,
    반도체 패키지 실장 기판.
  6. 중심 영역의 복수의 제1패드, 외곽 영역의 복수의 제2패드, 상기 복수의 제1패드 상의 복수의 제1전기연결부재, 및 상기 복수의 제2패드 상의 복수의 제2전기연결부재를 포함하는 인쇄회로기판; 및
    상기 인쇄회로기판 상에 배치되며, 상기 중심 영역의 복수의 제3패드, 상기 외곽 영역의 복수의 제4패드, 상기 복수의 제3패드 상의 복수의 제3전기연결부재, 및 상기 복수의 제4패드 상의 복수의 제4전기연결부재를 포함하는 반도체 패키지;를 포함하고,
    상기 외곽 영역에서, 상기 복수의 제2패드는 상기 복수의 제4패드와 서로 엇갈려 배치되고, 상기 복수의 제2전기연결부재는 상기 복수의 제4전기연결부재와 접촉하여 연속적인 전자파 차폐 브리지를 이루고,
    상기 반도체 패키지는 복수의 접속패드를 갖는 반도체칩을 더 포함하고, 상기 전자파 차폐 브리지는 적어도 두 개의 상기 접속패드와 전기적으로 연결되고, 상기 전자파 차폐 브리지는 상기 인쇄회로기판의 그라운드 패턴 및 상기 반도체 패키지의 그라운드 패턴과 전기적으로 연결된,
    반도체 패키지 실장 기판.
  7. 제 1 항에 있어서,
    상기 전자파 차폐 브리지는 상기 인쇄회로기판과 상기 반도체 패키지 사이의 공간 내에서 상기 중심 영역을 연속적으로 둘러싸는,
    반도체 패키지 실장 기판.
  8. 제 7 항에 있어서,
    상기 전자파 차폐 브리지는 상기 중심 영역을 연속적으로 둘러싸는 제1브리지 및 상기 제1브리지와 소정거리 이격되어 상기 제1브리지를 연속적으로 둘러싸는 제2브리지를 포함하는,
    반도체 패키지 실장 기판.
  9. 제 1 항에 있어서,
    상기 전자파 차폐 브리지는 상기 인쇄회로기판과 상기 반도체 패키지 사이의 공간 내에서 상기 중심 영역을 불연속적으로 둘러싸는,
    반도체 패키지 실장 기판.
  10. 제 9 항에 있어서,
    상기 전자파 차폐 브리지는 상기 중심 영역을 불연속적으로 둘러싸는 제1브리지 및 상기 제1브리지와 소정거리 이격되어 상기 제1브리지를 불연속적으로 둘러싸는 제2브리지를 포함하며,
    상기 제1 및 제2브리지 각각의 불연속 지점이 서로 엇갈려 배치된,
    반도체 패키지 실장 기판.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923417B2 (en) * 2017-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Company Limited Integrated fan-out package with 3D magnetic core inductor
US11804428B2 (en) * 2020-11-13 2023-10-31 Qualcomm Incorporated Mixed pad size and pad design
TWI763337B (zh) * 2021-02-26 2022-05-01 瑞昱半導體股份有限公司 封裝載板及應用其的晶片封裝結構
KR20230119844A (ko) * 2022-02-08 2023-08-16 삼성전자주식회사 기판 조립체를 포함하는 전자 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282027B1 (ko) * 1997-04-16 2001-02-15 포만 제프리 엘 적층기판및볼그리드어레이모듈

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6125042A (en) 1998-04-10 2000-09-26 Lucent Technologies, Inc. Ball grid array semiconductor package having improved EMI characteristics
JPH11345905A (ja) 1998-06-02 1999-12-14 Mitsubishi Electric Corp 半導体装置
KR100395694B1 (ko) * 2001-04-06 2003-08-25 신코 덴키 코교 가부시키가이샤 지그재그 배열의 본딩패드를 가지는 표면 실장기판
US8896126B2 (en) * 2011-08-23 2014-11-25 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
US20130134553A1 (en) * 2011-11-30 2013-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer and semiconductor package with noise suppression features
US8829673B2 (en) * 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9337137B1 (en) 2012-10-29 2016-05-10 Amkor Technology, Inc. Method and system for solder shielding of ball grid arrays
TWM478317U (zh) 2013-10-28 2014-05-11 Flexium Interconnect Inc Fpc接地銅面之焊接結構
KR20170067947A (ko) * 2015-12-08 2017-06-19 에스케이하이닉스 주식회사 측면 차폐부를 가지는 반도체 패키지 및 제조 방법
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR102059403B1 (ko) 2016-10-04 2019-12-26 삼성전자주식회사 팬-아웃 반도체 패키지
KR102004801B1 (ko) 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101999608B1 (ko) * 2016-11-23 2019-07-18 삼성전자주식회사 팬-아웃 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282027B1 (ko) * 1997-04-16 2001-02-15 포만 제프리 엘 적층기판및볼그리드어레이모듈

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Publication number Publication date
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