KR102061564B1 - 팬-아웃 반도체 패키지 - Google Patents

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Abstract

본 발명의 일 실시 형태에 따른 팬-아웃 반도체 패키지는 절연층과 재배선층을 포함하는 연결부재와, 상기 연결부재 상에 배치된 반도체칩과, 상기 반도체칩을 봉합하는 봉합재 및 상기 반도체칩 상에 배치되며 복수의 디가스 홀을 포함하는 전자파 차폐층을 포함하며, 상기 전자파 차폐층은 상기 디가스 홀의 밀도가 서로 다른 제1 영역과 제2 영역을 포함하되 상기 제1 영역이 상기 제2 영역보다 상기 디가스 홀의 밀도가 높은 형태이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 발명은 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
반도체 패키지에는 반도체칩 등에 전자파가 영향을 미칠 경우 문제가 생길 수 있으므로, 효과적인 전자파 차폐 구조가 필요하다.
본 발명의 여러 목적 중 하나는 전자파 차폐 효율이 높으며, 제품 내부에서 발생할 수 있는 가스가 효과적으로 제거될 수 있는 팬-아웃 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 형태를 통하여 팬-아웃 반도체 패키지의 신규한 구조를 제안하고자 하며, 구체적으로, 절연층과 재배선층을 포함하는 연결부재와, 상기 연결부재 상에 배치된 반도체칩과, 상기 반도체칩을 봉합하는 봉합재 및 상기 반도체칩 상에 배치되며 복수의 디가스 홀을 포함하는 전자파 차폐층을 포함하며, 상기 전자파 차폐층은 상기 디가스 홀의 밀도가 서로 다른 제1 영역과 제2 영역을 포함하되 상기 제1 영역이 상기 제2 영역보다 상기 디가스 홀의 밀도가 높은 형태이다.
일 실시 예에서, 상기 제2 영역은 상기 반도체칩에 대응하는 영역에 배치될 수 있다.
일 실시 예에서, 상기 전자파 차폐층은 상기 디가스 홀이 형성되지 아니한 제3 영역을 더 포함할 수 있다.
일 실시 예에서, 상기 제3 영역은 상기 반도체칩에 대응하는 영역에 배치될 수 있다.
일 실시 예에서, 상기 반도체칩을 수용하는 관통홀을 갖는 코어부재를 더 포함하되, 상기 제3 영역은 상기 코어부재에 대응하는 영역에 배치될 수 있다.
일 실시 예에서, 상기 코어부재는 적어도 상기 관통홀을 이루는 벽면을 커버하는 금속층을 포함할 수 있다.
일 실시 예에서, 상기 코어부재의 금속층과 상기 전자파 차폐층은 상기 봉합재를 관통하는 도전성 비아에 의하여 연결될 수 있다.
일 실시 예에서, 상기 연결부재 상에 배치된 복수의 수동부품을 더 포함할 수 있다.
일 실시 예에서, 상기 제1 영역은 상기 복수의 수동부품 중 적어도 일부에 대응하는 영역에 배치될 수 있다.
일 실시 예에서, 상기 복수의 수동부품 중 적어도 일부는 상면으로부터 상기 봉합재 상면까지의 거리가 서로 다르며 상기 봉합재 상면까지의 거리가 더 긴 것에 대응하는 영역에서 상기 디가스 홀의 밀도가 더 높을 수 있다.
일 실시 예에서, 상기 전자파 차폐층은 상기 디가스 홀이 형성되지 아니한 제3 영역을 더 포함하며, 상기 제3 영역은 상기 봉합재 상면까지의 거리가 더 짧은 것에 대응하는 영역에 배치될 수 있다.
일 실시 예에서, 상기 복수의 수동부품은 커패시터 및 인덕터를 포함하며, 상기 커패시터에 대응하는 영역에서 상기 디가스 홀의 밀도가 더 높을 수 있다.
일 실시 예에서, 상기 전자파 차폐층은 상기 디가스 홀이 형성되지 아니한 제3 영역을 더 포함하며, 상기 제3 영역은 상기 인덕터에 대응하는 영역에 배치될 수 있다.
일 실시 예에서, 상기 제1 영역과 상기 제2 영역에서 상기 디가스 홀의 크기는 서로 동일하며, 상기 제1 영역에서 단위 면적당 상기 디가스 홀의 개수가 더 많을 수 있다.
일 실시 예에서, 상기 복수의 디가스 홀의 크기는 60um 이하일 수 있다.
일 실시 예에서, 상기 전자파 차폐층은 제1층 및 상기 제1층을 커버하는 제2층을 포함할 수 있다.
일 실시 예에서, 상기 제1층 및 제2층은 도금층일 수 있다.
한편, 본 발명의 다른 측면은,
절연층과 재배선층을 포함하는 연결부재와, 상기 연결부재 상에 배치된 반도체칩과, 상기 반도체칩을 봉합하는 봉합재 및 상기 반도체칩 상에 배치되며 복수의 디가스 홀을 포함하는 전자파 차폐층을 포함하며, 상기 전자파 차폐층은 제1층 및 상기 제1층을 커버하는 제2층을 포함하는 팬-아웃 반도체 패키지를 제공한다.
본 발명의 여러 효과 중 일 효과로서 전자파 차폐 효율이 높으며, 나아가, 제품 내부에서 발생할 수 있는 가스가 효과적으로 제거될 수 있는 팬-아웃 반도체 패키지를 구현할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9 및 도 10은 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 것으로서 각각 단면도 및 상부 평면도에 해당한다.
도 11은 도 9 및 도 10의 실시 형태에서 채용될 수 있는 전자파 차폐층의 형태를 나타낸 것이다.
도 12는 변형된 실시 형태에서 채용될 수 있는 전자파 차폐층의 형태를 나타낸 것이다.
도 13은 전자파 차폐층에서 디가스 홀의 크기에 따라 차폐 효율이 변화되는 양상을 나타낸 시뮬레이션 그래프이다.
도 14 및 도 15은 변형된 예에서 채용될 수 있는 전자파 차폐층의 구체적인 형태를 나타낸다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 본 발명의 실시 형태들에 따른 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9 및 도 10은 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 것으로서 각각 단면도 및 상부 평면도에 해당한다. 도 11은 도 9 및 도 10의 실시 형태에서 채용될 수 있는 전자파 차폐층의 형태를 나타낸 것이다. 도 12는 변형된 실시 형태에서 채용될 수 있는 전자파 차폐층의 형태를 나타낸 것이다. 또한, 도 13은 전자파 차폐층에서 디가스 홀의 크기에 따라 차폐 효율이 변화되는 양상을 나타낸 시뮬레이션 그래프이다.
먼저 도 9 및 도 10을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100)는 반도체칩(120), 봉합재(130) 연결부재(140) 및 전자파 차폐층(131)을 포함하며, 전자파 차폐층(131)은 복수의 디가스 홀(de-gas hole, H)을 포함하여 가스 배출 경로를 제공한다. 이 외에 팬-아웃 반도체 패키지(100)는 코어부재(110), 추가적인 수동부품(121, 122), 패시베이션층(150, 180), 언더범프금속층(160), 전기연결구조체(170) 등을 포함할 수 있다.
연결부재(140)는 반도체칩(120)의 접속패드(120P)를 재배선할 수 있다. 또한, 수동부품(121, 122)이 구비되는 경우 연결부재(140)는 반도체칩(120)과 수동부품(121, 122)을 전기적으로 연결할 수 있다. 이러한 기능을 구현하기 위하여 연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142) 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함할 수 있다. 연결부재(140)가 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
절연층(141)을 이루는 물질로서, 예컨대, 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 접속패드(120P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 전기 연결 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
반도체칩(120)은 연결부재(140) 상에 배치되며 집적회로(IC: Integrated Circuit)일 수 있다. 반도체칩(120)은 예를 들면, 중앙 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속패드(120P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 반도체칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 활성면 상에 재배선층이 더 형성될 수 있다.
반도체칩(120) 외에도 연결부재(140)에는 수동부품(121, 122)이 배치될 수 있으며, 수동부품(121, 122) 예로서, 인덕터(121)와 커패시터(122) 등이 있다. 이 경우, 수동부품(121, 122) 중 일부는 서로 크기가 다를 수 있으며, 예컨대, 커패시터(122)보다 인덕터(121)의 크기가 더 클 수 있다. 이러한 크기의 차이 외에도 부품의 특성상 인덕터(121)의 경우, 전자파 차폐의 필요성이 더 크기 때문에 본 실시 형태에서는 전자파 차폐층(131)을 이에 맞추어 설계하였으며 관련된 내용은 후술한다. 한편, 수동부품(121, 122)은 인덕터(121)와 커패시터(122) 외에도 저항소자를 포함할 수 있다.
봉합재(130)는 반도체칩(120), 수동부품(121, 122) 등을 봉합한다. 봉합재(130)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이며, 필요에 따라서는 PIE(Photo Imagable Encapsulant)을 사용할 수도 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
코어부재(110)는 연결부재(140) 상에 배치되며, 반도체칩(120) 등을 수용하는 관통홀을 갖는다. 이 경우, 관통홀을 복수 개 구비될 수 있다. 코어부재(110)는 패키지(100)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
코어부재(110)는 관통홀을 이루는 벽면을 커버하는 금속층(111)을 포함할 수 있다. 금속층(111)은 반도체칩(120)과 수동부품(121, 122)으로부터 방출되는 전자파를 효과적으로 차폐할 수 있다. 도시된 형태와 같이, 금속층(111)은 코어부재(110)의 상면과 하면으로 연장될 수 있으며, 또한, 봉합재(130)를 관통하는 도전성 비아(112)에 의하여 전자파 차폐층(131)과 연결될 수 있다.
전자파 차폐층(131)은 반도체칩(130) 등의 상부에 배치될 수 있으며, 전자파 차폐 기능을 수행하기에 효과적인 물질, 예컨대, 금속 성분을 포함할 수 있다. 전자파 차폐층(131)은 복수의 디가스 홀(H)을 포함한다. 반도체칩(130) 등의 주변에 금속층(112), 전자파 차폐층(131)을 배치하여 차폐 효과를 강화시킬 경우, 봉합재(130) 등에서 발생하는 가스가 외부로 방출되기 어려울 수 있다. 본 실시 형태에서는 전자파 차폐층(131)을 두께 방향으로 관통하는 디가스 홀(H)을 형성하여 가스가 효과적으로 방출될 수 있도록 하였다. 나아가, 도 10 및 도 11에 도시된 형태와 같이, 전자파 차폐층(131)은 디가스 홀(H)의 밀도가 서로 다른 제1 영역(A1)과 제2 영역(A2)을 포함하는데 이 경우, 제1 영역(A1)이 제2 영역(A2)보다 디가스 홀(H)의 밀도가 높다. 본 실시 형태에서는 전자파 차폐의 필요성이 큰 영역은 디가스 홀(H)의 밀도를 낮추거나 디가스 홀(H)을 형성하지 않고, 반대로 전자파 차폐의 필요성이 크지 않거나 가스 방출 효율이 높아야 하는 영역에서는 디가스 홀(H)의 밀도를 높이기 위하여 전자파 차폐층(131)의 영역 별로 디가스 홀(H)의 밀도를 다르게 설계하였다.
디가스 홀(H)의 밀도는 전자파 차폐 시트(131)에서 단위 면적당 디가스 홀(H)이 차지하는 면적으로 정의될 수 있다. 예컨대, 제1 영역(A1)과 제2 영역(A2)에서 디가스 홀(H)의 크기는 서로 동일한 경우, 제1 영역(A1)에서 단위 면적당 디가스 홀(H)의 개수가 더 많다. 또한, 본 실시 형태에서는 디가스 홀(H)을 미세하게 형성하여 전자파 차폐 효율이 저하되는 것을 최소화하려고 하였다. 도 13의 시뮬레이션 그래프는 디가스 홀의 크기에 따라 차폐 효율이 변화되는 양상을 나타내며, 점선은 전자파 차폐층의 두께(t)가 10um인 경우, 실선은 전자파 차폐층의 두께(t)가 20um인 경우를 나타낸다. 그리고 전자파 차폐 효율의 측정은 1GHz의 주파수에서 전자파 차폐층으로부터 약 1mm 거리에서 실행하였다. 본 실험 결과, 전자파 차폐 효율이 60dB 이상인 경우를 차폐 효과가 우수한 것으로 보았을 때, 디가스 홀(H)의 크기(D)는 약 60um 이하로 채용될 수 있다. 이 경우, 디가스 홀(H)의 크기(D)와 디가스 홀(H)의 간격은 유사한 수준으로 채용될 수 있으며, 실질적으로 동일한 값을 가질 수 있다. 여기서, 디가스 홀(H)의 크기(D)는 디가스 홀(H)의 직경을 의미하며, 만약 디가스 홀(H)의 밑면이 원이 아닌 경우에는 원상당 직경을 의미한다.
한편, 전자파 차폐층(131)에서 상대적으로 디가스 홀(H)의 밀도가 낮은 제2 영역(A2)은 반도체칩(120)에 대응하는 영역에 배치될 수 있다. 다시 말해, 도 11에 도시된 형태와 같이, 반도체칩(120)에서 상대적으로 많은 양의 전자파가 방출되는 것을 고려하여 디가스 홀(H)의 밀도가 낮은 제2 영역(A2)이 이에 대응하도록 전자파 차폐층(131)이 배치될 수 있다. 또한, 수동부품(121, 122)의 경우 전자파 차폐의 필요성이 상대적으로 낮은 것을 고려하여 디가스 홀(H)을 다수 배치하여 가스 방출 효율이 향상되도록 하였다. 구체적으로, 전자파 차폐층(131)의 제1 영역(A1)은 복수의 수동부품(121, 122) 중 적어도 일부에 대응하는 영역에 배치될 수 있다. 이 경우, 수동부품(121, 122)의 크기나 종류 등에 따라서 전자파 차폐층(131)의 대응 영역에서 디가스 홀(H)의 밀도를 조절할 수 있다.
구체적으로, 도 9에 도시된 형태와 같이, 복수의 수동부품(121, 122) 중 적어도 일부는 상면으로부터 봉합재(130) 상면까지의 거리(d1, d2)가 서로 다를 수 있는데 이 중에서 봉합재(130) 상면까지의 거리가 더 긴 것(122)에 대응하는 영역에서 디가스 홀(H)의 밀도가 더 높을 수 있다. 다시 말해, 제1 영역(A1)이 상대적으로 작은 수동부품(122)에, 제2 영역(A2)이 상대적으로 큰 수동부품(121)에 대응하는 영역에 배치될 수 있다. 더 작은 수동부품(122)은 봉합재(130)의 두께가 더 두꺼워서 방출되는 가스의 양도 많기 때문에 전자파 차폐층(131)에 더 많은 수의 디가스 홀(H)을 형성하였으며, 반대로 더 큰 수동부품(121)에는 더 적은 수의 디가스 홀(H)을 형성하였다.
또한, 상술한 바와 같이 복수의 수동부품(121, 122)은 인덕터(121), 커패시터(122) 등을 포함할 수 있는데, 커패시터(122)에 대응하는 영역에서 디가스 홀(H)의 밀도가 더 높을 수 있다. 다시 말해, 도 10 및 도 11에 도시된 형태와 같이, 제1 영역(A1)은 커패시터(122)에 대응하며, 제2 영역(A2)은 인덕터(121)에 대응할 수 있다. 상대적으로 전자파의 방사가 더 많은 인덕터(121)에 대응하는 영역에서 디가스 홀(H)의 밀도를 낮춤으로써 차폐 효율이 저하되지 않도록 한 형태이다. 다만, 본 실시 형태에서는 커패시터(122)보다 인덕터(121)의 크기가 더 큰 것으로 도시하고 있지만 인덕터(121)가 커패시터(122)보다 반드시 더 클 필요는 없다 할 것이다.
도 11에 도시된 형태와 같이 전자파 차폐층(131)은 디가스 홀(H)이 형성되지 아니한 제3 영역(A3)을 더 포함할 수 있는데 제3 영역(A3)은 가스 방출이 필요성이 낮은 코어부재(110)에 대응하는 영역에 배치될 수 있다. 이러한 설계로부터 가스 방출 효율의 저하 없이 전자파 차폐 성능을 극대화할 수 있다. 또한, 상술한 실시 형태에서는 반도체칩(120)이나 인덕터(121)에 대응하는 영역에 상대적으로 낮은 밀도의 디가스 홀(H)을 배치하였지만 전자파 차폐 성능을 더욱 향상시키기 위하여 도 12의 변형 예와 같이, 디가스 홀(H)을 배치하지 않을 수도 있다. 이 경우, 디가스 홀(H)이 없는 제3 영역(A3)은 반도체칩(120)에 대응하도록 배치될 수 있다. 또한, 제3 영역(A3)은 수동부품(121, 122) 중 봉합재(130) 상면까지의 거리가 더 짧은 것(121)에 대응하는 영역에 배치될 수 있다. 또한, 제3 영역(A3)은 수동부품(121, 122) 중 인덕터(121)에 대응하는 영역에 배치될 수 있다. 한편, 제2 영역(A2)은 반드시 디가스 홀(H)을 포함해야 하는 것은 아니며 만약 제2 영역(A2)이 디가스 홀(H)을 포함하지 않는다면(도 12의 실시 형태) 제2 영역(A2)과 제3 영역(A3)을 따로 구별할 필요는 없을 것이다.
이하, 다른 구성 요소들을 설명한다. 패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 패키지(100)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
패시베이션층(180)은 전자파 차폐층(131) 상부에 배치되어 전자파 차폐층(131)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(180)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(180)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
도 14 및 도 15은 변형된 예에서 채용될 수 있는 전자파 차폐층의 구체적인 형태를 나타낸다. 상술한 바와 같이 전자파 차폐층(131)을 수십 um 수준으로 낮출 경우 전자파 차폐 효율을 현저한 저하 없이 디가스 홀(H)을 구현할 수 있으므로 디가스 홀(H)을 미세하게 형성할 필요가 있다. 전자파 차폐층(131)에 물리적으로 홀을 형성하는 경우 미세한 크기의 디가스 홀(H)을 구현하기 어려울 수 있다.
본 변형 예에서는 전자파 차폐층(131)을 다층 구조로 구현하였으며, 도 14에 도시된 형태와 같이, 전자파 차폐층(131)은 제1층(132) 및 이를 커버하는 제2층(133)을 포함할 수 있다. 구체적으로, 제1층(132)에 홀을 형성한 후 제1층(132)의 상면과 홀의 벽면에 제2층(133)을 형성하여 미세한 디가스 홀(H)을 만드는 방식이다. 제1층(132) 및 제2층(133)은 Cu 등을 포함하는 도금층일 수 있으며, 이를 위해 시드금속층(S)이 채용될 수 있다. 또한, 도 15에 도시된 형태와 같이, 전자파 차폐층(131)은 제1층(132), 제2층(132) 및 제3층(133)을 포함하는 3층 구조로 형성되어 더욱 미세한 크기의 디가스 홀(H)을 구현할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼
100: 팬-아웃 반도체 패키지
110: 코어부재
111: 금속층
112: 도전성 비아
120: 반도체칩
120P: 접속패드
130: 봉합재
131: 전자파 차폐층
140: 연결부재
141: 절연층
142: 재배선층
143: 비아
150, 180: 패시베이션층
160: 언더범프금속층
170: 전기연결구조체

Claims (18)

  1. 절연층과 재배선층을 포함하는 연결부재;
    상기 연결부재 상에 배치된 반도체칩;
    상기 반도체칩을 봉합하는 봉합재; 및
    상기 반도체칩 상에 배치되며 복수의 디가스 홀을 포함하는 전자파 차폐층;을 포함하며,
    상기 전자파 차폐층은 상기 디가스 홀의 밀도가 서로 다른 제1 영역과 제2 영역을 포함하되 상기 제1 영역이 상기 제2 영역보다 상기 디가스 홀의 밀도가 높으며,
    상기 연결부재 상에 배치된 복수의 수동부품을 더 포함하며,
    상기 복수의 수동부품 중 적어도 일부는 상면으로부터 상기 봉합재 상면까지의 거리가 서로 다르며, 상기 제1 영역은 상기 봉합재 상면까지의 거리가 더 긴 수동부품에 대응하는 영역에 배치되는,
    팬-아웃 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 영역은 상기 반도체칩에 대응하는 영역에 배치된 팬-아웃 반도체 패키지.
  3. 제1항에 있어서,
    상기 전자파 차폐층은 상기 디가스 홀이 형성되지 아니한 제3 영역을 더 포함하는 팬-아웃 반도체 패키지.
  4. 제3항에 있어서,
    상기 제3 영역은 상기 반도체칩에 대응하는 영역에 배치된 팬-아웃 반도체 패키지.
  5. 제3항에 있어서,
    상기 반도체칩을 수용하는 관통홀을 갖는 코어부재를 더 포함하되,
    상기 제3 영역은 상기 코어부재에 대응하는 영역에 배치된 팬-아웃 반도체 패키지.
  6. 제5항에 있어서,
    상기 코어부재는 적어도 상기 관통홀을 이루는 벽면을 커버하는 금속층을 포함하는 팬-아웃 반도체 패키지.
  7. 제6항에 있어서,
    상기 코어부재의 금속층과 상기 전자파 차폐층은 상기 봉합재를 관통하는 도전성 비아에 의하여 연결된 팬-아웃 반도체 패키지.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 전자파 차폐층은 상기 디가스 홀이 형성되지 아니한 제3 영역을 더 포함하며, 상기 제3 영역은 상기 봉합재 상면까지의 거리가 더 짧은 수동부품에 대응하는 영역에 배치된 팬-아웃 반도체 패키지.
  12. 제1항에 있어서,
    상기 복수의 수동부품은 커패시터 및 인덕터를 포함하며, 상기 커패시터에 대응하는 영역에서 상기 디가스 홀의 밀도가 더 높은 팬-아웃 반도체 패키지.
  13. 제12항에 있어서,
    상기 전자파 차폐층은 상기 디가스 홀이 형성되지 아니한 제3 영역을 더 포함하며, 상기 제3 영역은 상기 인덕터에 대응하는 영역에 배치된 팬-아웃 반도체 패키지.
  14. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역에서 상기 디가스 홀의 크기는 서로 동일하며, 상기 제1 영역에서 단위 면적당 상기 디가스 홀의 개수가 더 많은 팬-아웃 반도체 패키지.
  15. 제1항에 있어서,
    상기 복수의 디가스 홀의 크기는 60um 이하인 팬-아웃 반도체 패키지.
  16. 제1항에 있어서,
    상기 전자파 차폐층은 제1층 및 상기 제1층을 커버하는 제2층을 포함하는 팬-아웃 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1층 및 제2층은 도금층인 팬-아웃 반도체 패키지.
  18. 절연층과 재배선층을 포함하는 연결부재;
    상기 연결부재 상에 배치된 반도체칩;
    상기 반도체칩을 봉합하는 봉합재; 및
    상기 반도체칩 상에 배치되며 복수의 디가스 홀을 포함하는 전자파 차폐층;을 포함하며,
    상기 연결부재 상에 배치된 복수의 수동부품을 더 포함하고,
    상기 전자파 차폐층은 상기 디가스 홀이 형성된 제1영역과 상기 디가스 홀이 형성되지 아니한 제3 영역을 포함하며,
    상기 복수의 수동부품 중 적어도 일부는 상면으로부터 상기 봉합재 상면까지의 거리가 서로 다르며, 상기 제1 영역은 상기 봉합재 상면까지의 거리가 더 긴 수동부품에 대응하는 영역에 배치되고, 상기 제3 영역은 상기 봉합재 상면까지의 거리가 더 짧은 수동부품에 대응하는 영역에 배치되는,
    팬-아웃 반도체 패키지.
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