KR102008344B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며 재배선층을 포함하는 연결 부재와, 상기 연결 부재의 제1 면에 배치되며 서로 이격된 제1 및 제2 관통홀을 가지고 적어도 상기 제2 관통홀의 내부 표면에 차폐층이 배치된 지지 부재와, 상기 제1 관통홀에 배치되며 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 제2 관통홀에 배치되며 상기 재배선층에 연결되는 접속 단자를 갖는 적어도 하나의 수동 부품과, 상기 지지 부재, 상기 반도체 칩, 및 상기 적어도 하나의 수동 부품을 봉합하는 봉합재와, 상기 지지 부재에 내장된 전자기 밴드갭(EBG) 구조체를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 적어도 하나의 반도체 칩과 복수의 수동 부품이 단일한 패키지 내에 탑재되는 반도체 패키지에 관한 것이다.
모바일용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 하지만, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 특히 반도체 칩과 수동 부품 간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
본 개시에서 해결하고자 하는 과제들 중 하나는, 반도체 칩과 다수의 수동 부품을 모듈화하는데 있어서 공간적 소모를 최소화하면서 전기적 노이즈를 개선할 수 있는 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 서로 이격된 제1 및 제2 관통홀을 가지며, 상기 제1 및 제2 면을 연결하는 배선 구조를 갖는 지지 부재와, 상기 지지 부재의 제1 면에 배치되며 상기 배선 구조에 연결된 제1 수동 부품과, 상기 지지 부재의 제2 면에 배치되며, 상기 배선 구조에 연결된 재배선층을 갖는 연결 부재와, 상기 제1 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 제2 관통홀에 배치되며, 상기 재배선층에 연결된 제2 수동 부품과, 상기 지지 부재의 제1 면에 배치되며, 상기 제1 수동 부품을 봉합하는 제1 봉합재와, 상기 지지 부재, 상기 제1 봉합재, 상기 반도체 칩 및 상기 제2 수동 부품을 봉합하는 제2 봉합재를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 적어도 하나의 관통홀을 가지며 상기 제1 및 제2 면을 연결하는 배선 구조를 갖는 지지 부재와, 상기 지지 부재의 제1 면에 배치되며 상기 배선 구조에 연결된 제1 수동 부품과, 상기 지지 부재의 제2 면에 배치되며, 상기 배선 구조에 연결된 재배선층을 갖는 연결 부재와, 상기 적어도 하나의 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩과, 상기 적어도 하나의 관통홀에 배치되며, 상기 재배선층에 연결되는 제2 수동 부품과, 상기 지지 부재의 제1 면에 배치된 상기 제1 수동 부품과, 상기 반도체 칩 및 상기 제2 수동 부품을 봉합하는 봉합재를 포함하는 반도체 패키지를 제공한다.
본 실시예에 따르면, 지지부재의 상면을 부품 실장 영역을 활용하여 부품 실장 면적을 확장시킬 수 있다. 이를 통해서 모듈 사이즈를 감소시킬 수 있으며, 부품의 간격을 감소시켜 부품간 전자파 간섭(EMI)에 대한 노이즈를 저감시킬 수 있다. 추가적인 차페구조를 도입하여 EMI 차폐성능을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11a 내지 도 11e은 도 9의 반도체 패키지에 채용된 지지 부재의 제조공정을 설명하기 위한 주요 공정별 단면도이다.
도 12a 내지 도 12d는 도 9의 반도체 패키지의 제조공정을 설명하기 위한 주요 공정별 단면도이다.
도 13 및 도 14는 각각 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(110A) 및 제2 면(110B)을 가지며 서로 이격된 제1 관통홀(110HA) 및 제2 관통홀(110HB)을 갖는 지지 부재(110)와, 상기 지지 부재(110)의 제1 면(110HA)에 배치된 제1 수동 부품(125A)과, 상기 지지 부재(110)의 제2 면(110B)에 배치되며 재배선층(142,143)을 갖는 연결 부재(140)와, 상기 제1 관통홀(110HA)에 배치되며 상기 재배선층(142,143)에 연결되는 접속 패드(120P)를 갖는 반도체 칩(120)과, 상기 제2 관통홀(110HB)에 배치되며 상기 재배선층(142,143)에 연결된 제2 수동 부품(125B)을 포함한다.
본 실시예에서는, 일반적인 실장영역인 연결 부재(130)의 상면뿐만 아니라, 지지 부재(110)의 상면(즉, 제1 면)도 수동 부품(제1 수동 부품(125A))을 위한 추가적인 실장공간으로 활용될 수 있다.
구체적으로, 제2 수동 부품(125B)은 제2 관통홀(110B) 내의 연결 부재(130)의 상면에 장착되는 반면에, 제1 수동 부품(125A)은 지지 부재(110)의 제1 면(110A)에 배치될 수 있다. 상기 제2 수동 부품(125B)이 실장된 제2 관통홀(110B)은 복수개(예, 2개)로 제공될 수 있으며, 상기 복수의 제2 관통홀은 상기 제1 관통홀을 둘러싸도록 배치될 수 있다. 한편, 복수의 제2 관통홀(110B)은 각각 공간 밀도로 최대화하기 위해서 서로 다른 위치, 크기나 형상 등을 가질 수 있다.
상기 제1 및 제2 수동 부품(125A,125B)은 다른 사이즈(예, 높이, 면적 또는 체적 등)를 가질 수 있다. 도9 및 도10에 도시된 바와 같이, 상기 제1 수동 부품(125A)은 상기 제2 수동 부품(125B)의 사이즈보다 작은 사이즈를 가질 수 있다. 상기 제1 수동 부품(125A)은 상대적으로 좁은 공간이 지지 부재(110)의 제1 면(110A)에 배치될 수 있다. 상기 제1 및 제2 수동 부품(125A,125B) 중 적어도 하나도 서로 다른 사이즈를 갖는 복수의 수동 부품을 포함할 수 있다.
본 실시예에 채용된 봉합재는 상기 제1 수동 부품(125A)을 봉합하는 제1 봉합재(131)와, 상기 반도체 칩(120) 및 상기 제2 수동 부품(125B)을 봉합하는 제2 봉합재(132)를 포함할 수 있다. 상기 제1 봉합재(131)는 상기 지지 부재(110)의 제1 면(110A)에 배치될 수 있다.
여기서, 상기 제2 봉합재(131)는 실질적으로 지지 부재(110)와 결합된 지지체의 일부로 제공될 수 있다. 구체적으로, 반도체 패키지(100)에서 지지 부재(110)의 두께는 반도체 칩(120) 등의 실장부품을 고려한 관통홀(110HA,110B)의 깊이에 의해 결정될 수 있으며, 본 실시예에 채용된 지지 부재(110)의 두께는 제2 봉합재(131)의 두께를 고려하여(즉, 합산하여) 실제 원하는 두께보다 작게 설계될 수 있다.
예를 들어, 도9에 도시된 바와 같이, 제1 관통홀(110HA)에 배치된 반도체 칩(120)의 실장 높이는 상기 지지 부재(110)의 두께보다 클 수 있다. 상기 제1 봉합재(131)의 상면 높이(예, 지지 부재(110)의 두께와 제1 봉합재(1311)의 두께의 합)는 상기 반도체 칩(120)의 실장 높이보다 클 수 있다.
상기 제1 봉합재(131)의 측면은 상기 지지 부재(110)의 측벽과 실질적으로 평탄한 공면을 가질 수 있다. 이러한 평탄한 공면은 제1 수동 부품(125A) 실장과 제1 봉합재(131) 적용 후에 제1 및 제2 관통홀(110HA,110HB) 형성이 수행되어 얻어진 결과물로 이해할 수 있다(도11c 및 도11d 참조).
상기 제2 봉합재(132)는 전체 패키지 구조를 위해서 제공될 수 있다. 예를 들어, 도1에 도시된 바와 같이, 상기 제2 봉합재(132)는 상기 제1 봉합재(131)가 형성된 상기 지지 부재(110)와, 제1 및 제2 관통홀(110HA,110HB)에 각각 실장된 반도체 칩(120) 및 제2 수동 부품(125B)을 봉합하도록 형성될 수 있다.
도9에 도시된 바와 같이, 상기 지지 부재(110)와 상기 제1 봉합재(131)의 측면들 및 상기 제1 봉합재(131)의 상면에 제1 차폐층(135a)을 배치될 수 있다. 제1 차폐층(135a)은 서로 다른 관통홀(110HA,110HB)에 배치된 반도체 칩(120)과 제2 수동 부품(125B) 간에 전자기적 간섭을 차폐할 뿐만 아니라, 상기 지지 부재(110) 상에 배치된 제1 수동 부품(125A)에 관련된 차폐기능도 수행할 수 있다.
본 실시예에 따른 반도체 패키지(100)는 상기 제2 봉합재(132) 상에 배치되며 상기 제1 차폐층(135a)에 연결되는 제2 차폐층(135b)을 더 포함할 수 있다. 상기 제2 차폐층(135b)은 제2 봉합재(132)에 형성된 도전 비아(135c)에 의해 단일한 차폐 구조물로 제공될 수 있다.
이와 같이, 지지 부재(110)의 제1 면(110A)을 실장 영역을 활용하여 모듈 사이즈를 감소시킬 수 있으며, 부품의 간격을 감소시켜 부품간 전자파 간섭(EMI)에 대한 노이즈를 저감시킬 수 있다. 추가적인 차페구조를 도입하여 EMI 차폐성능을 향상시킬 수 있다. 이러한 구조에 따르면, 최근 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이에 따른 COB(Chip on Board) 와 같은 표면실장형(SMT) 모듈의 소형화에 크게 기여할 수 있다.
본 실시예에 채용된 지지 부재(110)는 상기 제1 및 제2 면(110A,110B)을 연결하는 배선 구조(115)를 갖는다.
상기 지지 부재(110)의 제2 면(110B)에서는, 상기 배선 구조(115)가 상기 연결 부재(130)의 재배선층(135)과 연결될 수 있다. 상기 제1 관통홀(110HA)에 실장된 반도체 칩(120)은 접속 패드(120P)를 포함하며, 접속 패드(120P)는 연결 부재(140)의 재배선층(142,143)과 연결될 수 있다.
상기 제2 관통홀(110HB)에 배치된 제2 수동 부품(125B)은 연결 부재(140)의 재배선층(142,143)에 연결될 수 있다. 상기 지지 부재(110)의 제1 면(110A)에는 제1 수동 부품(125A)이 배치되어 상기 배선 구조(115)에 연결되며, 배선구조(115)를 통해서 상기 제2 수동 부품(125B)과 유사하게 연결 부재(140)의 재배선층(142,143)과도 연결될 수 있다.
연결 부재(140)의 하면에 패시베이션층(150)이 배치되고, 패시베이션층(150)의 개구에 재배선층(142)과 전기적으로 연결된 언더범프 금속층(160)이 배치될 수 있다. 전기연결 구조체(170)는 언더범프 금속층(160)을 통하여 재배선층(142)과 전기적으로 연결될 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 더 자세히 설명한다.
지지 부재(110)는 구체적인 재료에 따라 패키지(100)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 지지 부재(110)의 제1 및 제2 관통홀(110HA,110HB) 내에는 각각 반도체 칩(120)과 제1 및 제2 수동 부품(125A,125B)이 배치된다. 반도체 칩(120)과 제1 및 제2 수동 부품(125A,125B)은 각각 제1 및 제2 관통홀(110HA,110HB)의 벽면과 소정거리 이격되어 배치될 수 있다.
지지 부재(110)는 절연 구조체를 포함하며, 절연 구조체로는 특별히 한정되는 않으나 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서, 감광성 절연체(Photo Imagable Dielectric: PID)를 사용할 수도 있다.
제1 차폐층(135a)은 제1 봉합재(131) 내부의 제1 수동 부품(125A)을 둘러싸면서(도9 참조), 제2 관통홀(110HB)에 배치된 제2 수동 부품(125B)도 둘러싸도록(도10 참조) 배치된다. 제1 차폐층(135a)은 그라운드(GND) 패턴에 연결될 수 있다. 예를 들어, 제1 차폐층(135a)은 연결 부재(140)의 재배선층(142,143) 중 그라운드 패턴과 연결될 수 있다. 다른 차폐층 요소(135b,135c)와 함께, 제1 차폐층(135a)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으며, 도금 공정으로 형성될 수 있다.
지지 부재(110)의 배선구조(115)는 제1 및 제2 배선 패턴(112a,112b)과 비아(113)를 포함할 수 있다. 지지 부재(110)를 구성하는 절연층은 다층으로 구성되며, 배선구조(115)도 다층 패턴을 가질 수 있다. 지지 부재(110)의 배선구조(115)는 연결 부재(140)의 재배선층(142,143)보다 두께가 두꺼울 수 있다. 배선구조(115)가 구현된 지지 부재(110)는 패키지-온-패키지(PoP)를 위한 패키지로 활용될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니다. 한편, 반도체 칩(120)은 별도의 범프나 재배선층이 형성되지 않은 베어(bare) 상태의 집적회로일 수 있다. 집적 회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우에, 반도체 칩(120)의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속 패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다.
제1 및 제2 수동 부품(125A,125B)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 인덕터, 비즈, 그 외 각종 다른 종류의 필터 등일 수 있다. 각각의 제1 및 제2 수동 부품(125A,125B)은 서로 다른 두께를 가질 수 있으며, 반도체 칩(120)과도 다른 두께를 가질 수 있다. 본 실시예에 따른 반도체 패키지(100)에서는 복수의 제1 및 제2 관통홀(110HA,110HB)을 이용하여 제1 및 제2 수동 부품(125A,125B)은 반도체 칩(120)의 두께 편차가 최소화되도록 나누어 배열할 수도 있다.
제1 및 제2 봉합재(131,132)는 절연물질을 포함한다. 상기 제1 봉합재(131)는 상기 제2 봉합재(132)와 동일한 수지로 형성될 수 있다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이며, 필요에 따라서는 PIE(Photo Imagable Encapsulant)을 사용할 수도 있다. 필요에 따라, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
연결 부재(140)를 이용하여 반도체 칩(120)의 접속 패드(120P)는 확장되어 재배선될 수 있다. 또한, 반도체 칩(120)과 수동 부품(125)을 전기적으로 연결한다. 연결 부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(120P)가 각각 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 부재(140)는 절연층(141), 절연층(141) 상에 배치된 배선 패턴(142), 및 절연층(141)을 관통하며 배선 패턴(142)을 연결하는 비아(143)를 포함한다. 연결 부재(140)가 단층으로 구성될 수도 있으며, 도시된 수보다 많은 수의 층으로 설계될 수도 있다. 절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화되어 경계가 불분명할 수도 있다.
재배선층(142,143)은 실질적으로 접속 패드(120P)를 재배선하는 역할을 수행할 수 있다. 예를 들어, 재배선층(142,143)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 재배선층(142,143)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
연결 부재(140)는 반도체 칩(120)의 활성면에 위치한 방열 구조(HD)를 포함할 수 있다. 방열구조(HD)는 재배선층과 함께 형성된 패턴(142H)과 비아(143H)를 포함하며, 본 실시예와 같이 스택비아 형태일 수 있으나, 이에 한정되는 것은 아니다. 방열구조(HD)는 전기연결 구조체(170)를 통하여 메인보드에 연결되어 반도체칩(120)으로부터 발생하는 열을 효과적으로 방출시킬 수 있다.
패시베이션층(150)은 연결 부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결 부재(140)의 재배선층(142,143)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기 필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프 금속층(160) 전기연결 구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100)의 보드 레벨 신뢰성을 개선해준다. 언더범프 금속층(160)은 패시베이션층(150)의 개구를 통하여 노출된 연결 부재(140)의 재배선층(142,143)과 연결된다. 언더범프 금속층(160)은 패시베이션층(150)의 개구에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결 구조체(170)는 반도체 패키지(100)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 반도체 패키지(100)은 전기연결 구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 구조체(170)는 도전성 물질, 예를 들면, 저융점 금속 또는 합금 등으로 형성될 수 있다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 저융점 금속 또는 합금을 포함할 수 있으며, 단일층으로 형성되는 경우에는 Sn-Ag 또는 Sn-Al-Cu과 같은 저융점 합금이나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않는다. 예를 들면, 전기연결 구조체(170)의 수는 접속 패드(120P)의 수에 따라 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결 구조체(170) 중 적어도 일부는 팬-아웃 영역에 배치될 수 있다. '팬-아웃(fan-out)' 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있다.
도 11a 내지 도 11e은 도 9의 반도체 패키지에 채용된 지지 부재의 제조공정을 설명하기 위한 주요 공정별 단면도이다.
도 11a를 참조하면, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 갖는 지지 부재(110)을 마련하고, 제1 및 제2 면(110A,110B)에 연결하는 배선 구조(115)를 형성한다.
상기 지지 부재(110)는 절연 구조체를 포함할 수 있다. 예를 들어, 절연 구조체는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함하며, 유리섬유 및/또는 필러와 같은 다양한 형태의 보강재를 더 포함할 수 있으며, 구체적으로 프리프레그, ABF, FR-4 또는 BT을 포함할 수 있다.
절연 구조체를 관통하는 비아(113)와, 상기 지지 부재(110)의 제1 및 제2 면(110A,110B)에 각각 배치되어 상기 비아(113)에 의해 전기적으로 연결되는 제1 및 제2 배선 패턴(112a,112b)을 형성한다. 상기 제1 배선 패턴(112a)은 제1 수동 부품(125A)의 접속단자와 연결하기 위한 영역을 제공할 수 있다. 필요에 따라, 배선 구조(115)는 3층 이상의 다층 구조로 제공될 수 있다. 상기 제1 및 제2 배선 패턴(112a,112b)과 비아(13)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으며, 예를 들어 도금 공정으로 형성될 수 있다.
이어, 도 11b를 참조하면, 지지 부재(110)의 제1 면(110A)에 제1 수동 부품(125A)을 실장한다.
상기 제1 수동 부품(125A)은 비교적 작은 사이즈의 수동 부품일 수 있다. 즉, 상기 제1 수동 부품(125A)은 관통홀 구조에 실장될 제2 수동 부품(도12a의 125B)보다 작은 사이즈의 수동 부품일 수 있다. 예를 들어, 제1 수동 부품(125A)은 MLCC, LICC, 인덕터, 비즈, 그 외 각종 다른 종류의 필터 등일 수 있다. 제1 수동 부품(125A)의 높이는 지지 부재(110)의 두께와 함께 실장공간의 깊이를 결정할 수 있다. 상기 제1 수동 부품(125A)은 제1 배선 패턴(112a)에 표면 실장방식으로 본딩될 수 있다. 즉, 상기 제1 수동 부품(125A)의 접속단자는 Au 또는 저융점 합금에 의해 제1 배선 패턴(112a)에 연결될 수 있다.
다음으로, 도 11c를 참조하면, 제1 수동 부품(125A)을 덮도록 지지 부재(110)의 제1 면(110A)에 제1 봉합재(131)를 도포한다.
제1 봉합재(131)는 공지의 방법으로 형성될 수 있으며, 지지 부재(110)의 제1 면(110A) 상에 위치한 제1 수동 부품(125A)을 봉합할 수 있다. 예를 들어, 제1 봉합재(131)을 액상 수지를 도포하거나 필름을 라미네이션한 후, 이를 경화함으로써 형성될 수도 있다. 이러한 경화 공정을 통해서 제1 수동 부품(125A)은 지지 부재(110)에 고정될 수 있다. 예를 들어, ABF를 라미네이션하는 방법을 사용할 수 있다. 이 경우에, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 식혀 작업 툴을 분리하는 방법 등이 이용될 수 있다.
다른 도포 방법의 예로서, 스퀴즈로 잉크를 도포하는 스크린 인쇄법 또는 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등 다양한 공정이 이용할 수 있다. 제1 봉합재(131)로는 ABF 외에도 FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있으며, 특정한 예에서는 감광성 물질인 PIE(Photo Imagable Encapsulant)을 사용할 수도 있다.
이어, 도 11d를 참조하면, 지지 부재(110)에 제1 및 제2 관통홀(110HA,110HB)를 형성한다.
제1 및 제2 관통홀(110HA,110HB)은 각각 반도체 칩(120) 및 상기 제1 수동 부품(125A)보다 큰 사이즈를 갖는 제2 수동 부품(125B)을 실장하는 공간을 제공한다. 제1 및 제2 관통홀(110HA,110HB)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 기계적 드릴 및/또는 레이저 드릴을 사용하여 형성한 경우에는, 과망간산염법 등을 이용한 디스미어(desmear) 처리를 수행하여 제1 및 제2 관통홀(110HA,110HB)의 표면으로부터 수지 스미어를 제거한다.
이어, 도 11e를 참조하면, 상기 지지 부재(110)와 상기 제1 봉합재(131)의 측면들 및 상기 제1 봉합재(131)의 상면에 제1 차폐층(135a)을 형성할 수 있다.
본 공정에서 형성되는 제1 차폐층(135a)은 제1 및 제2 관통홀(110HA,110HB)에 각각 배치된 반도체 칩(120)과 제2 수동 부품(125B) 간에 전자기적 간섭을 차폐할 뿐만 아니라, 상기 지지 부재(110) 상에 배치된 제1 수동 부품(125A)에 관련된 차폐기능도 수행할 수 있다. 제1 차폐층(135a)은 그라운드(GND) 패턴에 연결되도록 형성될 수 있다. 예를 들어, 제1 차폐층(135a)은 연결 부재(140)의 재배선층(142,143) 중 그라운드 패턴과 연결될 수 있다.
상기 제1 차폐층(135a)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으며, 도금 공정으로 형성될 수 있다.
도 12a 내지 도 12d는 도 9의 반도체 패키지의 제조공정을 설명하기 위한 주요 공정별 단면도이다.
도 12a를 참조하면, 지지 부재(110)의 제2 면(110B)에 캐리어 필름(200)을 부착하고, 지지 부재(110)의 제1 및 제2 관통홀(110HA,110HB) 각각에 반도체 칩(120)과 제2 수동 부품(125B)을 배치한다.
캐리어 필름(200)은 지지 부재(110)의 제2 면(110B)에 배치되며, 후속공정에서 지지 부재(110)를 취급하기 위한 지지체로 사용될 수 있다. 본 실시예에 채용된 캐리어 필름(200)은 절연층(201)과 금속층(202)을 포함하는 DCF와 같은 동박 적층체일 수 있다. 다른 예에서, 캐리어 필름(200)은 공지된 다양한 형태의 점착성 필름일 수 있다. 예를 들어, 점착성 필름은 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프가 사용될 수 있다.
제1 관통홀(110HA) 내의 캐리어 필름(200) 영역 상에 반도체 칩(120)은 접속패드(122)가 캐리어 필름(200)에 부착되도록 페이스-다운(face-down) 형태로 배치할 수 있다. 이와 유사하게, 제2 관통홀(110HB) 내의 캐리어 필름(200) 영역 상에 복수의 제2 수동 부품(125B)도 배치될 수 있다.
다음으로, 도 12b를 참조하면, 제2 봉합재(132)를 이용하여 제1 및 제2 관통홀(110HA,110HB)에 위치한 반도체 칩(120) 및 제2 수동 부품(125B)을 봉합할 수 있다.
본 공정에서, 상기 제2 봉합재(132)는 제1 봉합재(131)의 상면, 즉 제1 차폐층(135a)의 상면을 덮도록 형성될 수 있다. 상기 제2 봉합재(132)는 제1 봉합재(131)와 유사하게 공지의 방법으로 형성될 수 있다. 예를 들어, ABF를 라미네이션하는 방법을 사용할 수 있다. 다른 도포 방법의 예로서, 스퀴즈로 잉크를 도포하는 스크린 인쇄법 또는 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등 다양한 공정이 이용할 수 있다. 제2 봉합재(132)로는 ABF 외에도 FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있으며, 특정한 예에서는 감광성 물질인 PIE를 사용할 수도 있다.
이어, 도 12c를 참조하면, 제2 봉합재(132) 상면에 전체 패키지를 덮는 제2 차폐층(135b)을 형성한다.
본 공정에서 형성되는 제2 차폐층(135b)은 제2 봉합재(132)에 미리 형성된 도전성 비아(135c)를 통해 제1 차폐층(135a)과 연결되도록 형성될 수 있다. 상기 제2 차폐층(135b)은 제1 차폐층(135a)과 함께 단일한 차폐 구조물로 제공될 수 있다. 제2 차폐층(135b) 및 도전성 비아(135c)는, 제1 차폐층(135a)과 유사하게 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으며, 도금 공정으로 형성될 수 있다.
다음으로, 도 12d를 참조하면, 캐리어 필름(200)을 제거하고, 지지 부재(110)의 제2 면(110B)에 연결 부재(140)를 형성할 수 있다.
상기 연결 부재는 반도체 칩(120)의 접속패드(120P)와 제2 수동 부품(125B)의 접속단자에 연결된 재배선층(142,143)을 포함할 수 있다. 또한, 상기 재배선층(142,143)은 지지 부재의 배선구조(115), 즉 제2 배선 패턴(112b)에 연결될 수 있으며, 이를 통해서 지지 부재(110)의 제1 면(110A)에 위치한 제1 수동 부품(125A)과도 전기적으로 연결될 수 있다.
캐리어 필름(200)의 제거는 특별히 제한되지 않으며, 공지의 방법(예, 물리적 박리, 열처리, 자외선 조사 등)으로 수행이 가능하다. 연결 부재(140)는 복수의 절연층(141)을 순차적으로 형성하고, 각 절연층(141)에 배선 패턴(142) 및 비아(143)를 형성함으로써 얻어질 수 있다.
추가적으로, 도9에 도시된 바와 같이, 연결 부재(140) 상에 패시베이션층(150)을 형성할 수 있다. 또한, 제2 재배선층(153)의 일부가 노출킨 시킨 후에 외부 접속단자(170)를 형성하여 도9에 도시된 반도체 패키지(100A)를 제조할 수 있다. 필요에 따라, 외부 접속 단자(170)를 형성하기 전에 언더범프 금속층(160)을 형성할 수 있다.
본 발명에 따른 실시예의 각 구성요소는 다양하게 변경되어 구현될 수 있다. 앞선 실시예에서는 제1 및 제2 관통홀이 구분된 형태를 예시하였으나, 하나의 관통홀만이 채용되어, 하나의 관통홀에 제2 수동 부품이 반도체 칩과 함께 실장되어 구현될 수 있다. 또한, 다른 실시예에서는 차폐층 구조가 생략되거나(도 13), 지지 부재의 제1 면 중 제1 수동 부품이 배치되는 영역만 다른 영역보다 낮게 형성된 형태(도14)로 구현될 수도 있다.
도 13 및 도 14는 각각 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 13을 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 지지 부재(110)의 제1 면(110A)의 일부 영역에만 제1 수동 부품(125A)이 배치되는 점과 차폐층이 채용되지 않고 연결 부재(140')가 단일 재배선층을 갖는 점만을 제외하고 도 9 및 도 10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
도13에 도시된 바와 같이, 지지 부재(110)의 제1 면(110A)의 일부 영역에만 제1 수동 부품(125A)이 배치될 수 있다. 예를 들어, 제1 및 제2 관통홀(110HA,110HB)의 격벽 구조의 상면에 한하여 제1 수동 부품(131)에 배치되며, 패키지의 테두리 영역에는 배치되지 않을 수 있다. 또한, 차폐층이 추가적으로 형성되지 않고, 제1 수동 부품(125A)은 제1 봉합재(131)에 의해 포장되며, 제2 봉합재(132)는 제1 봉합재(131)와 직접 접촉하도록 형성될 수 있다. 일 예에서, 제2 봉합재(132)는 제1 봉합재(131)와 동일한 물질로 형성될 수 있다. 본 실시예와 같이, 별도의 차폐층을 도입하지 않는 경우에는, 제1 봉합재(131)를 별도의 공정으로 형성하지 않고(즉, 도 11c의 공정 생략), 제2 봉합재(132) 형성시(도 12b의 공정)에, 제1 봉합재(1311) 영역도 커버하도록 단일한 봉합재 형태로 형성될 수도 있다.
또한, 연결 부재(140')가 단일한 재배선층(142',143')를 갖는 형태로서, 단일한 재배선층은 절연층(141')에 지지 부재(110)의 배선 구조(115)와 반도체 칩(120) 및 제2 수동 부품(125B)에 전기적으로 각각 연결된 비아(143')를 형성하고, 절연층(141') 상에 비아(143')와 연결된 배선 패턴(142')을 포함할 수 있다. 물론, 다른 실시예에서, 재배선층은 단일층이 아닌 복수(특히, 3개 이상)의 층으로도 형성될 수 있다.
도 14를 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 지지 부재(110)의 제1 면(110A)의 레벨이 다른 점과 연결 부재(140')가 단일 재배선층을 갖는 점만을 제외하고, 도 9 및 도 10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다. 또한, 연결 부재(140')는 도13에 도시된 연결 부재의 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 지지 부재(110)의 제1 면은 다른 레벨을 갖는다. 구체적으로, 도 14에 도시된 바와 같이, 지지 부재(110)의 제1 면 중 상기 제1 수동 부품(125A)이 배치된 영역(110A")은 상기 지지 부재(110)의 제1 면의 다른 영역(110A')보다 낮은 레벨을 갖는다. 지지 부재(110)의 제1 면 중 상기 제1 수동 부품(125A)이 배치된 영역(110A")은 도13에 도시된 예와 유사하게 제1 및 제2 관통홀(110HA,110HB) 사이의 격벽 구조 상면일 수 있다. 지지 부재(110)를 위한 절연 구조체를 마련할 때에 제1 수동 부품(125A)이 배치될 영역(110A")만을 가공하여 상면 높이를 낮게 형성할 수 있다. 이 경우에, 제1 봉합재(131)는 제1 수동 부품(125A)이 배치된 영역(110A")에 한하여 제공되며, 제1 봉합재(131)의 상면은 제1 수동 부품(125A)이 배치되지 않은 영역(110A')의 레벨과 실질적으로 동일한 평면을 가질 수 있다.
이와 같이, 지지 부재(110)의 제1 면을 실장 영역을 활용하여 모듈 사이즈를 감소시킬 수 있으며, 부품의 간격을 감소시켜 부품간 전자파 간섭(EMI)에 대한 노이즈를 저감시킬 수 있다. 한편, 추가적인 차페구조를 도입하여 EMI 차폐성능을 향상시킬 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 반도체 패키지 110: 지지 부재
115: 배선구조 120: 반도체 칩
110HA: 제1 관통홀 110HB: 제2 관통홀
125A: 제1 수동 부품 125B: 제2 수동 부품
131: 제1 봉합재 132: 제2 봉합재
135a: 제1 차폐층 135b: 제2 차폐층
140: 연결 부재 141: 절연층
142: 배선 패턴 143: 비아
150: 패시베이션층 160: 언더범프 금속층
170: 전기연결 구조체

Claims (15)

  1. 서로 반대에 위치한 제1 및 제2 면을 가지며, 서로 이격된 제1 및 제2 관통홀을 가지며, 상기 제1 및 제2 면을 연결하는 배선 구조를 갖는 지지 부재;
    상기 지지 부재의 제1 면에 배치되며 상기 배선 구조에 연결된 제1 수동 부품;
    상기 지지 부재의 제2 면에 배치되며, 상기 배선 구조에 연결된 재배선층을 갖는 연결 부재;
    상기 제1 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩;
    상기 제2 관통홀에 배치되며, 상기 재배선층에 연결된 제2 수동 부품;
    상기 지지 부재의 제1 면에 배치되며, 상기 제1 수동 부품을 봉합하는 제1 봉합재; 및
    상기 지지 부재, 상기 제1 봉합재, 상기 반도체 칩 및 상기 제2 수동 부품을 봉합하는 제2 봉합재;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 지지 부재와 상기 제1 봉합재의 측면들 및 상기 제1 봉합재의 상면에 배치된 제1 차폐층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제2 봉합재 상에 배치되며 상기 제1 차폐층에 연결되는 제2 차폐층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 봉합재의 측면은 상기 지지 부재의 측벽과 실질적으로 평탄한 공면을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 지지 부재의 제1 면 중 상기 제1 수동 부품이 배치된 영역은 상기 지지 부재의 제1 면의 다른 영역보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 연결 부재는 상기 반도체 칩에 대응되는 영역에 위치한 방열 수단을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 수동 부품은 상기 제2 수동 부품의 사이즈보다 작은 사이즈를 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제1항 또는 제7항에 있어서,
    상기 제1 및 제2 수동 부품 중 적어도 하나는 서로 다른 사이즈를 갖는 복수의 수동 부품을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 칩의 실장 높이는 상기 지지 부재의 두께보다 크며,
    상기 제1 봉합재의 상면 높이는 상기 반도체 칩의 실장 높이보다 큰 것을 특징으로 하는 반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 봉합재는 상기 제2 봉합재와 동일한 수지로 이루어진 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제2 관통홀은 복수의 제2 관통홀이며,
    상기 복수의 제2 관통홀은 상기 제1 관통홀을 둘러싸도록 배치되는 것을 특징으로 하는 반도체 패키지.
  12. 서로 반대에 위치한 제1 및 제2 면을 가지며, 적어도 하나의 관통홀을 가지며, 상기 제1 및 제2 면을 연결하는 배선 구조를 갖는 지지 부재;
    상기 지지 부재의 제1 면에 배치되며 상기 배선 구조에 연결된 제1 수동 부품;
    상기 지지 부재의 제2 면에 배치되며, 상기 배선 구조에 연결된 재배선층을 갖는 연결 부재;
    상기 적어도 하나의 관통홀에 배치되며, 상기 재배선층에 연결되는 접속 패드를 갖는 반도체 칩;
    상기 적어도 하나의 관통홀에 배치되며, 상기 재배선층에 연결되는 제2 수동 부품; 및
    상기 지지 부재의 제1 면에 배치된 상기 제1 수동 부품과, 상기 반도체 칩 및 상기 제2 수동 부품을 봉합하는 봉합재를 포함하는 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 봉합재는,
    상기 지지 부재의 제1 면에 배치되며 상기 제1 수동 부품을 봉합하는 제1 봉합재와,
    상기 지지 부재, 상기 제1 봉합재, 상기 반도체 칩 및 상기 제2 수동 부품을 봉합하는 제2 봉합재를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 봉합재는 상기 지지 부재의 제1 면에 배치되며 상기 지지 부재와 대응되는 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 지지 부재와 상기 제1 봉합재의 측면들 및 상기 제1 봉합재의 상면에 배치된 차폐층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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