CN109686723B - 半导体封装件 - Google Patents

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Abstract

本发明提供一种半导体封装件。所述半导体封装件包括：连接构件和支撑构件。所述连接构件具有彼此背对的第一表面和第二表面以及重新分布层。所述支撑构件设置在所述连接构件的所述第一表面上，具有彼此分开的第一通孔和第二通孔，并具有至少设置在所述第二通孔的内表面上的阻断层。半导体芯片设置在所述第一通孔中并具有连接到所述重新分布层的连接焊盘。至少一个无源组件设置在所述第二通孔中并具有连接到所述重新分布层的连接端子。包封件包封位于所述第一通孔中的所述半导体芯片和位于所述第二通孔中的所述至少一个无源组件。电磁带隙(EBG)结构嵌在所述支撑构件中。

Description

半导体封装件
本申请要求于2017年10月19日在韩国知识产权局提交的第10-2017-0136006号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种其中安装有至少一个半导体芯片和多个无源组件的半导体封装件。
背景技术
移动设备显示器的尺寸的增大推动了对电池容量增大的需求。然而，随着电池容量增大，电池在移动设备中占用的面积增大。为了保持小的移动装置尺寸，因此可能需要印刷电路板(PCB)的尺寸相应减小。因此，能够安装组件的面积已经减小，从而对模块化的兴趣持续提高。
同时，在现有技术中，可以使用板上芯片(COB)技术来安装多个组件。COB安装是一种如下的安装方案：使用表面安装技术(SMT)将单个无源元件和半导体封装件设置在印刷电路板上。然而，在这样的安装方案中，为了保持组件之间的最小间隔，需要大的安装面积，组件之间的电磁干扰(EMI)高，特别是半导体芯片和无源组件之间的距离大，从而电噪声会增大。
发明内容
本公开的一方面可提供一种半导体封装件，其中，当半导体芯片和多个无源部件模块化时难以向其应用EMI阻断的电磁干扰(EMI)脆弱部分得到改善。
根据本公开的一方面，可提供一种使用具有多个通孔的支撑构件安装有多个无源组件和半导体芯片的半导体封装件，其中，电磁带隙(EBG)结构(即电磁干扰(EMI)吸收结构)被引入到所述支撑构件的区域中以补充现有的EMI阻断结构。
根据本公开的一方面，一种半导体封装件可包括连接构件和支撑构件。所述连接构件具有彼此背对的第一表面和第二表面，并包括重新分布层。所述支撑构件设置在所述连接构件的所述第一表面上，具有彼此分开的第一通孔和第二通孔，并具有至少设置在所述第二通孔的内表面上的阻断层。半导体芯片可设置在所述第一通孔中，并具有连接到所述重新分布层的连接焊盘。至少一个无源组件可设置在所述第二通孔中，并具有连接到所述重新分布层的连接端子。包封件可包封位于所述第一通孔中的所述半导体芯片和位于所述第二通孔中的所述至少一个无源组件。电磁带隙(EBG)结构嵌在所述支撑构件中。
根据本公开的另一方面，一种半导体封装件可包括连接构件和支撑构件。所述连接构件具有彼此背对的第一表面和第二表面，并包括重新分布层。所述支撑构件设置在所述连接构件的所述第一表面上并具有第一通孔和多个第二通孔。电磁波阻断层设置在所述多个第二通孔的内表面上且不设置在所述第一通孔的内表面上。半导体芯片可设置在所述第一通孔中并具有连接到所述重新分布层的连接焊盘。多个无源组件可设置在所述多个第二通孔中并具有连接到所述重新分布层的连接端子。所述支撑构件可包括：外侧壁结构，限定所述支撑构件的轮廓；第一内侧壁结构，围绕所述第一通孔；以及第二内侧壁结构，连接在所述第一内侧壁结构和所述外侧壁结构之间。在所述外侧壁结构的连接到所述第二内侧壁结构的区域中还设置有电磁带隙结构。
根据本公开的另一方面，一种半导体封装件包括连接构件和支撑构件。所述连接构件具有彼此背对的第一表面和第二表面并包括重新分布层。所述支撑构件设置在所述连接构件的所述第一表面上，所述支撑构件具有位于所述连接构件的所述第一表面上的第一表面并且具有与所述第一表面背对的第二表面，所述支撑构件具有从所述支撑构件的所述第一表面延伸到所述第二表面的多个通孔，并且所述多个通孔包括与所述支撑构件的侧表面分开的第一通孔以及设置在所述第一通孔和所述支撑构件的每个侧表面之间的至少一个第二通孔。导电金属层设置在所述至少一个第二通孔的内表面上。
附图说明
通过以下结合附图的详细描述，本公开的以上和其他方面、特征和优点将更加清楚地被理解，其中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并最终被安装在电子装置的主板上的示意性截面图；
图6是示出扇入型半导体封装件嵌在中介基板中并最终被安装在电子装置的主板上的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图；
图9是示出根据示例性实施例的半导体封装件的示意性分解透视图；
图10是示出图9的半导体封装件的示意性截面图；
图11是沿着图10的半导体封装件的线I-I’截取的平面图；
图12是示出图9的半导体封装件中使用的支撑构件的金属层(阻断层)和电磁带隙(EBG)结构的布局的示意性透视图；
图13是示出图9的半导体封装件中使用的支撑构件的金属层(阻断层)和EBG结构的效果的平面图；
图14是示出根据示例性实施例的可在半导体封装件中使用的构成EBG结构的EBG单元的示例的示图；
图15是图14的EBG单元的等效电路图；
图16A和图16B是示出根据示例性实施例的可在半导体封装件中使用的EBG结构的各种示例的示图；以及
图17A至图17E是示出根据示例性实施例的半导体封装件的支撑构件的各种示例的平面图。
具体实施方式
在下文中，将参照附图描述示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
在此，关于附图的截面，下侧、下部、下表面等用来指面朝扇出型半导体封装件的安装表面的侧部/部分/表面，而上侧、上部、上表面等用来指面向相反方向(例如，背离安装表面)的侧部/部分/表面。然而，这些方向是为了便于解释而限定的，权利要求不受如上所述限定的方向的具体限制。
说明书中的组件与另一组件的“连接”的含义包括通过粘结层的间接连接以及两个组件之间的直接连接(例如，直接接触)。此外，“电连接”组件/元件包括彼此物理连接以提供电连接的组件/元件以及彼此物理断开但仍通过中间组件/元件电连接的组件/元件。可理解的是，当元件使用“第一”和“第二”被提及时，元件不受此限制。“第一”和“第二”术语可仅用于将元件与另一元件区分开的目的，而不会限制元件的顺序或重要性。在一些情况下，在不脱离在此阐述的公开内容或权利要求的范围的情况下，第一元件可被称作为第二元件。类似地，第二元件也可被称作为第一元件。
在此使用的术语“示例性实施例”不指相同的示例性实施例，而是被提供强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，在此提供的示例性实施例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或对立的描述，否则特定的示例性实施例中描述的一个元件即使其在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可连接到以下将描述的其他组件，以形成各种信号线1090。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字(ADC)转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括实现诸如以下的协议的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波互联接入(WiMAX)(IEEE 802.16族等)、IEEE802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO，evolution data only)、高速分组接入+(HSPA+)、高速下行分组接入+(HSDPA+)、高速上行分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通讯系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳通信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任何其他无线和有线协议。然而，网络相关组件1030不限于此，而是还可包括各种其他无线或有线标准或协议。此外，网络相关组件1030可彼此组合，也可与上述的芯片相关组件1020一起组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他用途的无源组件等。此外，其他组件1040可彼此组合，可与上述芯片相关组件1020或网络相关组件1030一起组合。
根据电子装置1000的类型，电子装置1000可包括可以物理连接或电连接到主板1010或可以不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机模块1050、天线1060、显示器1070、电池1080、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字多功能光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等包括用于各种用途的其他组件。
电子装置1000可以为智能电话、个人数字助理(PDA)、数码摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，可在如上所述的各种电子装置1000中使用用于各种用途的半导体封装件。例如，母板1110可被容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到母板1110。此外，可以物理连接或电连接到主板1010或者可以不物理连接或电连接到主板1010的其他组件(诸如相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以为芯片相关组件，半导体封装件100可以为例如芯片相关组件中的应用处理器，但不限于此。电子装置不必局限于智能电话1100，而可以为如上所述的其他电子装置。
半导体封装件
通常，许多精细的电子电路集成在半导体芯片中。然而，半导体芯片本身可能不能用作半导体成品，并且可能会由于外部物理冲击或化学冲击而被损坏。因此，半导体芯片本身可能不能被使用，而是被封装并且在封装状态下用在电子装置等中。
通常使用半导体封装件的原因是：在电连接方面，半导体芯片与电子装置的主板之间的电路宽度通常存在差异。详细地，半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸以及主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，因此使用封装技术来缓冲半导体与主板之间的电路宽度的差异是有利的。
通过封装技术制造的半导体封装件可根据其结构和用途而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在封装之前和封装之后的示意性截面图，图4是示出扇入型半导体封装件的封装工艺的一系列示意性截面图。
参照图3A至图4，半导体芯片2220可以为例如处于裸露状态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上并包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222显著地小，因此难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，连接构件2240可形成在半导体芯片2220上，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成开向连接焊盘2222的通路孔(viahole)2243h；然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251以具有延伸贯穿开口2251的凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片内部的封装形式，并可具有优异的电特性并且以低成本生产。因此，安装在智能电话中的许多元件已按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，由于在扇入型半导体封装件中通常需要将所有I/O端子设置在半导体芯片内部，因此扇入型半导体封装件具有大的空间局限性。因此，可能难以将这种结构应用于具有大量的I/O端子的半导体芯片或具有小尺寸的半导体芯片。此外，由于上述缺点，可能不能在电子装置的主板上直接安装并使用扇入型半导体封装件。理由在于，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺而增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能不足以使扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并最终安装在电子装置的主板上的示意性截面图，图6是示出扇入型半导体封装件嵌在中介基板中并最终安装在电子装置的主板上的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301被再次重新分布，扇入型半导体封装件2200可在其安装于中介基板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，半导体芯片2220的外表面可覆盖有包封件2290等。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302中，半导体芯片2220的连接焊盘2222(即，I/O端子)可在扇入型半导体封装件2200嵌在中介基板2302中的状态下通过中介基板2302被再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板(例如，2500)上直接安装并使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板(例如，2301或2302)上，然后通过封装工艺安装在电子装置的主板上，或者可在其嵌在中介基板中的状态下在电子装置的主板上进行安装并使用。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外表面可由包封件2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140被重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以为包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括绝缘层2141、形成在绝缘层2141上的重新分布层2142以及将连接焊盘2122和重新分布层2142彼此电连接的过孔2143。
在本制造工艺中，可在包封件2130形成于半导体芯片2120的外部之后形成连接构件2140。在这种情况下，执行用于形成连接构件2140的工艺以形成重新分布层2142以及将半导体芯片2120的连接焊盘2122和重新分布层2142彼此连接的过孔2143，因此过孔2143可具有朝向半导体芯片2120减小的宽度(见放大的区域)。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片2120上的连接构件2140重新分布并设置在半导体芯片2120的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有I/O端子通常需要设置在半导体芯片的内部(例如，在封装件上的半导体芯片的占用空间内)。因此，当半导体芯片的尺寸减小时，通常需要减小球的尺寸和节距，从而可能不能在扇入型半导体封装件中使用标准化的球布局。另一方面，扇出型半导体封装件具有如上所述半导体芯片2120的I/O端子通过形成在半导体芯片上的连接构件2140重新分布并设置在半导体芯片2120的外部(例如，半导体芯片的占用空间之外)的形式。因此，即使在半导体芯片2120的尺寸减小的情况下，也可在扇出型半导体封装件中按照原样使用标准化的球布局，从而扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的区域/占用空间之外的扇出区域，从而可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可以以比使用中介基板的扇入型半导体封装件的厚度小的厚度来实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，从而其特别适用于移动产品。因此，扇出型半导体封装件可实现为比使用印刷电路板(PCB)的通常的叠层封装(POP)类型的形式更紧凑的形式，并且可解决因发生翘曲现象而导致的问题。
同时，扇出型半导体封装件指如上所述的用于将半导体芯片安装在电子装置的主板等上以及保护半导体芯片免受外部冲击的封装技术。扇出型半导体封装件是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的尺寸、用途等不同的尺寸、用途等并具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图详细地描述本公开的各种示例性实施例。
图9是示出根据示例性实施例的半导体封装件的示意性分解透视图。图10是示出图9的半导体封装件的示意性截面图，图11是沿着图10的半导体封装件的线I-I’截取的平面图。
参照图9至图11，根据本示例性实施例的半导体封装件100可包括：连接构件140，具有彼此背对的第一表面和第二表面；支撑构件110，设置在连接构件140的第一表面上，并具有第一通孔110HA以及彼此分开的一个或更多个第二通孔110HB；半导体芯片120，设置在第一通孔110HA中；多个无源组件125，设置在第二通孔110HB中；以及包封件130，包封支撑构件110、半导体芯片120以及多个无源组件125。
半导体芯片120可包括连接焊盘120P，连接焊盘120P在第一通孔110HA中连接到连接构件140的重新分布层142。多个无源组件125可包括连接端子，连接端子在第二通孔110HB中连接到连接构件140的重新分布层142。在本示例性实施例中，第二通孔110HB的数量可以为两个，多个无源组件125可安装在第二通孔110HB中。
钝化层150可设置在连接构件140的第二表面上，电连接到重新分布层142的凸块下金属层160可设置在钝化层150的开口中。电连接结构170可通过凸块下金属层160电连接到重新分布层142。
近来，随着移动设备显示器的尺寸增大，已经展示出对增大电池容量的需求。作为提供增大电池容量的一部分，电池在移动设备中所占用的面积增大，因此出现减小印刷电路板(PCB)的尺寸以弥补电池所占用的面积增大的需求。为了满足该需求，安装有组件的面积已经减小，从而对模块化的兴趣持续提高。
安装多个组件的现有技术的示例可包括板上芯片(COB)技术。COB是使用表面安装技术(SMT)将单个无源组件和半导体封装件安装在印刷电路板上的安装方案。然而，虽然这样的安装方法在低成本上具有优点，但该方法使用大的安装面积以保持组件之间的最小间隔，组件之间的电磁干扰(EMI)大，并且半导体芯片和组件之间的距离大，从而电噪声增大。
然而，在根据本示例性实施例的半导体封装件100中，多个无源组件125可以以单个封装结构与半导体芯片120一起设置。因此，组件之间的间隔可显著地减小，组件在诸如印刷电路板等的主板上所占用的安装面积可减小。此外，半导体芯片120和无源组件125之间的电路径可显著地减小，以抑制噪声。具体地，半导体芯片120和多个无源组件125可分别设置在第一通孔110HA和第二通孔110HB中。
第一金属层115a可被设置为在第二通孔110HB的内表面WB上的电磁波阻断元件。第二金属层115b和第三金属层115c可分别在支撑构件110的上表面和下表面上形成为另外的阻断元件。第二金属层115b和第三金属层115c可连接到第一金属层115a以构成阻断元件。第一金属层115a、第二金属层115b和第三金属层115c可通过在支撑构件110上执行镀覆工艺形成。
如上所述，在第二通孔110HB中，关于多个无源组件125的EMI阻断件可使用第一金属层115a来实现。形成在支撑构件110的上表面上的第二金属层115b可通过后过孔133连接到后金属层132。结果，可有效地阻断半导体芯片120和多个无源组件125上方的EMI。
另一方面，第一通孔110HA的设置有半导体芯片120的内表面WA可直接接触包封件130而没有形成在其上的阻断结构。
因此，半导体封装件可相对容易受到电磁波的影响。如本示例性实施例中，没有在第一通孔110HA的内表面WA上设置阻断结构的理由在于在安装相对昂贵的半导体芯片120的工艺之前执行安装无源组件125的工艺。详细地，理由在于形成了第二通孔110HB并且可执行用于阻断结构的镀覆工艺，但在安装无源组件125的工艺之后可能难以执行对第一通孔110HA的另外的镀覆工艺。
因此，半导体封装件可容易受到由半导体芯片120产生的电磁波的影响，并且需要应对由半导体芯片120产生的电磁波的对策。
作为这样的对策，在本示例性实施例中使用的支撑构件110可包括电磁带隙(EBG)结构ES。电磁带隙结构ES可包括被布置为重复图案的多个EBG单元180。电磁带隙结构ES(为利用使用精细图案的滤波器电路形成的电磁波吸收件)可与阻断电磁波的阻断层(例如，第一金属层115a、第二金属层115b和第三金属层115c)区分开。
本示例性实施例中使用的电磁带隙结构ES可实现为其安装在支撑构件110的表面上或者嵌在支撑构件110中的形式。如图10中所示，电磁带隙结构ES可包括分别设置在支撑构件110的上表面和下表面上的导电图案和/或过孔，并可在支撑构件110中形成布线结构时与用于重新分布的布线结构一起形成。
电磁带隙结构ES可实现为各种形式。例如，电磁带隙结构ES可按照两层或三层图案结构形成，并且以下将参照图14、图15、图16A和图16B来描述构成电磁带隙结构ES的EBG单元180的各种示例和原理。
如图9和图10中所示，后金属层132可设置在包封件130上。后金属层132可通过贯穿包封件130的至少部分的后过孔133连接到第二金属层115b。保护层155可设置在后金属层132上。
将在下文中更详细地描述根据本示例性实施例的半导体封装件100中所包括的相应的组件。
支撑构件110可根据特定材料提高半导体封装件100的刚性，并用于确保包封件130的厚度的均匀性。支撑构件110可具有第一通孔110HA以及一个或更多个第二通孔110HB。半导体芯片120可设置在第一通孔110HA中，多个无源组件125可设置在一个或更多个第二通孔110HB中。半导体芯片120以及多个无源组件125可设置为分别与第一通孔110HA和第二通孔110HB的壁分开预定距离。如果必要，支撑构件110可进行变型，并且可使用不同数量和形状的第一通孔110HA和第二通孔110HB(例如，见图17A至图17E)。
支撑构件110的材料不受具体限制。例如，绝缘材料可用作支撑构件110的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、芯材料(诸如玻璃纤维(或玻璃布或玻璃织物))与无机填料一起浸在热固性树脂或热塑性树脂中的树脂(例如，半固化片、ABF(Ajinomoto build-up film)、FR-4、双马来酰亚胺-三嗪(BT)等)。可选地，也可使用PID树脂作为绝缘材料。
支撑构件110可包括设置在第二通孔110HB的内表面WB上的第一金属层115a，第一金属层115a可设置为围绕无源组件125。第二金属层115b和第三金属层115c可分别设置在支撑构件110的上表面和下表面上，并可连接到第一金属层115a。如上所述，第一金属层115a、第二金属层115b和第三金属层115c可实现EMI阻断结构(具体地，用于无源组件125的结构)。第一金属层115a、第二金属层115b和第三金属层115c可连接到接地(GND)图案。例如，第一金属层115a、第二金属层115b和第三金属层115c可连接到连接构件140的重新分布层142的接地图案。第一金属层115a、第二金属层115b和第三金属层115c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一金属层115a、第二金属层115b和第三金属层115c可通过镀覆工艺形成。
如图11和图12中所示，两个第二通孔110HB可被构造为围绕第一通孔110HA。
本示例性实施例中使用的支撑构件110可包括：外侧壁结构110A，限定支撑构件的轮廓；以及内侧壁结构110B，从外侧壁结构110A延伸到内部空间并将内部空间分为第一通孔110HA和第二通孔110HB。
由于外侧壁结构110A的宽度通常大于内侧壁结构110B的宽度，因此可有利于在外侧壁结构110A中形成电磁带隙结构ES。因此，电磁带隙结构ES可设置在外侧壁结构110A的连接到内侧壁结构110B的区域中。
参照图13，从无源组件发射的电磁波可通过形成在第二通孔110HB的内表面WB上的第一金属层115a被阻断，从而它们可对设置在其他通孔中的无源组件或半导体芯片没有影响。然而，由于金属层没有形成在设置有半导体芯片120的第一通孔110HA的内表面WA上，因此从半导体芯片120发射的电磁波可被第一内侧壁结构110B’吸收，并在第一内侧壁结构110B’中传播，然后可被电磁带隙结构吸收，从而它们可对其他组件或其他封装件没有负面影响。
参照图11和图12，内侧壁结构可包括：第一内侧壁结构110B’，围绕第一通孔110HA；以及第二内侧壁结构110B”，将第一内侧壁结构110B’和外侧壁结构110A彼此连接。
也就是说，在本示例性实施例中，电磁带隙结构ES可设置在外侧壁结构110A的连接到第二内侧壁结构110B”的区域中。可选地，如果必要，电磁带隙结构ES可设置在第二内侧壁结构110B”中。
如果必要，支撑构件110可具有包括导体图案和过孔的布线结构。因此，本示例性实施例中使用的电磁带隙结构ES可使用支撑构件110中实现的导体图案和过孔而容易地实现。例如，电磁带隙结构ES可具有包括分别设置在支撑构件110的上表面和下表面上的导体图案和/或过孔的两层结构(见图14和图15)。
构成支撑构件110的绝缘层可以是多层，从而电磁带隙结构ES可具有多层导体图案。电磁带隙结构ES可实现为各种形式。例如，除了两层图案结构之外，电磁带隙结构ES还可形成为三层或更多层图案结构。可选地，具有两层图案结构的电磁带隙结构ES可被堆叠两次或更多次。
支撑构件110的布线结构的厚度可大于连接构件140的重新分布层142的厚度。实现布线结构的支撑构件110可用作用于叠层封装(PoP)的封装件。
半导体芯片120可以是集成在单个芯片中的设置有几百至几百万或更多的元件的集成电路(IC)。在这种情况下，集成电路可以是例如电源管理IC(PMIC)，但不限于此。同时，半导体芯片120可以是没有形成单独的凸块或重新分布层的裸片状态下的集成电路。集成电路可基于有效晶圆形成。在这种情况下，半导体芯片120的主体的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体上。连接焊盘120P可将半导体芯片120电连接到其他组件。连接焊盘120P中每个的材料可以是诸如铝(Al)等的导电材料。暴露连接焊盘120P的钝化层(未示出)可形成在主体上，并可以是氧化物膜、氮化物膜等，或者可以是氧化物层和氮化物层双层。绝缘层(未示出)等还可设置在其他合适的位置中。
多个无源组件125可以是多层陶瓷电容器(MLCC)、低电感片式电容器(LICC)、电感器、磁珠或各种其他类型的滤波器等。相应的无源组件125可具有不同的尺寸。此外，相应的无源组件125的厚度可与半导体芯片120的厚度不同。在根据本示例性实施例的半导体封装件100中，无源组件125可被分开并布置在第二通孔110HB中。
包封件130可包封支撑构件110、半导体芯片120以及多个无源组件125的至少部分。此外，包封件130可填充第一通孔110HA和第二通孔110HB的至少部分。包封件130可包括绝缘材料。绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、在热固性树脂或热塑性树脂中浸有诸如无机填料的增强材料的树脂(诸如ABF、FR-4、BT等)。此外，可使用诸如环氧模塑料(EMC)等的已知的模塑材料，并且如果需要，可使用感光包封剂(PIE)。可选地，还可使用诸如热固性树脂或热塑性树脂浸有无机填料和/或诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料的绝缘树脂的材料作为绝缘材料。
如上所述，金属层没有形成在第一通孔110HA的内表面上，因此第一通孔110HA的内表面WA可接触包封件130。在这种情况下，如上所述可预期提高良率。
后金属层132可覆盖包封件130的上部。后金属层132可具有板形式。后金属层132可通过贯穿包封件130的至少部分的后过孔133连接到第二金属层115b。后金属层132还可用作地。后金属层132和后过孔133中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。后金属层132和后过孔133可通过镀覆工艺形成。
半导体芯片120的连接焊盘120P可利用连接构件140延伸并重新分布。此外，连接构件140可将半导体芯片120和无源组件125彼此电连接。半导体芯片120的具有各种功能的几十至几百的连接焊盘120P可通过连接构件140重新分布，并可根据功能通过电连接结构170物理连接或电连接到外部。连接构件140可包括绝缘层141、设置在绝缘层141上的重新分布层142和贯穿绝缘层141并将重新分布层142彼此连接的过孔143。连接构件140可利用单层形成，或者可利用多层形成(例如，利用比附图中示出的层的数量多的层形成)。
绝缘层141中的每个的材料可以是绝缘材料。在这种情况下，也可使用诸如PID树脂的感光绝缘材料作为绝缘材料。也就是说，绝缘层141可以是感光绝缘层。当绝缘层141具有感光性质时，绝缘层141可形成为具有较小的厚度，并可更容易实现过孔143的精细节距。绝缘层141可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141形成为多层时，绝缘层141的材料可彼此相同，或者如果需要，绝缘层141的材料可以选择性地彼此不同。当使用多个绝缘层141时，绝缘层141可根据工艺彼此一体化，从而还可使它们之间的边界不明显。
重新分布层142可用于使连接焊盘120P大体上重新分布。重新分布层142可包括例如导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。重新分布层142可根据它们的相应层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、功率(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、功率(PWR)图案等之外的诸如数据信号等的各种信号图案。此外，重新分布层142可包括过孔焊盘、连接端子焊盘等。
过孔143可将形成在不同的层上的重新分布层142、连接焊盘120P等彼此电连接，从而重新配置半导体封装件100中的电路径。过孔143可包括例如导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。过孔143中的每个可使用导电材料完全填充，并可具有诸如锥形形状或圆柱形形状的各种形状。
连接构件140可包括设置在半导体芯片120的有效表面上的散热结构143B。散热结构143B可具有堆叠过孔的形式，但不限于此。散热结构143B可通过电连接结构170连接到主板，以有效地散发由半导体芯片120产生的热。
连接构件140可具有围绕重新分布层142的阻断结构143S。阻断结构143S可沿着连接构件140的边缘(例如，连接构件140的外周边缘)形成。阻断结构143S可具有堆叠过孔，但不限于此。阻断结构143S可连接到第三金属层115c，但不限于此。可通过阻断结构143S有效地阻断由重新分布层142产生的EMI或从外部设备引入到重新分布层142中的EMI。
钝化层150可保护连接构件140免受外部物理损坏或化学损坏。钝化层150可具有暴露连接构件140的重新分布层142的至少部分的开口。形成在钝化层150中的开口的数量可以是几十至几千个。钝化层150可包括绝缘树脂和无机填料，但通常可不包括玻璃纤维。例如，钝化层150可利用ABF形成，但不限于此。
凸块下金属层160可提高电连接结构170的连接可靠性，从而提高半导体封装件100的板级可靠性。凸块下金属层160可连接到连接构件140的通过钝化层150的开口暴露的重新分布层142。凸块下金属层160可使用诸如金属的导电材料通过金属化方法形成在钝化层150的开口中，但不限于此。
电连接结构170可另外构造为物理连接和/或电连接到半导体封装件100的外部。例如，半导体封装件100可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可利用诸如焊料等的导电材料形成。电连接结构170中的每个可以是焊盘(land)、球、引脚等。电连接结构170可形成为多层或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，电连接结构170不限于此。电连接结构170的数量、间隔、设置形式等不受具体限制。例如，电连接结构170可根据连接焊盘120P的数量以几十至几千的量设置，或者可以以几十至几千或更多的量设置，或者可以以几十至几千或更少的量设置。
电连接结构170中的至少一些可设置在扇出区域中。扇出区域指的是除了设置半导体芯片120的区域之外的区域(例如，半导体封装件100的与半导体封装件100中的半导体芯片120的位置不重叠的表面的区域)。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并可促进3D互联。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度。
保护层155可保护后金属层132免受外部物理损坏或化学损坏。保护层155可包括包含绝缘树脂和无机填料的钝化层，但可不包括玻璃纤维。例如，保护层155可利用ABF形成，但不限于此。
将在下文中描述本示例性实施例中使用的可在支撑构件110中实现的EBG结构ES的各种示例。
图14是示出根据本公开的示例性实施例的可在半导体封装件中使用的构成EBG结构的EBG单元的示例的透视图，图15是图14的EBG单元的等效电路图。
参照图14，根据本示例性实施例的EBG单元280A可以是缝合过孔型EBG单元，并可包括：第一导体图案210a，设置在第一水平面上；一对第二导体图案230a-1和230a-2，设置在与第一水平面不同的第二水平面上；以及缝合过孔部240a。缝合过孔部240a可穿过设置有第一导体图案210a的平面连接到一对第二导体图案230a-1和230a-2，并可与第一导体图案210a电断开。
图14中示出的EBG单元可用作阻断特定频带中的信号的电磁带隙结构。详细地，介电层220a可插设在第一导体图案210a和一对第二导体图案230a-1和230a-2之间。因此，可在第一导体图案210a和一对第二导体图案230a-1和230a-2之间以及彼此相邻的一对第二导体图案230a-1和230a-2之间存在电容组件。这里，介电层220a可以是构成支撑构件110的绝缘层。
此外，在缝合过孔部240a中，还可在彼此相邻的一对第二导体图案230a-1和230a-2之间存在通过第一过孔241a、连接图案243a和第二过孔242a形成的电感组件。在这种情况下，电容组件的值可因诸如第一导体图案210a和一对第二导体图案230a-1和230a-2之间的间隔以及彼此相邻的一对第二导体图案230a-1和230a-2之间的间隔、构成介电层220a的介电材料的介电常数、导体图案的尺寸、形状和面积等的因素而改变。电感组件的值还可因第一过孔241a、第二过孔242a和连接图案243a的诸如形状、长度、厚度、宽度、截面面积等的因素而改变。
因此，当合适地调整并设计上述各种因素时，图14中示出的结构可用作用于去除并阻断目标频带中的特定信号或特定噪声的EBG单元。也就是说，图14中示出的结构可用作带阻滤波器。
例如，在图9至图13中示出的半导体封装件中，第一导体图案210a可设置在支撑构件110的第一水平面(例如，下表面)上，一对第二导体图案230a-1和230a-2可设置在支撑构件110的第二水平面(例如，上表面)上。缝合过孔部240a可以是贯穿支撑构件110的过孔。
将在下文中参照图15的等效电路图描述这样的作用。
参照图15，电感组件L1可对应于第一过孔241a，电感组件L2可对应于第二过孔242a，电感组件L3可对应于连接图案243a。C1可以是通过一对第二导体图案230a-1和230a-2以及它们之间的任意其他介电层形成的电容组件，C2和C3可以是通过设置在与其上设置有连接图案243a的水平面相同的水平面上的第一导体图案210a以及设置有连接图案243a的水平面上方的水平面上的任意其他介电层分别与第二导体图案230a-1和第二导体图案230a-2形成的电容组件。
根据这样的等效电路图，图14的EBG单元280A可用作阻断特定频带中的信号的带阻滤波器。也就是说，如图15中所示，低频频带中的信号(见参考标号(x))和高频频带中的信号(见参考标号(y))可穿过电磁带隙结构，并可通过EBG单元阻断低频频带和高频频带之间的特定频带中的信号(见参考标号(z1)、(z2)、(z3))。
EBG结构的其他示例可包括共面型EBG 280B(两层结构的示例)和蘑菇型EBG 280C(三层结构的示例)。
根据本示例的共面型EBG 280B可具有以下结构：具有特定图案的多个(例如，四个)EBG单元重复地设置在将要用作电力层或接地层的任意一个金属层的整个的上方。
参照图16A，共面型EBG 280B可具有以下形式：设置在与其上设置有任意一个金属板210d的平面不同的平面上的多个金属板221d通过穿过特定部分(例如，相应的金属板的拐角的末端)的金属分支222d以桥接形式彼此连接。具有金属板221d和210d的平面可通过空间或层215d(例如，介电层)分开。
在这种情况下，具有宽的区域的金属板221d可构成低阻抗区域，具有窄的区域的金属分支222d可构成高阻抗区域。因此，共面型EBG 280B可用作可通过低阻抗区域和高阻抗区域重复交替地形成的结构阻断特定频带中的噪声的带阻滤波器。
与图14中示出的EBG单元280A相似，共面型EBG 280B可具有如下优点：电磁带隙可构造为两层结构，并且可在支撑构件110中实现电磁带隙。
参照图16B，蘑菇型EBG 280C可具有例如以下结构：具有蘑菇形状的多个(例如，四个)EBG单元插在将要用作电力层和接地层的两个金属层210c和220c之间。
蘑菇型EBG 280C可具有以下形式：金属板231c进一步形成在分别用作接地层和电力层中的任意一个和另一个的第一金属层210c和第二金属层220c之间，且通过过孔232c将第一金属层210c和金属板231c彼此连接的蘑菇型结构230c重复地设置。
在这种情况下，第一介电层215c可插设在第一金属层210c和金属板231c之间，第二介电层225c可插设在金属板231c和第二金属层220c之间。如上所述的蘑菇型EBG 280C可通过具有如下状态而用作一种带阻滤波器：通过第二金属层220c、第二介电层225c和金属板231c形成的电容组件与通过贯穿第一介电层215c以将第一金属层210c和金属板231c彼此连接的过孔232c形成的电感组件在第一金属层210c和第二金属层220c之间彼此串联连接(L-C串联连接)。
可用在根据本示例性实施例的半导体封装件中的支撑构件可具有各种结构，因此电磁带隙结构可具有各种阵列。
如在先前的示例性实施例中，设置有半导体芯片的第一通孔可大体上设置在中央处，多个第二通孔可布置为围绕第一通孔。此外，以这种形式，支撑构件可具有多种结构(见图17A至图17E)。然而，支撑构件不限于此。
各种示例性实施例中使用的所有支撑构件110通常可包括：外侧壁结构110A，限定支撑构件110的轮廓；第一内侧壁结构110B’，围绕第一通孔110HA；以及第二内侧壁结构110B”，从第一内侧壁结构110B’连接到外侧壁结构110A。第二内侧壁结构110B”可不同地限定第二通孔110HB的尺寸和形状。具有多种结构的支撑构件可具有各种阵列的电磁带隙(EBG)结构。
图17A至图17E是示出根据示例性实施例的半导体封装件的支撑构件的各种示例的平面图。
参照图17A，支撑构件110可具有大体上设置在中央处的第一通孔110HA以及两个第二通孔110HB。两个第二通孔110HB可设置在第一通孔110HA的上方和下方，并可形成具有相同尺寸和形状的两个第二内侧壁结构110B”。第一金属层115a可形成在将要安装无源组件的第二通孔110HB的内表面上，金属层可不形成在第一通孔110HA的内表面上。这里，两个电磁带隙结构ES可分别设置在外侧壁结构110A的连接到(例如，相邻于或者接近于)第二内侧壁结构110B”的两个区域中。
参照图17B，支撑构件110可具有大体上设置在中央处的第一通孔110HA以及四个第二通孔110HB。四个第二通孔110HB可设置在第一通孔110HA的各个拐角处，并可形成具有相同尺寸和形状的四个第二内侧壁结构110B”。第一金属层115a可形成在将要安装无源组件的第二通孔110HB的内表面上，金属层可不形成在第一通孔110HA的内表面上。这里，四个电磁带隙结构ES可分别设置在外侧壁结构110A的连接到第二内侧壁结构110B”的四个区域中。
参照图17C，支撑构件110可具有大体上设置在中央处的第一通孔110HA以及两个第二通孔110HB。两个第二通孔110HB可设置在第一通孔110HA的上方和下方，并可形成具有不同尺寸和不同形状的两个第二内侧壁结构110B”。第一金属层115a可形成在将要安装无源组件的第二通孔110HB的内表面上，金属层可不形成在第一通孔110HA的内表面上。与先前的示例不同，本示例中引入的电磁带隙结构ES可分别设置在第二内侧壁结构110B”的连接到第一内侧壁结构110B’的两个区域中。
参照图17D，支撑构件110可具有大体上设置在中央处的第一通孔110HA以及两个第二通孔110HB。两个第二通孔110HB可设置在第一通孔110HA的上方和下方，并可形成在对角线方向上具有对称结构的两个第二内侧壁结构110B”。第一金属层115a可形成在将要安装无源组件的第二通孔110HB的内表面上，金属层可不形成在第一通孔110HA的内表面上。
与图17A和图17B中示出的示例类似，两个第一电磁带隙结构ES1可分别设置在外侧壁结构110A的连接到第二内侧壁结构110B”的两个区域中。同时，与图17C中示出的示例相同，两个第二电磁带隙结构ES2可分别设置在第二内侧壁结构110B”的连接到第一内侧壁结构110B’的两个区域中。在本示例中，可使用第一电磁带隙结构ES1和第二电磁带隙结构ES2的双电磁波吸收结构进一步提高电磁波吸收作用。
参照图17E，支撑构件110可具有大体上设置在中央处的第一通孔110HA以及四个第二通孔110HB。四个第二通孔110HB可设置为关于第一通孔110HA的中心对称，并可形成关于第一通孔110HA的中心彼此对称并具有相同的形状的两个第二内侧壁结构110B”和关于第一通孔110HA的中心彼此对称并具有相同形状的另外两个第二内侧壁结构110B”。第一金属层115a可形成在将要安装无源组件的第二通孔110HB的内表面上，金属层可不形成在第一通孔110HA的内表面上。
与先前示例相似，四个第一电磁带隙结构ES 1可分别设置在外侧壁结构110A的连接到第二内侧壁结构110B”的四个区域中，四个第二电磁带隙结构ES2可分别设置在第二内侧壁结构110B”的连接到第一内侧壁结构110B’的四个区域中。此外，在本示例中，可使用第一电磁波带隙结构ES1和第二电磁波带隙结构ES2的双电磁波吸收结构进一步提高电磁波吸收作用。
如上所述，根据示例性实施例，半导体封装件通过使用电磁带隙结构(为形成在支撑构件的区域(即，侧壁结构)中的EMI吸收结构)以改进可能难以应用EMI阻断结构的EMI脆弱区域(例如，围绕半导体芯片的区域)来提供显著减小的EMI噪声。
可在本示例性实施例中使用的电磁带隙结构可使用支撑构件的导体图案容易地形成在期望位置处。
虽然上面已经示出并且描述了示例性实施例，但是对本领域技术人员将显而易见的是，在不脱离由所附的权利要求限定的本发明的范围的情况下，可做出修改和变形。

Claims (23)

1.一种半导体封装件，包括：
连接构件，具有彼此背对的第一表面和第二表面，并包括重新分布层；
支撑构件，设置在所述连接构件的所述第一表面上，具有彼此分开的第一通孔和第二通孔，并具有至少设置在所述第二通孔的内表面上而不设置在第一通孔的内表面上的阻断层；
半导体芯片，设置在所述第一通孔中，并具有连接到所述重新分布层的连接焊盘；
至少一个无源组件，设置在所述第二通孔中，并具有连接到所述重新分布层的连接端子；
包封件，包封位于所述第一通孔中的所述半导体芯片和位于所述第二通孔中的所述至少一个无源组件；以及
电磁带隙结构，嵌在所述支撑构件中，
其中，所述支撑构件包括：外侧壁结构，限定所述支撑构件的轮廓；以及内侧壁结构，从所述外侧壁结构延伸到内部空间，并将所述内部空间划分为所述第一通孔和所述第二通孔，并且
其中，所述电磁带隙结构设置在所述外侧壁结构的连接到所述内侧壁结构的区域中。
2.根据权利要求1所述的半导体封装件，其中，所述支撑构件包括多个所述第二通孔，并且
多个所述第二通孔围绕所述第一通孔。
3.根据权利要求2所述的半导体封装件，其中，所述内侧壁结构包括：
第一内侧壁结构，围绕所述第一通孔；以及
第二内侧壁结构，将所述第一内侧壁结构和所述外侧壁结构彼此连接。
4.根据权利要求3所述的半导体封装件，所述半导体封装件还包括附加电磁带隙结构，所述附加电磁带隙结构设置在所述第二内侧壁结构的连接到所述第一内侧壁结构的区域中。
5.根据权利要求3所述的半导体封装件，其中，所述电磁带隙结构设置在所述外侧壁结构的连接到所述第二内侧壁结构的区域中。
6.根据权利要求1所述的半导体封装件，其中，所述电磁带隙结构包括多个电磁带隙单元的阵列。
7.根据权利要求6所述的半导体封装件，其中，所述多个电磁带隙单元中的每个包括形成在所述支撑构件中并具有两层结构的导体图案。
8.根据权利要求7所述的半导体封装件，其中，所述多个电磁带隙单元中的至少一个包括：
第一导体图案，设置在所述支撑构件的第一水平面上；
一对第二导体图案，设置在所述支撑构件的第二水平面上；以及
多个过孔，设置在所述第一水平面和所述第二水平面之间，以连接到所述一对第二导体图案并与所述第一导体图案断开。
9.根据权利要求6所述的半导体封装件，其中，所述多个电磁带隙单元中的每个包括：第一导体图案，设置在所述支撑构件的下表面上；第二导体图案，设置在所述支撑构件的上表面上；以及第三导体图案，设置在所述支撑构件中。
10.根据权利要求1所述的半导体封装件，其中，所述阻断层包括：第一金属层，设置在所述第二通孔的所述内表面上；以及第二金属层和第三金属层，连接到所述第一金属层并分别设置在所述支撑构件的上表面和下表面上。
11.根据权利要求1所述的半导体封装件，其中，所述连接构件包括连接到所述阻断层的第三金属层的第一堆叠过孔。
12.根据权利要求1所述的半导体封装件，其中，所述连接构件包括设置在与所述半导体芯片对应的区域中的第二堆叠过孔。
13.根据权利要求1所述的半导体封装件，所述半导体封装件还包括设置在所述支撑构件的上表面上并连接到所述阻断层的第二金属层的金属板。
14.一种半导体封装件，包括：
连接构件，具有彼此背对的第一表面和第二表面，并包括重新分布层；
支撑构件，设置在所述连接构件的所述第一表面上并具有第一通孔和多个第二通孔；
电磁波阻断层，设置在所述多个第二通孔的内表面上且不设置在所述第一通孔的内表面上；
半导体芯片，设置在所述第一通孔中并具有连接到所述重新分布层的连接焊盘；以及
多个无源组件，设置在所述多个第二通孔中并具有连接到所述重新分布层的连接端子，
其中，所述支撑构件包括：外侧壁结构，限定所述支撑构件的轮廓；第一内侧壁结构，围绕所述第一通孔；以及第二内侧壁结构，连接在所述第一内侧壁结构和所述外侧壁结构之间，并且
在所述外侧壁结构的与所述第二内侧壁结构相邻的区域中还设置有电磁带隙结构。
15.根据权利要求14所述的半导体封装件，其中，所述支撑构件包括连接在所述第一内侧壁结构和所述外侧壁结构之间的多个所述第二内侧壁结构，并且
多个电磁带隙结构分别设置在所述外侧壁结构的与所述多个第二内侧壁结构中的相应的所述第二内侧壁结构相邻的相应的区域中。
16.根据权利要求14所述的半导体封装件，其中，所述支撑构件包括连接在所述第一内侧壁结构和所述外侧壁结构之间的多个所述第二内侧壁结构，并且
多个附加电磁带隙结构分别设置在所述多个第二内侧壁结构中的相应的第二内侧壁结构中。
17.根据权利要求14所述的半导体封装件，所述半导体封装件还包括设置在所述支撑构件的背离所述连接构件的表面上并连接到所述电磁波阻断层的后金属层。
18.根据权利要求14所述的半导体封装件，其中，所述电磁波阻断层电连接到所述重新分布层的过孔。
19.一种半导体封装件，包括：
连接构件，具有彼此背对的第一表面和第二表面，并包括重新分布层；以及
支撑构件，设置在所述连接构件的所述第一表面上，所述支撑构件具有位于所述连接构件的所述第一表面上的第一表面并且具有与所述第一表面背对的第二表面，所述支撑构件具有从所述支撑构件的所述第一表面延伸到所述第二表面的多个通孔，并且所述多个通孔包括与所述支撑构件的侧表面分开的第一通孔以及设置在所述第一通孔和所述支撑构件的每个侧表面之间的至少一个第二通孔，
其中，导电金属层设置在所述至少一个第二通孔的内表面上，
其中，所述支撑构件包括：外侧壁结构，限定所述支撑构件的轮廓；以及内侧壁结构，划分出所述第一通孔和所述至少一个第二通孔，所述内侧壁结构的一部分延伸到所述外侧壁结构，并且
其中，所述半导体封装件还包括电磁带隙结构，所述电磁带隙结构在与所述内侧壁结构的延伸到所述外侧壁结构的所述一部分相邻的位置处嵌在所述外侧壁结构中。
20.根据权利要求19所述的半导体封装件，其中，所述连接构件的所述重新分布层提供所述第一通孔和所述至少一个第二通孔之间的电连接以及所述第一通孔和所述连接构件的所述第二表面之间的电连接。
21.根据权利要求19所述的半导体封装件，其中，所述第一通孔的内表面没有任何导电金属层。
22.根据权利要求19所述的半导体封装件，所述半导体封装件还包括嵌在所述内侧壁结构中的附加电磁带隙结构。
23.根据权利要求19或22所述的半导体封装件，其中，所述电磁带隙结构包括形成在所述支撑构件中并具有两层结构的导体图案，过孔设置在所述两层结构中的层之间。
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