KR20220027537A - 팬-아웃 타입 반도체 패키지 - Google Patents

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KR20220027537A
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shielding pattern
rdl
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semiconductor chip
rdl structure
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강명삼
고영찬
김정석
조봉주
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삼성전자주식회사
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Abstract

팬-아웃 타입 반도체 패키지는 프레임, 반도체 칩, 하부 RDL 구조물, 상부 RDL 구조물 및 차폐 패턴을 포함할 수 있다. 상기 프레임은 캐비티 및 상기 캐비티를 둘러싸는 중간 RDL 구조물을 포함할 수 있다. 상기 반도체 칩은 상기 캐비티 내에 배치될 수 있다. 상기 하부 RDL 구조물은 상기 프레임의 하부에 배치되어 상기 반도체 칩과 상기 중간 RDL 구조물에 전기적으로 연결될 수 있다. 상기 상부 RDL 구조물은 상기 프레임의 상부에 배치되어 상기 중간 RDL 구조물에 전기적으로 연결될 수 있다. 상기 차폐 패턴은 상기 반도체 칩의 면들 중에서 적어도 하나의 면을 둘러싸도록 배치되어, 상기 반도체 칩을 전자파 간섭(Electro Magnetic Interference : EMI)으로부터 차폐할 수 있다. 따라서, 반도체 칩이 EMI에 의해서 오동작하는 것을 방지할 수 있다.

Description

팬-아웃 타입 반도체 패키지{FAN-OUT TYPE PACKAGE SUBSTRATE}
본 발명은 팬-아웃 타입 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 재배선층을 포함하는 팬-아웃 타입 반도체 패키지에 관한 것이다.
일반적으로, 팬-아웃 타입 반도체 패키지는 캐비티와 중간 (redistribution layer : RDL) 구조물을 포함하는 프레임, 캐비티 내에 배치된 반도체 칩, 프레임의 하부에 배치된 하부 RDL 구조물, 및 프레임의 상부에 배치된 상부 RDL 구조물을 포함할 수 있다.
관련 기술들에 따르면, 팬-아웃 타입 반도체 패키지는 반도체 칩을 전자파 간섭(Electro Magnetic Interference : EMI)으로부터 차폐할 구조물을 갖고 있지 않을 수 있다. 이로 인하여, 반도체 칩이 EMI에 의해서 오동작을 일으킬 수 있다.
본 발명은 반도체 칩을 EMI로부터 차폐할 수 있는 팬-아웃 타입 반도체 패키지를 제공한다.
본 발명의 일 견지에 따른 팬-아웃 타입 반도체 패키지는 프레임, 반도체 칩, 하부 RDL 구조물, 상부 RDL 구조물, 상부 차폐 패턴, 하부 차폐 패턴 및 측부 차폐 패턴을 포함할 수 있다. 상기 프레임은 캐비티 및 상기 캐비티를 둘러싸는 중간 RDL 구조물을 포함할 수 있다. 상기 반도체 칩은 상기 캐비티 내에 배치될 수 있다. 상기 하부 RDL 구조물은 상기 프레임의 하부에 배치되어 상기 반도체 칩과 상기 중간 RDL 구조물에 전기적으로 연결될 수 있다. 상기 상부 RDL 구조물은 상기 프레임의 상부에 배치되어 상기 중간 RDL 구조물에 전기적으로 연결될 수 있다. 상기 상부 차폐 패턴은 상기 상부 RDL 구조물 내에 배치되어, 상기 반도체 칩의 상부를 전자파 간섭(Electro Magnetic Interference : EMI)으로부터 차폐할 수 있다. 상기 하부 차폐 패턴은 상기 하부 RDL 구조물 내에 배치되어, 상기 반도체 칩의 하부를 상기 EMI로부터 차폐할 수 있다. 상기 측부 차폐 패턴은 상기 중간 RDL 구조물 내에 배치되어, 상기 반도체 칩의 측부를 상기 EMI로부터 차폐할 수 있다. 상기 상부 차폐 패턴과 상기 하부 차폐 패턴은 5μm 이상의 두께를 가질 수 있다. 상기 측부 차폐 패턴은 5μm 이상의 폭을 가질 수 있다.
본 발명의 다른 견지에 따른 팬-아웃 타입 반도체 패키지는 프레임, 반도체 칩, 하부 RDL 구조물, 상부 RDL 구조물, 상부 차폐 패턴, 하부 차폐 패턴 및 측부 차폐 패턴을 포함할 수 있다. 상기 프레임은 캐비티 및 상기 캐비티를 둘러싸는 중간 RDL 구조물을 포함할 수 있다. 상기 반도체 칩은 상기 캐비티 내에 배치될 수 있다. 상기 하부 RDL 구조물은 상기 프레임의 하부에 배치되어 상기 반도체 칩과 상기 중간 RDL 구조물에 전기적으로 연결될 수 있다. 상기 상부 RDL 구조물은 상기 프레임의 상부에 배치되어 상기 중간 RDL 구조물에 전기적으로 연결될 수 있다. 상기 상부 차폐 패턴은 상기 상부 RDL 구조물 내에 배치되어, 상기 반도체 칩의 상부를 전자파 간섭(Electro Magnetic Interference : EMI)으로부터 차폐할 수 있다. 상기 하부 차폐 패턴은 상기 하부 RDL 구조물 내에 배치되어, 상기 반도체 칩의 하부를 상기 EMI로부터 차폐할 수 있다. 상기 측부 차폐 패턴은 상기 중간 RDL 구조물 내에 배치되어, 상기 반도체 칩의 측부를 상기 EMI로부터 차폐할 수 있다.
본 발명의 또 다른 견지에 따른 팬-아웃 타입 반도체 패키지는 프레임, 반도체 칩, 하부 RDL 구조물, 상부 RDL 구조물 및 차폐 패턴을 포함할 수 있다. 상기 프레임은 캐비티 및 상기 캐비티를 둘러싸는 중간 RDL 구조물을 포함할 수 있다. 상기 반도체 칩은 상기 캐비티 내에 배치될 수 있다. 상기 하부 RDL 구조물은 상기 프레임의 하부에 배치되어 상기 반도체 칩과 상기 중간 RDL 구조물에 전기적으로 연결될 수 있다. 상기 상부 RDL 구조물은 상기 프레임의 상부에 배치되어 상기 중간 RDL 구조물에 전기적으로 연결될 수 있다. 상기 차폐 패턴은 상기 반도체 칩의 면들 중에서 적어도 하나의 면을 둘러싸도록 배치되어, 상기 반도체 칩을 전자파 간섭(Electro Magnetic Interference : EMI)으로부터 차폐할 수 있다.
상기된 본 발명에 따르면, 차폐 패턴이 반도체 칩의 면들 중에서 적어도 하나를 둘러싸도록 배치되어, 반도체 칩의 적어도 한 면을 EMI로부터 차폐할 수 있다. 특히, 차폐 패턴은 반도체 칩의 상부를 차폐하는 상부 차폐 패턴, 반도체 칩의 하부를 차폐하는 하부 차폐 패턴, 및 반도체 칩의 측부를 차폐하는 측부 차폐 패턴을 포함함으로써, 반도체 칩의 전체 면들이 EMI로부터 차폐될 수 있다. 따라서, 반도체 칩이 EMI에 의해서 오동작하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 팬-아웃 타입 반도체 패키지를 나타낸 단면도이다.
도 2 및 도 3은 도 1에 도시된 팬-아웃 타입 반도체 패키지의 측부 차폐 패턴들을 확대해서 나타낸 사시도들이다.
도 4 내지 도 6은 도 1에 도시된 팬-아웃 타입 반도체 패키지의 상부 차폐 패턴들을 확대해서 나타낸 사시도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 팬-아웃 타입 반도체 패키지를 나타낸 단면도이다.
도 8은 도 7에 도시된 팬-아웃 타입 반도체 패키지의 측부 차폐 패턴을 확대해서 나타낸 사시도이다.
도 9는 도 8에 도시된 측부 차폐 패턴이 도 7에 도시된 팬-아웃 타입 반도체 패키지 내에 배치된 구조를 나타낸 단면도이다.
도 10은 도 7에 도시된 팬-아웃 타입 반도체 패키지의 측부 차폐 패턴을 확대해서 나타낸 사시도이다.
도 11은 도 10에 도시된 측부 차폐 패턴이 도 7에 도시된 팬-아웃 타입 반도체 패키지 내에 배치된 구조를 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 팬-아웃 타입 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 팬-아웃 타입 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 팬-아웃 타입 반도체 패키지는 프레임(frame)(100), 반도체 칩(semiconductor chip)(200), 하부 재배선(RDL) 구조물, 상부 RDL 구조물(400) 및 차폐 패턴(shielding pattern)(500)을 포함할 수 있다.
프레임(100)은 절연 기판(insulation substrate)(110) 및 중간 RDL 구조물(130)을 포함할 수 있다. 절연 기판(110)은 캐비티(cavity)(112)를 가질 수 있다. 캐비티(112)는 절연 기판(110)의 중앙부에 수직 방향을 따라 관통 형성될 수 있다. 중간 RDL 구조물(130)은 절연 기판(110) 내에 형성될 수 있다.
절연 기판(110)은 적층된 복수개의 중간 절연막(114)들을 포함할 수 있다. 본 실시예에서, 절연 기판(110)은 적층된 제 1 및 제 2 중간 절연막들을 포함할 수 있다. 제 1 중간 절연막은 제 1 중간 절연막을 수직으로 관통하는 오프닝(opening)을 가질 수 있다. 제 2 중간 절연막은 제 1 중간 절연막의 상부면에 형성될 수 있다. 제 2 중간 절연막은 제 2 중간 절연막을 수직으로 관통하는 오프닝을 가질 수 있다. 제 1 및 제 2 중간 절연막들은 감광성 절연막(Photo Imageable Dielectric : PID)를 포함할 수 있다. 그러나, 제 1 및 제 2 중간 절연막들은 PID 이외에 다른 절연 물질들을 포함할 수도 있다. 또한, 제 1 및 제 2 중간 절연막들은 실질적으로 동일한 두께를 가지거나 또는 서로 다른 두께들을 가질 수 있다.
중간 RDL 구조물(130)은 중간 절연막(114)들 사이에 배치된 복수개의 중간 RDL(120)들을 포함할 수 있다. 본 실시예에서, 중간 RDL 구조물(130)은 제 1 중간 RDL 및 제 2 중간 RDL을 포함할 수 있다. 제 1 중간 RDL은 제 1 중간 절연막의 하부면에 형성될 수 있다. 제 2 중간 RDL은 제 1 중간 절연막의 상부면에 형성될 수 있다. 제 1 중간 절연막의 오프닝은 제 1 컨택(contact)으로 채워질 수 있다. 따라서, 제 1 중간 RDL과 제 2 중간 RDL은 제 1 컨택을 매개로 전기적으로 연결될 수 있다. 제 2 중간 절연막의 오프닝은 제 2 컨택으로 채워질 수 있다. 제 2 컨택은 제 2 중간 RDL에 전기적으로 연결될 수 있다. 제 2 컨택의 상부면이 위를 향해 노출될 수 있다.
다른 실시예로서, 절연 기판(110)은 단일 절연막으로 이루어질 수도 있다. 이러한 경우, 단일층으로 이루어진 중간 RDL(120)이 단일 절연 기판(110)의 상부면을 통해 노출될 수 있다. 또한, 절연 기판(110)은 적어도 3층 이상의 절연막들로 이루어질 수도 있다.
반도체 칩(200)은 절연 기판(110)의 캐비티(112) 내에 배치될 수 있다. 반도체 칩(200)은 복수개의 패드(pad)들을 포함할 수 있다. 패드들은 반도체 칩(200)의 하부면에 배열될 수 있다.
몰딩 부재(molding member)(210)는 반도체 칩(200)을 몰딩할 수 있다. 본 실시예에서, 몰딩 부재(210)는 절연 기판(110)의 상부면에 형성되어, 반도체 칩(200)과 캐비티(112)의 내측면 사이를 채울 수 있다.
하부 RDL 구조물(300)은 프레임(100)의 하부에 배치될 수 있다. 하부 RDL 구조물(300)은 적층된 복수개의 하부 절연막(310)들 및 복수개의 하부 RDL(320)들을 포함할 수 있다.
본 실시예에서, 하부 절연막(310)들은 제 1 하부 절연막, 제 2 하부 절연막, 제 3 하부 절연막 및 제 4 하부 절연막을 포함할 수 있다. 제 1 하부 절연막, 제 2 하부 절연막, 제 3 하부 절연막 및 제 4 하부 절연막은 PID를 포함할 수 있다. 그러나, 제 1 하부 절연막, 제 2 하부 절연막, 제 3 하부 절연막 및 제 4 하부 절연막은 PID 이외에 다른 절연 물질들을 포함할 수도 있다. 제 1 하부 절연막, 제 2 하부 절연막, 제 3 하부 절연막 및 제 4 하부 절연막은 실질적으로 동일한 두께를 가지거나 또는 서로 다른 두께들을 가질 수 있다.
하부 RDL(320)들은 하부 절연막(310)들 사이에 배치될 수 있다. 본 실시예에서, 하부 RDL(320)들은 제 1 하부 RDL, 제 2 하부 RDL 및 제 3 하부 RDL을 포함할 수 있다. 제 1 하부 RDL, 제 2 하부 RDL 및 제 3 하부 RDL은 구리(copper), 알루미늄(aluminum) 등과 같은 금속 재질을 포함할 수 있다. 그러나, 제 1 하부 RDL, 제 2 하부 RDL 및 제 3 하부 RDL의 재질은 특정 도전 물질로 국한되지 않을 수 있다. 또한, 제 1 하부 RDL, 제 2 하부 RDL 및 제 3 하부 RDL은 실질적으로 동일한 두께를 가지거나 또는 서로 다른 두께들을 가질 수도 있다.
다른 실시예로서, 하부 RDL 구조물(300)은 적층된 3개 또는 5개 이상의 하부 절연막(310)들 및 이러한 하부 절연막(310)들 사이에 배치된 하부 RDL(320)들을 포함할 수도 있다.
제 1 하부 절연막은 복수개의 제 1 비아 홀(via hole)들을 가질 수 있다. 제 1 비아 홀들은 제 1 하부 절연막을 수직으로 관통하여 형성될 수 있다. 하부 솔더 레지스트 패턴(solder resist pattern)이 제 1 하부 절연막의 하부면에 형성될 수 있다. 솔더 볼(solder ball)과 같은 외부접속단자(external terminal)(150)들이 제 1 하부 절연막의 하부면에 실장될 수 있다.
제 1 하부 RDL은 제 1 하부 절연막의 상부면에 배치될 수 있다. 제 1 하부 RDL은 제 1 비아 홀들을 매립하는 제 1 비아 컨택들을 포함할 수 있다. 제 1 하부 RDL과 제 1 비아 컨택들은 제 1 하부 절연막의 상부면과 제 1 비아 홀들의 내면에 형성된 시드막에 대한 도금 공정을 통해 도전막을 형성한 이후, 도금막을 패터닝하여 형성될 수 있다. 제 1 비아 컨택들은 하부 레지스트 패턴을 통해서 노출될 수 있다. 외부접속단자(150)들은 노출된 제 1 비아 컨택(via contact)들에 전기적으로 연결될 수 있다. 언더 범프 메탈(under bump metal)(UBM)(155)이 외부접속단자(150)와 제 1 비아 컨택 사이에 개재될 수 있다.
제 2 하부 절연막은 제 1 하부 절연막의 상부면에 배치될 수 있다. 제 2 하부 절연막은 복수개의 제 2 비아 홀들을 가질 수 있다. 제 2 비아 홀들을 제 2 하부 절연막을 수직으로 관통 형성하여, 제 1 하부 RDL을 부분적으로 노출시킬 수 있다.
제 2 하부 RDL은 제 2 하부 절연막의 상부면에 배치될 수 있다. 제 2 하부 RDL은 제 2 비아 홀들을 매립하는 제 2 비아 컨택들을 포함할 수 있다. 제 2 하부 RDL과 제 2 비아 컨택들은 제 2 하부 절연막의 상부면과 제 2 비아 홀들의 내면에 형성된 시드막에 대한 도금 공정을 통해 도전막을 형성한 이후, 도금막을 패터닝하여 형성될 수 있다. 따라서, 제 1 하부 RDL과 제 2 하부 RDL은 제 2 비아 컨택들을 통해서 전기적으로 연결될 수 있다.
제 3 하부 절연막은 제 2 하부 절연막의 상부면에 배치될 수 있다. 제 3 하부 절연막은 복수개의 제 3 비아 홀들을 가질 수 있다. 제 3 비아 홀들을 제 3 하부 절연막을 수직으로 관통 형성하여, 제 2 하부 RDL을 부분적으로 노출시킬 수 있다.
제 3 하부 RDL은 제 3 하부 절연막의 상부면에 배치될 수 있다. 제 3 하부 RDL은 제 3 비아 홀들을 매립하는 제 3 비아 컨택들을 포함할 수 있다. 제 3 하부 RDL과 제 3 비아 컨택들은 제 3 하부 절연막의 상부면과 제 3 비아 홀들의 내면에 형성된 시드막에 대한 도금 공정을 통해 도전막을 형성한 이후, 도금막을 패터닝(patterning)하여 형성될 수 있다. 따라서, 제 2 하부 RDL과 제 3 하부 RDL은 제 3 비아 컨택들을 통해서 전기적으로 연결될 수 있다.
상부 RDL 구조물(400)은 프레임(100)의 상부에 배치될 수 있다. 상부 RDL 구조물(400)은 적층된 복수개의 상부 절연막(410)들 및 복수개의 상부 RDL(420)들을 포함할 수 있다.
상부 절연막(410)들은 몰딩 부재(210)의 상부면에 형성될 수 있다. 본 실시예에서, 상부 절연막(410)들은 PID를 포함할 수 있다. 그러나, 상부 절연막(410)들은 PID 이외에 다른 절연 물질들을 포함할 수도 있다.
상부 절연막(410)들은 제 1 상부 절연막 및 제 2 상부 절연막을 포함할 수 있다. 제 1 상부 절연막은 몰딩 부재(210)의 상부면에 형성될 수 있다. 제 1 상부 절연막은 중간 RDL(120), 구체적으로는 제 2 중간 RDL을 노출시키는 오프닝을 가질 수 있다.
상부 RDL(420)은 제 1 상부 절연막의 상부면에 형성되어, 오프닝을 매립시킬 수 있다. 따라서, 상부 RDL(420)은 중간 RDL(120), 구체적으로는 제 2 중간 RDL에 전기적으로 연결될 수 있다.
제 2 상부 절연막은 제 1 상부 절연막의 상부면에 형성될 수 있다. 제 2 상부 절연막은 상부 RDL(420)을 노출시키는 오프닝을 가질 수 있다.
차폐 패턴(500)은 반도체 칩(200)을 전자파 간섭(Electro Magnetic Interference : EMI)으로부터 보호할 수 있다. 즉, 차폐 패턴(500)은 반도체 칩(200)으로 전파되는 EMI를 차폐할 수 있다. 이를 위해서, 차폐 패턴(500)은 반도체 칩(200)의 면들 중에서 적어도 하나의 면을 둘러싸는 형상을 가질 수 있다. 차폐 패턴(500)은 팬-아웃 타입 반도체 패키지의 접지 단자에 전기적으로 연결될 수 있다. 차폐 패턴은 금속, 예를 들면 구리를 포함할 수 있다. 본 실시예에서, 차폐 패턴(500)은 측부 차폐 패턴(510), 상부 차폐 패턴(520) 및 하부 차폐 패턴(530)을 포함할 수 있다.
측부 차폐 패턴(510)은 반도체 칩(200)의 측면들을 둘러쌀 수 있다. 따라서, 측부 차폐 패턴(510)은 반도체 칩(200)의 측면들로 전파되는 EMI를 차폐할 수 있다. 이러한 EMI를 효과적으로 차폐할 수 있는 측부 차폐 패턴(510)의 폭(W)은 대략 5μm 이상일 수 있다. 그러나, 측부 차폐 패턴(510)의 폭(W)은 5μm 미만일 수도 있다.
측부 차폐 패턴(510)은 절연 기판(110)의 내부에 배치될 수 있다. 즉, 측부 차폐 패턴(510)은 중간 절연막(114)의 내부에 수직하게 배치될 수 있다. 특히, 측부 차폐 패턴(510)은 중간 RDL(120)의 외곽에 배치될 수 있다.
도 2 및 도 3은 도 1에 도시된 팬-아웃 타입 반도체 패키지의 측부 차폐 패턴의 실시예들을 나타낸 사시도들이다.
도 2를 참조하면, 측부 차폐 패턴(550)은 트렌치 비아(trench via) 형상을 가질 수 있다. 구체적으로, 측부 차폐 패턴(550)은 중간 절연막(114)에 형성된 트렌치를 매립하는 하부 패턴(552), 및 하부 패턴(552)의 상부면에 형성된 상부 패턴(554)을 포함할 수 있다. 이러한 형상의 측부 차폐 패턴(550) 복수개가 중간 절연막(114)의 수에 따라 적층될 수 있다.
하부 패턴(552)의 형상은 중간 절연막(114)에 형성되는 트렌치의 형상에 따라 결정될 수 있다. 본 실시예에서, 트렌치는 상단으로부터 하단으로 가면서 점진적으로 줄어드는 폭을 가지므로, 하부 패턴(552)은 대략 하단폭이 상단폭보다 좁은 사다리꼴 단면 형상을 가질 수 있다.
상부 패턴(554)은 대략 평판 형상을 가질 수 있다. 그러나, 상부 패턴(554)의 형상은 평판 형상 이외에 다른 여러 가지 형상들을 가질 수도 있다.
도 3을 참조하면, 측부 차폐 패턴(600)은 스티치 비아(stitch via) 형상을 가질 수 있다. 구체적으로, 스티치 비아 형상은 복수개의 아령(dumbbell) 형상(610)들이 연결부(620)에 의해 서로 연결된 구조일 수 있다.
하부 차폐 패턴(530)은 반도체 칩(200)의 하부를 둘러쌀 수 있다. 따라서, 하부 차폐 패턴(530)은 반도체 칩(200)의 하부면으로 전파되는 EMI를 차폐할 수 있다. 이러한 EMI를 효과적으로 차폐할 수 있는 하부 차폐 패턴(530)의 두께(T)는 대략 5μm 이상일 수 있다. 그러나, 하부 차폐 패턴(530)의 두께(T)은 5μm 미만일 수도 있다.
하부 차폐 패턴(530)은 하부 RDL 구조물(300)의 내부에 배치될 수 있다. 즉, 하부 차폐 패턴(530)은 하부 절연막(310)의 내부에 수평하게 배치될 수 있다. 특히, 하부 차폐 패턴(530)은 하부 절연막(310)들 중 최하부에 배치된 제 1 하부 절연막의 내부에 배치될 수 있다.
상부 차폐 패턴(520)은 반도체 칩(200)의 상부를 둘러쌀 수 있다. 따라서, 상부 차폐 패턴(520)은 반도체 칩(200)의 상부면으로 전파되는 EMI를 차폐할 수 있다. 이러한 EMI를 효과적으로 차폐할 수 있는 상부 차폐 패턴(520)의 두께(T)는 대략 5μm 이상일 수 있다. 그러나, 상부 차폐 패턴(520)의 두께(T)은 5μm 미만일 수도 있다.
상부 차폐 패턴(520)은 상부 RDL 구조물(400)의 내부에 배치될 수 있다. 즉, 상부 차폐 패턴(520)은 상부 절연막(410)의 내부에 수평하게 배치될 수 있다. 특히, 상부 차폐 패턴(520)은 상부 절연막(410)들 중 제 1 상부 절연막 내에 배치될 수 있다.
상부 차폐 패턴(520)과 하부 차폐 패턴(530)은 실질적으로 동일한 형상을 가질 수 있다. 이에 따라, 이하에서는 상부 차폐 패턴(520)이 가질 수 있는 여러 가지 형상들에 대해서 설명한다. 그러나, 다른 실시예로서, 상부 차폐 패턴(520)과 하부 차폐 패턴(530)은 서로 다른 형상들을 가질 수 있다.
도 4 내지 도 6은 도 1에 도시된 팬-아웃 타입 반도체 패키지의 상부 차폐 패턴들을 확대해서 나타낸 사시도들이다.
도 4를 참조하면, 상부 차폐 패턴(750)은 평판 형상을 가질 수 있다. 따라서, 평판형의 상부 차폐 패턴(750)은 반도체 칩(200)의 상부면 전체를 덮을 수 있다. 마찬가지로, 평판형의 하부 차폐 패턴(750)은 반도체 칩(200)의 하부면 전체를 덮을 수 있다.
도 5를 참조하면, 상부 차폐 패턴(700)은 바(bar)(710) 형상을 가질 수 있다. 특히, 바(710)는 평행하게 배열된 복수개로 이루어질 수 있다.
도 6을 참조하면, 상부 차폐 패턴(800)은 격자(grid) 형상을 가질 수 있다. 구체적으로, 상부 차폐 패턴(800)은 평행하게 배열된 복수개의 제 1 바(810)들 및 제 1 바(810)들 사이에 제 1 바(810)들의 연장 방향과 직교하는 방향을 따라 배치된 복수개의 제 2 바(820)들을 포함할 수 있다. 즉, 상부 차폐 패턴(800)은 복수개의 제 1 및 제 2 바(810, 820)들이 직교하는 방향으로 교차된 해치(hatch) 형상을 가질 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 팬-아웃 타입 반도체 패키지를 나타낸 단면도이고, 도 8은 도 7에 도시된 팬-아웃 타입 반도체 패키지의 측부 차폐 패턴을 확대해서 나타낸 사시도이며, 도 9는 도 8에 도시된 측부 차폐 패턴이 도 7에 도시된 팬-아웃 타입 반도체 패키지 내에 배치된 구조를 나타낸 단면도이다.
본 실시예에 따른 팬-아웃 타입 반도체 패키지는 측부 차폐 패턴의 형상을 제외하고는 도 1에 도시된 팬-아웃 타입 반도체 패키지의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 7 내지 도 9를 참조하면, 측부 차폐 패턴(850)은 평판 형상을 가질 수 있다. 측부 차폐 패턴(850)은 반도체 칩(200)의 4개의 측면들 모두를 둘러쌀 수 있으므로, 평판형의 측부 차폐 패턴(850)은 대략 직사각틀 형상을 가질 수 있다. 결과적으로, 평판형의 측부 차폐 패턴(850)은 반도체 칩(200)의 모든 측면들을 둘러싸는 벽 구조를 형성할 수 있다.
도 10은 도 7에 도시된 팬-아웃 타입 반도체 패키지의 측부 차폐 패턴을 확대해서 나타낸 사시도이며, 도 11은 도 10에 도시된 측부 차폐 패턴이 도 7에 도시된 팬-아웃 타입 반도체 패키지 내에 배치된 구조를 나타낸 단면도이다.
도 10 및 도 11을 참조하면, 측부 차폐 패턴(900)은 필라(pillar) 형상을 가질 수 있다. 특히, 측부 차폐 패턴(900)은 반도체 칩(200)의 측면들을 따라 배열된 복수개의 필라(910)들을 포함할 수 있다.
다른 실시예로서, 차폐 패턴은 상부 차폐 패턴, 하부 차폐 패턴 및 측부 차폐 패턴 중에서 하나 또는 두 개만을 포함할 수도 있다.
또한, 본 실시예에서, 측부 차폐 패턴(510), 상부 차폐 패턴(520) 및 하부 차폐 패턴(530)은 서로 전기적으로 연결될 수 있다. 이러한 경우, 측부 차폐 패턴(510), 상부 차폐 패턴(520) 및 하부 차폐 패턴(530) 중 어느 하나만이 접지 단자에 연결될 수 있다.
다른 실시예로서, 측부 차폐 패턴(510), 상부 차폐 패턴(520) 및 하부 차폐 패턴(530)은 서로 분리되어 있을 수도 있다. 이러한 경우, 측부 차폐 패턴(510), 상부 차폐 패턴(520) 및 하부 차폐 패턴(530) 각각이 접지 단자에 개별적으로 연결될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 팬-아웃 타입 반도체 패키지를 나타낸 단면도이다.
도 12를 참조하면, 본 실시예의 팬-아웃 타입 반도체 패키지는 도 1에 도시된 팬-아웃 타입 반도체 패키지 상에 적층된 제 2 반도체 패키지를 더 포함할 수 있다. 즉, 본 실시예의 팬-아웃 타입 반도체 패키지는 패키지-온-패키지(POP) 구조를 가질 수 있다.
제 2 반도체 패키지는 패키지 기판(1110), 제 2 반도체 칩(1120), 도전성 범프(bump)(1130)들, 언더필링층(underfilling)(1140) 및 몰딩 부재(1150)를 포함할 수 있다.
패키지 기판(1110)은 솔더 볼과 같은 도전성 범프(1160)들을 매개로 도 1에 도시된 팬-아웃 타입 반도체 패키지에 전기적으로 연결될 수 있다. 즉, 도전성 범프(1160)들은 도 1의 팬-아웃 타입 반도체 패키지의 상부 RDL(420)에 실장될 수 있다. 패키지 기판(1110)의 하부면이 도전성 범프(1160)들을 매개로 도 1의 팬-아웃 타입 반도체 패키지의 상부 RDL(420)에 전기적으로 연결될 수 있다.
패키지 기판(1110)은 복수개의 하부 패드(1114) 및 복수개의 상부 패드(1112)들을 포함할 수 있다. 하부 패드(1114)들은 패키지 기판(1110)의 하부면에 배치되어 도전성 범프(1160)들과 접촉할 수 있다. 상부 패드(1112)들은 패키지 기판(1110)의 상부면에 배치될 수 있다.
제 2 반도체 칩(1120)은 패키지 기판(1110)의 상부에 배치될 수 있다. 제 2 반도체 칩(1120)은 복수개의 패드(1122)들을 포함할 수 있다. 패드(1122)들은 제 2 반도체 칩(1120)의 하부면에 배치될 수 있다.
도전성 범프(1130)들은 패키지 기판(1110)과 제 2 반도체 칩(1120) 사이에 개재될 수 있다. 특히, 도전성 범프(1130)들은 패키지 기판(1110)의 상부 패드(1112)들과 제 2 반도체 칩(1120)의 패드(1122)들을 전기적으로 연결시킬 수 있다.
언더필링층(1140)은 패키지 기판(1110)과 제 2 반도체 칩(1120) 사이에 개재되어, 도전성 범프(1130)들을 둘러쌀 수 있다. 언더필링층(1140)은 에폭시 레진(epoxy resin)과 같은 절연 물질을 포함할 수 있다.
몰딩 부재(1150)는 패키지 기판(1110)의 상부면에 형성되어 제 2 반도체 칩(1120)을 덮을 수 있다. 몰딩 부재(1150)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
다른 실시예로서, 제 2 반도체 패키지는 도 7에 도시된 팬-아웃 타입 반도체 패키지 상에 적층될 수도 있다.
상기된 본 실시예들에 따르면, 차폐 패턴이 반도체 칩의 면들 중에서 적어도 하나를 둘러싸도록 배치되어, 반도체 칩의 적어도 한 면을 EMI로부터 차폐할 수 있다. 특히, 차폐 패턴은 반도체 칩의 상부를 차폐하는 상부 차폐 패턴, 반도체 칩의 하부를 차폐하는 하부 차폐 패턴, 및 반도체 칩의 측부를 차폐하는 측부 차폐 패턴을 포함함으로써, 반도체 칩의 전체 면들이 EMI로부터 차폐될 수 있다. 따라서, 반도체 칩이 EMI에 의해서 오동작하는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 ; 프레임 110 ; 절연 기판
112 ; 캐비티 114 ; 중간 절연막
120 ; 중간 RDL 130 ; 중간 RDL 구조물
200 ; 반도체 칩 210 ; 몰딩 부재
300 ; 하부 RDL 구조물 310 ; 하부 절연막
320 ; 하부 RDL 400 ; 상부 RDL 구조물
410 ; 상부 절연막 420 ; 상부 RDL
500 ; 차폐 패턴 510 ; 측부 차폐 패턴
520 ; 상부 차폐 패턴 530 ; 하부 차폐 패턴
550 ; 트렌치 비아형 측부 차폐 패턴
552 ; 하부 패턴 554 ; 상부 패턴
600 ; 스티치 비아형 측부 차폐 패턴
610 ; 아령 형상 620 ; 연결부
700 ; 바 형상 상부 차폐 패턴 710 ; 바
750 ; 평판형 상부 차폐 패턴 800 ; 격자형 상부 차폐 패턴
810 ; 제 1 바 820 ; 제 2 바
850 ; 평판형 측부 차폐 패턴 900 ; 필라형 측부 차폐 패턴
1110 ; 패키지 기판 1112 ; 상부 패드
1114 ; 하부 패드 1120 ; 제 2 반도체 칩
1122 ; 패드 1130 ; 도전성 범프
1140 ; 언더필링층 1150 ; 몰딩 부재
1160 ; 도전성 범프

Claims (10)

  1. 캐비티 및 상기 캐비티를 둘러싸는 중간 재배선(redistribution layer : RDL) 구조물을 포함하는 프레임;
    상기 캐비티 내에 배치된 반도체 칩;
    상기 프레임의 하부에 배치되어 상기 반도체 칩과 상기 중간 RDL 구조물에 전기적으로 연결된 하부 RDL 구조물;
    상기 프레임의 상부에 배치되어 상기 중간 RDL 구조물에 전기적으로 연결된 상부 RDL 구조물;
    상기 상부 RDL 구조물 내에 배치되어, 상기 반도체 칩의 상부를 전자파 간섭(Electro Magnetic Interference : EMI)으로부터 차폐하는 상부 차폐 패턴;
    상기 하부 RDL 구조물 내에 배치되어, 상기 반도체 칩의 하부를 상기 EMI로부터 차폐하는 하부 차폐 패턴; 및
    상기 중간 RDL 구조물 내에 배치되어, 상기 반도체 칩의 측부를 상기 EMI로부터 차폐하는 측부 차폐 패턴을 포함하고,
    상기 상부 차폐 패턴과 상기 하부 차폐 패턴은 5μm 이상의 두께를 갖고, 상기 측부 차폐 패턴은 5μm 이상의 폭을 갖는 팬-아웃 타입 반도체 패키지.
  2. 제 1 항에 있어서, 상기 상부 차폐 패턴과 상기 하부 차폐 패턴은 평판 형상, 바(bar) 형상 또는 격자(grid) 형상을 갖고, 상기 측부 차폐 패턴은 트렌치 비아(trench via) 형상, 스티치 비아(stitch via) 형상, 필라 형상 또는 평판 형상을 갖는 팬-아웃 타입 반도체 패키지.
  3. 제 1 항에 있어서, 상기 상부 차폐 패턴, 상기 하부 차폐 패턴 및 상기 측부 차폐 패턴은 전기적으로 서로 연결된 팬-아웃 타입 반도체 패키지.
  4. 제 1 항에 있어서, 상기 중간 RDL 구조물은
    중앙부에 상기 캐비티가 형성된 절연 기판; 및
    상기 절연 기판 내에 배치된 중간 RDL을 포함하고,
    상기 측부 차폐 패턴은 상기 절연 기판 내에 배치되어 상기 중간 RDL을 둘러싸는 팬-아웃 타입 반도체 패키지.
  5. 제 1 항에 있어서, 상기 하부 RDL 구조물은
    적층된 복수개의 하부 절연막들; 및
    상기 하부 절연막들 사이에 배치된 하부 RDL을 포함하고,
    상기 하부 차폐 패턴은 상기 하부 절연막들 중 어느 하나의 내부에 배치된 팬-아웃 타입 반도체 패키지.
  6. 제 1 항에 있어서, 상기 상부 RDL 구조물은
    적층된 복수개의 상부 절연막들; 및
    상기 상부 절연막들 사이에 배치된 상부 RDL을 포함하고,
    상기 상부 차폐 패턴은 상기 상부 절연막들 중 어느 하나의 내부에 배치된 팬-아웃 타입 반도체 패키지.
  7. 캐비티 및 상기 캐비티를 둘러싸는 중간 재배선(redistribution layer : RDL) 구조물을 포함하는 프레임;
    상기 캐비티 내에 배치된 반도체 칩;
    상기 프레임의 하부에 배치되어 상기 반도체 칩과 상기 중간 RDL 구조물에 전기적으로 연결된 하부 RDL 구조물;
    상기 프레임의 상부에 배치되어 상기 중간 RDL 구조물에 전기적으로 연결된 상부 RDL 구조물;
    상기 상부 RDL 구조물 내에 배치되어, 상기 반도체 칩의 상부를 전자파 간섭(Electro Magnetic Interference : EMI)으로부터 차폐하는 상부 차폐 패턴;
    상기 하부 RDL 구조물 내에 배치되어, 상기 반도체 칩의 하부를 상기 EMI로부터 차폐하는 하부 차폐 패턴; 및
    상기 중간 RDL 구조물 내에 배치되어, 상기 반도체 칩의 측부를 상기 EMI로부터 차폐하는 측부 차폐 패턴을 포함하는 팬-아웃 타입 반도체 패키지.
  8. 제 7 항에 있어서, 상기 중간 RDL 구조물은
    중앙부에 상기 캐비티가 형성된 절연 기판; 및
    상기 절연 기판 내에 배치된 중간 RDL을 포함하고,
    상기 측부 차폐 패턴은 상기 절연 기판 내에 배치되어 상기 중간 RDL을 둘러싸는 팬-아웃 타입 반도체 패키지.
  9. 제 7 항에 있어서, 상기 하부 RDL 구조물은
    적층된 복수개의 하부 절연막들; 및
    상기 하부 절연막들 사이에 배치된 하부 RDL을 포함하고,
    상기 하부 차폐 패턴은 상기 하부 절연막들 중 어느 하나의 내부에 배치된 팬-아웃 타입 반도체 패키지.
  10. 제 7 항에 있어서, 상기 상부 RDL 구조물은
    적층된 복수개의 상부 절연막들; 및
    상기 상부 절연막들 사이에 배치된 상부 RDL을 포함하고,
    상기 상부 차폐 패턴은 상기 상부 절연막들 중 어느 하나의 내부에 배치된 팬-아웃 타입 반도체 패키지.
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