KR20210104364A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20210104364A
KR20210104364A KR1020200019002A KR20200019002A KR20210104364A KR 20210104364 A KR20210104364 A KR 20210104364A KR 1020200019002 A KR1020200019002 A KR 1020200019002A KR 20200019002 A KR20200019002 A KR 20200019002A KR 20210104364 A KR20210104364 A KR 20210104364A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
disposed
redistribution
vertical connection
semiconductor
Prior art date
Application number
KR1020200019002A
Other languages
English (en)
Inventor
박용진
배성환
최원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200019002A priority Critical patent/KR20210104364A/ko
Priority to US17/019,616 priority patent/US11393795B2/en
Publication of KR20210104364A publication Critical patent/KR20210104364A/ko
Priority to US17/863,695 priority patent/US11881472B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48108—Connecting bonding areas at different heights the connector not being orthogonal to a side surface of the semiconductor or solid-state body, e.g. fanned-out connectors, radial layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H01L2224/49173—Radial fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명의 일 실시예는, 재배선 기판, 제1 및 제2 수직 연결 도체를 포함하며 관통홀을 갖는 프레임, 제1 및 제2 반도체 칩, 봉합재, 봉합재 상에 배치되는 제2 재배선 구조물, 제2 반도체 칩과 제2 수직 연결 도체를 전기적으로 연결하는 도전성 와이어 및 봉합재의 일부를 관통하여 제2 재배선 구조물과 제1 수직 연결 도체를 전기적으로 연결하는 수직 연결 비아를 포함하며, 제1 반도체 칩은 제1 재배선 구조물에 의해 제2 수직 연결 도체에 연결되는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근에 경박 단소화를 이루고자 하는 패키징(Packaging) 기술이 활발히 연구되고 있다. 서로 다른 반도체칩을 포함하는 반도체 패키지의 패키지 온 패키지(POP: Package on Package) 적용을 위해, 반도체 패키지 구조에서 백사이드 회로를 형성하는 것이 요구되고 있다. 그러나, 싱글(single) 다이(die) 패키지는 그 고성능화에 한계가 있고, 패키지 내에 멀티(multi) 다이를 나란하게 배치하거나 싱글 다이 패키지를 POP 결합하는 경우 패키지의 사이즈에 불리하다.
본 발명이 해결하고자 하는 과제 중 하나는, 패키지의 크기가 감소되면서 고성능화가 가능한 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 재배선 구조물을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며, 상기 제1 재배선 구조물에 전기적으로 연결되는 제1 및 제2 수직 연결 도체를 포함하며, 관통홀을 갖는 프레임, 상기 관통홀 내에 배치되며, 제1 접속 패드가 배치된 제1 활성면 및 상기 제1 활성면의 반대측인 제1 비활성면을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며, 제2 접속 패드가 배치된 제2 활성면 및 상기 제2 활성면의 반대측인 제2 비활성면을 갖는 제2 반도체 칩, 상기 재배선 기판 상에 배치되며, 상기 프레임, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 적어도 일부를 봉합하는 봉합재, 상기 봉합재 상에 배치되는 제2 재배선 구조물, 상기 제2 접속 패드와 상기 제2 수직 연결 도체를 전기적으로 연결하는 도전성 와이어 및 상기 봉합재의 일부를 관통하며 상기 제2 재배선 구조물과 상기 제1 수직 연결 도체를 전기적으로 연결하는 수직 연결 비아를 포함하며, 상기 제1 접속 패드는 상기 제1 재배선 구조물에 의해 상기 제2 수직 연결 도체에 연결되는 반도체 패키지를 제공할 수 있다.
또한, 제1 재배선 구조물을 포함하는 재배선 기판,상기 재배선 기판 상에 배치되며, 상기 제1 재배선 구조물에 각각 전기적으로 연결되는 제1 및 제2 수직 연결 도체를 포함하며, 관통홀을 갖는 프레임, 상기 관통홀 내에 배치되며, 상기 제1 재배선 구조물에 전기적으로 연결된 제1 접속 패드를 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상면에 배치되며, 도전성 와이어를 통해서 상기 제2 수직 연결 도체에 전기적으로 연결된 제2 접속 패드를 포함하는 제2 반도체 칩, 상기 프레임, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 적어도 일부를 봉합하는 봉합재 및 상기 봉합재 상에 배치되며, 상기 제1 수직 연결 도체에 전기적으로 연결되는 제2 재배선 구조물을 포함하며, 상기 제1 반도체 칩의 두께는 상기 제2 반도체 칩의 두께 보다 크고, 상기 제1 반도체 칩의 폭은 상기 제2 반도체 칩의 폭 보다 크고, 상기 제2 반도체 칩의 상면은 상기 프레임의 상면 보다 높은 레벨에 위치하는 반도체 패키지를 제공할 수 있다.
또한, 하부 반도체 패키지, 상기 하부 반도체 패키지 상의 상부 반도체 패키지 및상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 연결 범프를 포함하되, 상기 하부 반도체 패키지는, 제1 재배선 구조물을 포함하는 재배선 기판, 상기 재배선 기판 상에 배치되며, 상기 제1 재배선 구조물에 각각 전기적으로 연결되는 제1 및 제2 수직 연결 도체를 포함하며, 관통홀을 갖는 프레임, 상기 관통홀 내에 배치되며, 상기 제1 재배선 구조물에 전기적으로 연결된 제1 접속 패드를 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상면에 배치되며, 도전성 와이어를 통해서 상기 제2 수직 연결 도체에 전기적으로 연결된 제2 접속 패드를 포함하는 제2 반도체 칩, 상기 프레임, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 적어도 일부를 봉합하는 봉합재, 및 상기 봉합재 상에 배치되며, 상기 제1 수직 연결 도체에 전기적으로 연결되는 제2 재배선 구조물을 포함하며, 상기 상부 반도체 패키지는, 상기 제2 재배선 구조물과 전기적으로 연결된 재배선 패드들을 포함하는 재배선 부재, 상기 재배선 부재 상에 배치되며 상기 재배선 패드들과 전기적으로 연결된 제3 반도체 칩, 및 상기 제3 반도체 칩을 봉합하는 봉합부재를 포함하며, 상기 제1 반도체 칩의 두께는 상기 제2 반도체 칩의 두께 보다 크고, 상기 제1 반도체 칩의 폭은 상기 제2 반도체 칩의 폭 보다 크고, 상기 제2 반도체 칩의 상면은 상기 프레임의 상면 보다 높은 레벨에 위치하는 반도체 패키지를 제공할 수 있다.
본 발명의 실시예들에 따르면, 하나의 패키지 내에 서로 다른 방식에 의해 재배선층에 연결되는 복수의 반도체 칩을 배치함으로써, 패키지의 크기가 감소되면서 고성능화가 가능한 반도체 패키지를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 반도체 패키지에서 일부 구성요소을 나타낸 평면도이다.
도 3a 내지 도 3f는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9a 및 도 9b는 도 8의 'A' 영역의 일부 요소들을 나타낸 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 2는 도 1의 반도체 패키지(100A)에서 일부 구성요소을 나타낸 평면도이다. 도 2는 도 1의 반도체 패키지(100A)에서 제2 반도체 칩(132)과 제2 수직 연결 도체(120P2)의 연결 형태를 명확히 나타내기 위해서 제2 재배선 구조물, 봉합재 등을 생략하였다.
도 1 및 도 2를 참조하면, 반도체 패키지(100A)는 재배선 기판(110), 프레임(120), 제1 반도체 칩(131), 제2 반도체 칩(132), 봉합재(140), 제2 재배선 구조물(152), 도전성 와이어(W), 및 수직 연결 비아(153)를 포함할 수 있다.
재배선 기판(110)은 절연층(111), 절연층(111) 상에 배치되는 제1 재배선 구조물(또는 "제1 재배선층")(112), 및 절연층(111)을 관통하여 제1 재배선 구조물(112)과 제1 및 제2 수직 연결 도체(120P1, 120P2) 및 제1 반도체 칩(131)의 제1 접속 패드(131P)를 전기적으로 연결하는 재배선 비아들(113)를 포함할 수 있다. 재배선 기판(110)는 제1 및 제2 반도체 칩들(131, 132)의 접속 패드들(131P, 132P)을 팬-아웃 영역으로 재배선할 수 있으며, 연결 범프(180)를 통하여 접속 패드들(131P, 132P)을 외부에 물리적 및/또는 전기적으로 연결시킬 수 있다. 절연층(111), 제1 재배선 구조물(112), 및 재배선 비아들(113)의 개수는 도면에 도시된 것 보다 많을 수도 있고, 적을 수도 있다.
절연층(111)은 절연물질을 포함할 수 있다. 예를 들어, 상기 절연물질로는 감광성 절연물질(PID)이 사용될 수 있고, 이 경우 포토 비아를 통한 파인 피치의 구현이 가능할 수 있다. 절연층(111)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
제1 재배선 구조물(112)은 제1 반도체 칩(131)의 제1 접속 패드(131P)를 재배선하여 제1 및 제2 수직 연결 도체(120P1, 120P2) 및 연결 범프(180)와 전기적으로 연결시킬 수 있다. 예를 들어, 제1 재배선 구조물(112)은 제1 접속 패드(131P)와 제2 수직 연결 도체(120P2)를 전기적으로 연결하는 연결 패턴 부분(112i)을 포함할 수 있다. 제1 재배선 구조물(112)은 도면에서 도시되지 않은 영역을 경유하여 서로 연결될 수 있다. 따라서, 연결 패턴 부분(112i)과 같이 도면 상에서 직접 연결되지 않은 제1 재배선 구조물(112)을 통해서 제1 반도체 칩(131)의 제1 접속 패드(131P)는 제1 및 제2 수직 연결 도체(120P1, 120P2) 및 연결 범프(180)와 전기적으로 연결될 수 있다.
제1 재배선 구조물(112)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 재배선 구조물(112)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 제1 재배선 구조물(112)은 재배선 비아용 패드, 연결 범프용 패드를 포함할 수 있다. 제1 재배선 구조물(112)은 도금 공정으로 형성될 수 있으며, 시드층과 도체층을 포함할 수 있다.
재배선 비아들(113)은 서로 다른 층에 형성된 제1 재배선 구조물(112)을 전기적으로 연결하며, 또한 제1 반도체 칩(131)의 접속 패드(131P)와 제1 및 제2 수직 연결 도체(120P1, 120P2)를 제1 재배선 구조물(112)과 전기적으로 연결할 수 있다. 재배선 비아들(113)은 제1 반도체 칩(131)이 베어 다이인 경우 접속 전극(120P)과 물리적으로 접할 수 있다.
재배선 비아들(113)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 재배선 비아들(113)은 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 재배선 비아들(113)은 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 재배선 비아들(113)은 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
프레임(120)은 재배선 기판(110)의 상면에 직접 배치되며, 복수의 절연층(121a, 121b)과 복수의 절연층(121a, 121b)을 관통하여 전기적 연결 경로를 제공하는 제1 및 제2 수직 연결 도체(120P1, 120P2)를 포함하고, 복수의 절연층(121a, 121b)을 관통하고 제1 반도체 칩(131)을 수용하는 관통홀(120H)을 가질 수 있다.
예를 들어, 프레임(120)은 재배선 기판(110)의 상면에 배치되는 제1 절연층(121a) 및 제1 절연층(121a)의 상면에 배치되는 제2 절연층(121b)을 포함하고, 제1 수직 연결 도체(120P1)는 재배선 기판(110)의 상면과 접하며 제1 절연층(121a)에 매립된 제1 하부 배선층(122a1), 제1 절연층(121a)의 상면에 배치되며 제2 절연층(121b)에 매립된 제1 중간 배선층(122b1), 및 제2 절연층(121b)의 상면에 배치되는 제1 상부 배선층(122c1)을 포함하고, 제2 수직 연결 도체(120P2)는 재배선 기판(110)의 상면과 접하며 제1 절연층(121a)에 매립된 제2 하부 배선층(122a2), 제1 절연층(121a)의 상면에 배치되며 제2 절연층(121b)에 매립된 제2 중간 배선층(122b2), 및 제2 절연층(121b)의 상면에 배치되는 제2 상부 배선층(122c2)을 포함할 수 있다. 제1 하부 배선층(122a1)과 제1 중간 배선층(122b1)은 제1 하부 배선 비아(123a1)에 의해 전기적으로 연결되고, 제1 중간 배선층(122b1)과 제1 상부 배선층(122c1)은 제1 상부 배선 비아(123b1)에 의해 전기적으로 연결될 수 있다. 제2 하부 배선층(122a2)과 제2 중간 배선층(122b2)은 제2 하부 배선 비아(123a2)에 의해 전기적으로 연결되고, 제2 중간 배선층(122b2)과 제2 상부 배선층(122c2)은 제2 상부 배선 비아(123b2)에 의해 전기적으로 연결될 수 있다.
제1 수직 연결 도체(120P1)와 제2 수직 연결 도체(120P2)는 서로 이격될 수 있다. 예를 들어, 평면도 상에서 각각의 제1 및 제2 수직 연결 도체(120P1, 120P2)는 관통홀(120H)을 둘러싸도록 복수개가 배치되며, 복수개의 제2 수직 연결 도체(120P2)는 복수개의 제1 수직 연결 도체(120P1) 보다 관통홀(120H)에 가깝게 배치될 수 있다.
프레임(120)은 절연층(121a, 121b)의 구체적인 재료에 따라 패키지의 강성을 개선할 수 있으며, 봉합재(140)의 두께 균일성을 확보할 수 있다. 관통홀(120H)은 벽면이 제1 반도체 칩(131)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다.
절연층(121a, 121b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg)가 사용될 수 있다.
제1 및 제2 수직 연결 도체(120P1, 120P2)의 배선층들(122a1, 122b1, 122c1, 122a2, 122b2, 122c2)은 배선 비아들(123a1, 123b1, 123a2, 123b2)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 제1 및 제2 반도체 칩(131, 132)의 접속 패드(131P, 132P)를 재배선할 수 있다. 배선층들(122a1, 122b1, 122c1, 122a2, 122b2, 122c2)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 배선층(122a1, 122b1, 122c1, 122a2, 122b2, 122c2)은 해당 층의 설계 디자인에 따라 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 배선층(122a1, 122b1, 122c1, 122a2, 122b2, 122c2)은 각각 다양한 종류의 비아 패드 등을 포함할 수 있다. 배선층(122a1, 122b1, 122c1, 122a2, 122b2, 122c2)은 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다.
배선 비아들(123a1, 123b1, 123a2, 123b2)은 서로 다른 층에 형성된 배선층들(122a1, 122b1, 122c1, 122a2, 122b2, 122c2)을 전기적으로 연결하여 프레임(120)을 상하로 관통하는 전기적 경로를 형성할 수 있다. 배선 비아들(123a1, 123b1, 123a2, 123b2)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 배선 비아들(123a1, 123b1, 123a2, 123b2)는 신호용 비아, 파워용 비아, 그라운드용 비아를 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 배선 비아들(123a1, 123b1, 123a2, 123b2)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 배선 비아들(123a1, 123b1, 123a2, 123b2)은 도금공정으로 형성될 수 있고, 시드층 및 도체층으로 구성될 수 있다.
제1 반도체 칩(131)은 프레임(120)의 관통홀(120H) 내에 배치되며 제1 접속 패드(131P)가 배치된 제1 활성면 및 제1 활성면의 반대측인 제1 비활성면을 가질 수 있다. 제1 반도체 칩(131)의 제1 활성면은 재배선 기판(110)의 상면과 직접 접촉하고, 제1 접속 패드(131P)는 재배선 비아(113)를 통해서 제1 재배선 구조물(112)과 전기적으로 연결될 수 있다.
제1 반도체 칩(131)은 수백 내지 수백만 개 이상의 소자가 집적화된 집적회로(IC: Integrated Circuit)를 포함할 수 있다. 예를 들어, 제1 반도체 칩(131)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩 또는 전력관리 집적회로(PMIC: Power Management IC)나, 휘발성 메모리(예컨대, DRAM) 칩, 비-휘발성 메모리(예컨대, ROM) 칩, 플래시(flash) 메모리 칩, 또는 로직(Logic) 칩일 수도 있다.
제2 반도체 칩(132)은 제1 반도체 칩(131)의 상면에 배치되며 제2 접속 패드(132P)가 배치된 제2 활성면 및 제2 활성면의 반대측인 제2 비활성면을 가질 수 있다. 제2 비활성면은 제1 반도체 칩(131)의 제1 비활성면과 마주보도록 배치될 수 있다. 따라서, 제2 반도체 칩(132)의 제2 접속 패드(132P)는 도전성 와이어(W)에 의해서 제2 수직 연결 도체(120P2)와 전기적으로 연결될 수 있다.
제2 반도체 칩(132)은 제1 반도체 칩(131)의 일부 집적 회로가 분리되어 제1 반도체 칩(131)의 기능을 보조하는 역할을 수행할 수 있다. 다만, 본 발명에서 제2 반도체 칩(132)의 종류가 특별히 한정되는 것은 아니며, 제2 반도체 칩(132)은 전술한 제1 반도체 칩(131)과 마찬가지로 어플리케이션 프로세서 칩, 메모리 칩 등을 포함할 수 있다. 제1 반도체 칩(131)과 제2 반도체 칩(132) 사이에는 접착성이 있는 부착 부재(133)를 더 포함할 수 있고, 부착 부재(133)와 제2 반도체 칩(132) 사이의 접합면은 프레임(120)의 상면과 동일하거나 높은 레벨에 있을 수 있다.
본 발명의 일 실시예에서, 제1 반도체 칩의(131) 두께(t1)는 제2 반도체 칩(132)의 두께(t2)와 같거나 클 수 있고, 제1 반도체 칩(131)의 폭(ℓ1)은 제2 반도체 칩(132)의 폭(ℓ2)과 같거나 클 수 있고, 제2 반도체 칩(132)의 제2 비활성면은 프레임(120)의 상면 보다 높은 레벨에 위치할 수 있다. 프레임(120)은 제1 반도체 칩(131)의 두께(t1)에 상응하는 높이를 가질 수 있다. 예를 들어, 제1 반도체 칩(131)의 두께(t1)는 약 0.05mm 내지 0.45mm 이고, 제2 반도체 칩(132)의 두께(t2)는 약 0.03mm 내지 0.4mm 일 수 있다. 또한, 프레임(120)의 두께는 제1 반도체 칩(131)의 두께 보다 크거나 작을 수 있으며, 예를 들어, 프레임(120)의 두께와 제1 반도체 칩(131)의 두께는 0.25mm 내지 0.02mm 범위에서 차이를 가질 수 있다. 또한, 제1 반도체 칩(131)과 제2 반도체 칩(132) 각각의 폭(ℓ1, ℓ2)은 약 0.5mm 내지 50mm 일 수 있다. 이때, 상기 폭(ℓ1, ℓ2)은 평면도 상에서 반도체 칩의 가로 폭 및 세로 폭을 포함한다.
또한, 패키지의 전체 두께는 약 0.15mm 내지 0.8mm 이고, 프레임(120)과 재배선 기판(110)과 재배선 기판(110) 하부의 제1 패시베이션층(161)을 포함하는 하부 패키지의 두께는 약 0.1mm 내지 0.5mm 이고, 봉합재(140)와 제2 패시베이션층(162)을 포함하는 상부 패키지의 두께는 약 0.05mm 내지 0.3mm 일 수 있다. 봉합재(140)의 일부를 관통하는 수직 연결 비아(153)의 높이는 0.05mm 내지 0.25mm 일 수 있다.
본 발명의 일 실시예는 패키지의 크기를 줄이면서 패키지의 고성능화를 구현하기 위해서 상하로 적층된 제1 반도체 칩(131)과 제2 반도체 칩(132)이 서로 다른 방식에 의해서 패키지의 재배선 기판(110)에 전기적으로 연결될 수 있다. 예를 들어, 하부에 배치된 제1 반도체 칩(131)은 재배선 기판(110)의 상면 직접 접하며 재배선 비아(113)를 통해서 재배선층(112)과 연결되고, 상부에 배치된 제2 반도체 칩(132)은 도전성 와이어(W) 및 제1 반도체 칩(131)의 주변을 둘러싸는 제2 수직 연결 도체(120P2)를 통해서 재배선층(112)과 연결될 수 있다.
또한, 본 발명의 일 실시예는 제1 반도체 칩(131)을 수용되는 관통홀(120H)을 갖는 프레임(120)을 도입함으로써 패키지의 강성을 확보할 수 있으며, 제1 반도체 칩(131)과 제2 반도체 칩(132)의 높이와 폭을 달리함으로써 반도체 칩 부착 또는 정렬 공정에서 공정 마진을 확보하고 수율을 향상시킬 수 있다. 예를 들어, 제1 반도체 칩(131)의 측면은 제2 반도체 칩(132)의 측면과 단차를 가질 수 있고, 평면도 상에서 제2 반도체 칩(132)은 제1 반도체 칩(131)과 중첩되고 제2 반도체 칩(132)의 측면은 제1 반도체 칩(131)의 측면과 이격될 수 있다(도 1 및 도 2 참조).
봉합재(140)는 재배선 기판(110) 상에 배치되며, 프레임(120), 제1 반도체 칩(131) 및 제2 반도체 칩(132)의 적어도 일부를 봉합할 수 있다. 봉합재(140)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질이나, PIE(Photo Imagable Encapsulant)와 같은 감광성 재료가 사용될 수도 있다.
제2 재배선 구조물(152)은 봉합재(140)의 상면에 배치되며 봉합재(140)의 일부를 관통하는 수직 연결 비아(153)을 통해서 제1 수직 연결 도체(120P1)에 전기적으로 연결될 수 있다. 제2 재배선 구조물(152)은 패시베이션층(162)의 개구부(162h)에 위치하는 패드 부분(152p)과 패드 부분(152p)으로부터 연장되는 패턴 부분(152i)을 포함할 수 있다. 도면에서 패턴 부분(152i)이 패드 부분(152p)과 달리 패시베이션층(162)에 덮이는 차이를 나타내기 위해서 패턴 부분(152i)과 패드 부분(152p)을 함께 도시하였으나, 패키지의 절단면에 따라서 패턴 부분(152i)은 보이지 않을 수 있다.
패드 부분(152p)은 패키지 온 패키지 결합에서 연결 범프와 직접 연결되는 부분으로서, 패턴 부분(152i)의 선폭 보다 큰 직경을 갖는 원형 또는 사각형 형상을 가질 수 있다. 다만, 본 발명에서 패드 부분(152p)의 형상이 특별히 한정되는 것은 아니다. 패턴 부분(152i)은 봉합재(140) 상에서 연장되며 일단이 패드 부분(152p)과 연결되고 타단이 수직 연결 비아(153)와 연결되는 회로 패턴일 수 있다.
또한, 제2 재배선 구조물(152) 상에는 표면층(154)이 배치될 수 있으며, 표면층(154)은 패시베이션층(162)에 의해 적어도 일부가 덮일 수 있다. 여기서, 표면층(154)은 제2 재배선 구조물(152)의 패드 부분(152p) 상에 배치되며, 패시베이션층(162)은 표면층(154)의 적어도 일부를 노출시키는 개구부(162h)를 가지며, 제2 재배선 구조물(152)의 패드 부분(152p)의 폭은 표면층(154)의 폭 보다 클 수 있다.
제2 재배선 구조물(152)은 패키지(100A)의 후면에 전기 회로를 제공할 수 있다. 제2 재배선 구조물(152)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제2 재배선 구조물(152)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 또는 신호(S) 패턴을 포함할 수 있다. 제2 재배선 구조물(152)은 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
한편, 본 발명의 일 실시예에서, 패키지(100A)는 재배선 기판(110)의 프레임(120)이 배치된 일면의 반대측인 타면에 배치되고 제1 재배선 구조물(112)의 적어도 일부를 오픈하는 제1 개구부(161h)를 갖는 제1 패시베이션층(161)과, 제1 개구부(161h) 상에 배치된 언더범프금속(UBM)(170)과, 언더범프금속(170)을 덮는 연결 범프(180)와, 봉합재(140) 상에 배치되며 제2 재배선 구조물(152)의 적어도 일부를 오픈하는 제2 개구부(162h)를 갖는 제2 패시베이션층(162)을 더 포함할 수 있다. 제1 및 제2 개구부(161h, 162h) 각각의 적어도 일부는 수직적으로 제1 반도체 칩(131)과 중첩되지 않는 위치, 이른바 팬-아웃 영역에 형성될 수 있다.
패시베이션층(161, 162)은 절연물질, 예를 들어, ABF를 포함할 수 있으나, 이에 한정되는 것은 아니며 다른 종류의 절연물질을 포함할 수 있다.
언더범프금속(170)은 제1 패시베이션층(161)의 개구부(161h)에 배치되며 개구부(161h)에 의해 노출된 제1 재배선 구조물(112)의 일부와 전기적으로 연결될 수 있다. 언더범프금속(170)은 연결 범프(180)의 접속 신뢰성과 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프금속(170)은 금속을 이용한 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
연결 범프(180)는 제1 패시베이션층(161) 상에 배치되며, 언더범프금속(170)을 통해서 제1 재배선 구조물(112)과 전기적으로 연결될 수 있다. 연결 범프(180)는 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 연결 범프(180)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(180)는 랜드(land), 볼(ball), 또는 핀(pin)일 수 있다. 연결 범프(180)는 구리 필라(pillar) 또는 솔더(Solder)를 포함할 수 있다. 연결 범프(180) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 제1 반도체 칩(131)이 배치된 영역과 중첩되지 않는 영역을 의미한다.
도 3a 내지 도 3f는 도 1의 반도체 패키지(100A)의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 3a를 참조하면, 제1 캐리어(C1) 상에 관통홀(120H)을 갖는 프레임(120)을 배치하고, 관통홀(120H) 내에 제1 반도체 칩(131)을 배치한다. 제1 반도체 칩(131)은 접속 패드(131)가 배치된 활성면이 제1 캐리어(C1)에 접하도록 배치된다. 프레임(120)은 제1 및 제2 절연층(121a, 121b)과 제1 및 제2 수직 연결 도체(120P1, 120P2)를 포함할 수 있다. 제1 반도체 칩(131)의 두께(t1)는 프레임(120)의 높이와 동일한 수준일 수 있다. 제1 캐리어(C1)는 유기 물질을 포함하는 구조체와 양면 테이프로 구성될 수 있으나, 제1 캐리어(C1)의 구성이 특별히 한정되는 것은 아니다.
도 3b를 참조하면, 제1 반도체 칩(131) 상에 제2 반도체 칩(132)을 배치할 수 있다. 제2 반도체 칩(132)은 접속 패드(132P)가 배치된 활성면이 상부를 향하도록 페이스 업(face up) 형태로 배치될 수 있다. 제2 반도체 칩(132)의 두께(t2)는 제1 반도체 칩(131)의 두께(t1) 보다 작을 수 있다. 도전성 와이어(W)를 이용하여 제2 반도체 칩(132)의 접속 패드(132P)를 제2 수직 연결 도체(120P2)와 전기적으로 연결할 수 있다. 프레임(120)과 제1 반도체 칩(131) 사이의 공간을 채우고 프레임(120), 제1 반도체 칩(131) 및 제2 반도체 칩(132)의 상면을 덮는 봉합재(140)를 형성할 수 있다. 봉합재(140)로서 반도체 패키지의 몰딩 공정에서 일반적으로 사용되는 물질이 제한 없이 사용될 수 있다.
도 3c를 참조하면, 봉합재(140) 상에 제2 캐리어(C2)를 배치하고, 제1 캐리어(C1)를 제거한 면에 절연층(111), 재배선층 또는 제1 재배선 구조물(112), 재배선 비아(113)를 형성할 수 있다. 재배선층(112)은 제1 접속패드(131P)와 제2 수직 연결 도체(120P2)를 전기적으로 연결하는 연결 패턴 부분(112i)을 포함할 수 있고, 연결 패턴 부분(112i)은 도면에 도시된 것과 달리 단면도 상에 도시되지 않은 영역을 경유해서 제1 접속패드(131P)와 제2 수직 연결 도체(120P2)를 전기적으로 연결할 수도 있다. 절연층(111)은 PID를 포함할 수 있고, 절연층(111)을 관통하는 비아 홀은 포토리소그라피 공정으로 형성할 수 있다. 재배선층(112)과 재배선 비아(113)는 도금 공정으로 형성할 수 있다.
도 3d를 참조하면, 도 3b에서 절연층(111), 재배선층(112) 및 재배선 비아(113)의 형성 공정을 반복하여 복수의 절연층(111), 복수의 재배선층(112) 및 복수의 재배선 비아(113)를 포함하는 재배선 기판(110)을 형성할 수 있다. 재배선 기판(110) 상에 최외측 재배선층(112)의 일부를 노출시키는 개구부(161h)를 갖는 제1 패시베이션층(161)을 형성하고, 개구부(161h)를 통해서 노출된 최외측 재배선층(112)과 연결된 언더범프금속(170)을 형성할 수 있다.
도 3e를 참조하면, 제1 패시베이션층(161)의 하면을 제3 캐리어(C3)에 부착하고 제2 캐리어(C2)를 제거하여 봉합재(140)의 상면을 노출시킬 수 있다. 노출된 봉합재(140)의 상면에서 봉합재(140)의 일부를 관통하는 수직 연결 비아(153)와 노출된 봉합재(140)의 상면에 배치된 제2 재배층 또는 제2 재배선 구조물(152)을 형성할 수 있다. 제2 재배선 구조물(152)의 패드 부분 상에는 표면층(154)을 형성할 수 있다. 표면층(154)은 패키지 온 패키지 결합에서 연결 범프가 직접 접촉하는 영역으로 제2 재배선 구조물(152)의 손상을 방지하고 접속 신뢰성을 확보할 수 있다. 제2 재배선 구조물(152), 수직 연결 비아(153) 및 표면층(154)은 도금 공정으로 형성할 수 있다.
도 3f를 참조하면, 봉합재(140)의 상면을 덮는 제2 패시베이션층(162)를 형성할 수 있다. 제2 패시베이션층(162)은 제2 재배선 구조물(152)의 패드 부분에 형성된 표면층(154)의 일부를 노출시키는 개구부(162h)를 가질 수 있다. 제2 재배선 구조물(152)의 패턴 부분은 제2 패시베이션층(162)에 의해 완전히 덮일 수 있다. 제2 패시베이션층(162)는 솔더 레지스트일 수 있고, 개구부(162h)는 레이저 드릴로 형성할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지(300)를 나타낸 단면도이다.
도 4를 참조하면, 반도체 패키지(300)는 도 1의 제1 반도체 패키지(100A) 상에 제2 반도체 패키지(200)가 결합된 패키지 온 패키지 구조를 가질 수 있다. 제2 패키지(200)는 재배선 부재(210), 반도체 칩(220), 및 봉합부재(230)를 포함할 수 있다. 제1 반도체 패키지(100A)는 후술하는 본 발명의 다른 실시예들에 따른 반도체 패키지로 대체될 수 있다.
재배선 부재(210)는 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(211, 212)을 포함할 수 있고, 내부에 상기 재배선 패드들(211, 212)과 연결되는 재배선 패턴들을 포함할 수 있다. 재배선 패턴들은 반도체 칩(220)의 접속 패드(220P)를 팬-아웃 영역으로 재배선할 수 있다.
반도체 칩(220)은 내부의 집적 회로와 연결된 접속 패드(220P)을 포함하며, 접속 패드(220P)는 접속 범프(220B)에 의해서 재배선 부재(210)과 전기적으로 연결될 수 있다. 일례에서 제2 패키지(200)는 금속 범프(220B)를 감싸는 언더필 물질(220R)을 더 포함할 수 있다. 언더필 물질(220R)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 금속 범프(220B)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다.
도면에 도시된 것과 달리, 일례에서 반도체 칩(220)의 접속 패드(220P)가 재배선 부재(210)의 상면에 직접 접촉하고, 재배선 부재(210) 내부의 비아를 통해서 재배선 패턴들과 전기적으로 연결될 수 있다.
봉합부재(230)는 반도체 패키지(100A)의 봉합재(140)와 동일하거나 유사한 재료를 포함할 수 있다.
한편, 제2 패키지(200)는 연결 범프(240)에 의해서 반도체 패키지(100A)와 물리적/전기적으로 연결될 수 있다. 연결 범프(240)는 재배선 부재(210) 하면의 재배선 패드(211)를 통하여 재배선 부재(210) 내부의 재배선 패턴들과 전기적으로 연결될 수 있다. 또는, 재배선 부재(210) 하면의 재배선 패드(211) 상에 배치되는 언더범프금속을 통해서 재배선 패턴들과 전기적으로 연결될 수 있다. 연결 범프(240)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다.
예를 들어, 반도체 패키지(300)는 하부 반도체 패키지(100A), 하부 반도체 패키지(100A) 상의 상부 반도체 패키지(200) 및 하부 반도체 패키지(100A)와 상부 반도체 패키지(200)를 전기적으로 연결하는 연결 범프(240)를 포함하되, 하부 반도체 패키지(100A)는, 제1 재배선 구조물(112)을 포함하는 재배선 기판(110), 상기 재배선 기판(110) 상에 배치되며, 상기 제1 재배선 구조물(112)에 각각 전기적으로 연결되는 제1 및 제2 수직 연결 도체(120P1, 120P2)를 포함하며, 관통홀(120H)을 갖는 프레임(120), 상기 관통홀(120H) 내에 배치되며, 상기 제1 재배선 구조물(112)을 통해서 상기 제1 수직 연결 도체(120P1)에 전기적으로 연결된 제1 접속 패드(131P)를 포함하는 제1 반도체 칩(131), 상기 제1 반도체 칩(131)의 상면에 배치되며, 도전성 와이어(W)를 통해서 상기 제2 수직 연결 도체(120P2)에 전기적으로 연결된 제2 접속 패드(132P)를 포함하는 제2 반도체 칩(132), 상기 프레임(120), 상기 제1 반도체 칩(131) 및 상기 제2 반도체 칩(132)의 적어도 일부를 봉합하는 봉합재(140), 및 상기 봉합재(140) 상에 배치되며, 상기 제1 수직 연결 도체(120P1)에 전기적으로 연결되는 제2 재배선 구조물(152)을 포함하며, 상기 상부 반도체 패키지(200)는, 상기 제2 재배선 구조물(152)과 전기적으로 연결된 재배선 패드들(211, 212)을 포함하는 재배선 부재(210), 상기 재배선 부재(210) 상에 배치되며 상기 재배선 패드들(211, 212)과 전기적으로 연결된 제3 반도체 칩(220), 및 상기 제3 반도체 칩(220)을 봉합하는 봉합부재(230)를 포함하며, 상기 제1 반도체 칩(131)의 두께(t1)는 상기 제2 반도체 칩(132)의 두께(t2) 보다 크고, 상기 제1 반도체 칩(131)의 폭은 상기 제2 반도체 칩(132)의 폭 보다 크고, 상기 제2 반도체 칩(132)의 상면은 상기 프레임(120)의 상면 보다 높은 레벨에 위치할 수 있다.
한편, 도 4에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 패키지(100B, 100C)를 나타낸 단면도들이다.
도 5를 참조하면, 반도체 패키지(100B)는 복수의 제2 반도체 칩들(132a, 132b)을 포함하고, 복수의 제2 반도체 칩들(132a, 132b)은 제1 반도체 칩(131)의 비활성면에 수직한 방향으로 적층될 수 있다. 복수의 제2 반도체 칩들(132a, 132b)은 서로 동일한 종류의 칩이거나 다른 종류의 칩일 수 있다. 복수의 제2 반도체 칩들(132a, 132b) 각각은 서로 동일한 폭을 가질 수 있다. 예를 들어, 복수의 반도체 칩들(132a, 132b)은 서로 동일한 종류의 칩일 수 있으며 각각의 두께(t2)는 서로 동일할 수 있고, 이때, 하부에 배치된 제2 반도체 칩(132a)의 상면은 프레임(120)의 상면 보다 높은 레벨에 있을 수 있다. 여기서, 제1 반도체 칩(131)의 두께(t1)는 약 0.05mm 내지 0.45mm 이고, 제2 반도체 칩(132)의 두께(t2)는 약 0.03mm 내지 0.2mm 일 수 있다.
도 6을 참조하면, 반도체 패키지(100C)는 복수의 제2 반도체 칩들(132a, 132b)을 포함하고, 복수의 제2 반도체 칩들(132a, 132b)은 제1 반도체 칩(131)의 비활성면에 수직한 방향으로 적층될 수 있다. 복수의 제2 반도체 칩들(132a, 132b)은 서로 동일한 종류의 칩이거나 다른 종류의 칩일 수 있다. 복수의 제2 반도체 칩들(132a, 132b)은 제1 반도체 칩(131)의 제1 비활성면으로부터 멀게 위치할수록 상대적으로 작은 폭을 가질 수 있다.
또한, 도 5 및 6에 도시된 것과 같이 복수의 제2 반도체 칩들(132a, 132b)은 각각 도전성 와이어(Wa, Wb)에 의해서 제2 수직 연결 도체(120P2)에 연결될 수 있다. 하부 제2 반도체 칩(132a)의 접속 패드(132aP)는 제1 도전성 와이어(Wa)에 의해 제2 수직 연결 도체(120P2)의 상부 배선층(122c2)에 연결되고, 상부 제2 반도체 칩(132b)의 접속 패드(132aP)는 제2 도전성 와이어(Wb)에 의해 제2 수직 연결 도체(120P2)의 상부 배선층(122c2)에 연결된다. 도 5 및 6에는 도시되지 않았으나, 상부 칩과 하부 칩의 접속 패드들(132aP, 132bP)은 제2 절연층(121b)의 상면 상에서 서로 이격된 복수의 상부 배선층(122c2)에 각각 연결될 수 있다. 제2 수직 연결 도체(120P2)는 복수의 제2 반도체 칩들(132a, 132b)의 I/O 단자의 개수에 대응해서 복수개 구비될 수 있다.
한편, 도 5 및 6에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이다.
도 7을 참조하면, 반도체 패키지(100D)는 복수의 제2 반도체 칩들(132a, 132b)을 포함하고, 복수의 제2 반도체 칩들(132a, 132b)은 제1 반도체 칩(131)의 제1 비활성면 상에 배치되고 서로 이격될 수 있다. 복수의 제2 반도체 칩들(132a, 132b)은 서로 동일한 종류의 칩이거나 다른 종류의 칩일 수 있다. 복수의 제2 반도체 칩들(132a, 132b) 각각은 서로 동일한 폭을 가질 수 있다. 예를 들어, 복수의 반도체 칩들(132a, 132b)은 서로 동일한 종류의 칩일 수 있으며 각각의 두께(t2)는 서로 동일할 수 있다. 복수의 제2 반도체 칩들(132a, 132b)은 각각 도전성 와이어(Wa, Wb)에 의해서 제2 수직 연결 도체(120P2)에 연결될 수 있다.
한편, 도 7에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지(100E)를 나타낸 단면도이고, 도 9a 및 도 9b는 도 8의 'A' 영역의 일부 요소들을 나타낸 단면도이다.
도 8을 참조하면, 반도체 패키지(100E)는 제2 절연층(121b) 상에 배치되며 제1 상부 배선층(122c1) 및 제2 상부 배선층(122c2) 각각의 일부를 덮는 레지스트층(SR)을 포함할 수 있다. 레지스트층(SR)은 제1 및 제2 수직 연결 도체(120P1, 120P2) 각각의 최상면의 일부를 덮으며, 레지스트층(SR)의 상면은 제2 반도체 칩(132)의 하면 또는 제1 반도체 칩(131)과 제2 반도체 칩(132)의 계면 보다 높은 레벨에 있을 수 있다. 레지스트층(SR)은 일반적인 솔더 레지스트층일 수 있고, 제1 및 제2 수직 연결 도체(120P1, 120P2) 각각의 최상면의 일부를 노출시키는 개구부를 가질 수 있다.
도 9a 및 도 9b를 참조하면, 제1 및 제2 수직 연결 도체(120P1, 120P2)는 각각 제1 상부 배선층(122c1) 및 제2 상부 배선층(122c2) 상에 표면층(P)을 더 포함하며, 표면층(P)은 니켈(Ni)을 포함하는 단일층(P) 또는 니켈(Ni) 및 금(Au)을 포함하는 다중층(Pa, Pb)일 수 있다. 표면층(P)의 폭은 제1 상부 배선층(122c1) 및 제2 상부 배선층(122c2) 각각의 폭 보다 작을 수 있고, 레지스트층(SR)은 표면층(P)의 일부를 덮을 수 있다.
한편, 도 8 내지 도 9b에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지(100F)를 나타낸 단면도이다.
도 10을 참조하면, 반도체 패키지(100F)에서, 프레임(120)은 제1 내지 제3 절연층(121a, 121b, 121c)과 제1 내지 제3 절연층(121a, 121b, 121c)을 관통하여 전기적 연결 경로를 제공하는 제1 및 제2 수직 연결 도체(120P1, 120P2)를 포함할 수 있다. 예를 들어, 제1 수직 연결 도체(120P1)는 제1 절연층(121a)의 하면 및 상면에 배치된 한 쌍의 제1 중간 배선층들(122a1, 122b1), 제1 절연층(121a)의 하면을 덮는 제2 절연층(121b)의 하면에 배치된 제1 하부 배선층(122c1), 제1 절연층(121a)의 상면을 덮는 제3 절연층(121c)의 상면에 배치된 제1 상부 배선층(122d1)을 포함할 수 있고, 제2 수직 연결 도체(120P2)는 제1 절연층(121a)의 하면 및 상면에 배치된 한 쌍의 제2 중간 배선층들(122a2, 122b2), 제1 절연층(121a)의 하면을 덮는 제2 절연층(121b)의 하면에 배치된 제2 하부 배선층(122c2), 제1 절연층(121a)의 상면을 덮는 제3 절연층(121c)의 상면에 배치된 제2 상부 배선층(122d2)을 포함할 수 있다.
한 쌍의 제1 중간 배선층들(122a1, 122b1)은 제1 절연층(121a)을 관통하는 제1 중간 배선 비아(123a1)에 의해 서로 전기적으로 연결되고, 제1 하부 배선층(122c1)은 제2 절연층(121b)을 관통하는 제1 하부 배선 비아(123b1)에 의해 한 쌍의 제1 중간 배선층들(122a1, 122b1) 중 하부 배선층(122a1)과 전기적으로 연결되고, 제1 상부 배선층(122d1)은 제3 절연층(121c)을 관통하는 제1 상부 배선 비아(123c1)에 의해 한 쌍의 제1 중간 배선층들(122a1, 122b1) 중 상부 배선층(122b1)과 전기적으로 연결될 수 있다.
한 쌍의 제2 중간 배선층들(122a2, 122b2)은 제1 절연층(121a)을 관통하는 제2 중간 배선 비아(123a2)에 의해 서로 전기적으로 연결되고,
제2 하부 배선층(122c2)은 제2 절연층(121b)을 관통하는 제2 하부 배선 비아(123b2)에 의해 한 쌍의 제2 중간 배선층들(122a2, 122b2) 중 하부 배선층(122a2)과 전기적으로 연결되고,
제2 상부 배선층(122d2)은 제3 절연층(121c)을 관통하는 제2 상부 배선 비아(123c2)에 의해 한 쌍의 제2 중간 배선층들(122a2, 122b2) 중 상부 배선층(122b2)과 전기적으로 연결될 수 있다.
제1 절연층(121a)의 두께는 제2 절연층(121b) 및 제3 절연층(121c) 각각의 두께 보다 두꺼울 수 있다. 다른 절연층들 보다 상대적으로 두꺼 제1 절연층(121a)은 패키지의 강성을 향상시킬 수 있고, 제2 절연층(121b) 및 제3 절연층(121c)은 더 많은 수의 배선층(122c, 122d)을 형성할 수 있게 한다.
한편, 도 10에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 재배선 구조물을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 상기 제1 재배선 구조물에 전기적으로 연결되는 제1 및 제2 수직 연결 도체를 포함하며, 관통홀을 갖는 프레임;
    상기 관통홀 내에 배치되며, 제1 접속 패드가 배치된 제1 활성면 및 상기 제1 활성면의 반대측인 제1 비활성면을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되며, 제2 접속 패드가 배치된 제2 활성면 및 상기 제2 활성면의 반대측인 제2 비활성면을 갖는 제2 반도체 칩;
    상기 재배선 기판 상에 배치되며, 상기 프레임, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 적어도 일부를 봉합하는 봉합재;
    상기 봉합재 상에 배치되는 제2 재배선 구조물;
    상기 제2 접속 패드와 상기 제2 수직 연결 도체를 전기적으로 연결하는 도전성 와이어; 및
    상기 봉합재의 일부를 관통하며 상기 제2 재배선 구조물과 상기 제1 수직 연결 도체를 전기적으로 연결하는 수직 연결 비아를 포함하며,
    상기 제1 접속 패드는 상기 제1 재배선 구조물에 의해 상기 제2 수직 연결 도체에 연결되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩의 상기 제1 활성면은 상기 재배선 기판과 접촉하고,
    상기 제2 반도체 칩의 상기 제2 비활성면은 상기 제1 반도체 칩의 상기 제1 비활성면과 마주보는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 반도체 칩의 상기 제2 활성면은 상기 프레임의 상면 보다 높은 레벨에 있는 반도체 패키지.
  4. 제1 항에 있어서,
    평면도 상에서 각각의 상기 제1 및 제2 수직 연결 도체는 상기 관통홀을 둘러싸도록 복수개가 배치되며, 상기 복수개의 제2 수직 연결 도체는 상기 복수개의 제1 수직 연결 도체 보다 상기 관통홀에 가깝게 배치되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 프레임은 상기 재배선 기판의 상면에 배치되는 제1 절연층 및 상기 제1 절연층의 상면에 배치되는 제2 절연층을 더 포함하고,
    상기 제1 수직 연결 도체는 상기 재배선 기판의 상면과 접하며 상기 제1 절연층에 매립된 제1 하부 배선층, 상기 제1 절연층의 상기 상면에 배치되며 상기 제2 절연층에 매립된 제1 중간 배선층, 상기 제2 절연층의 상면에 배치되는 제1 상부 배선층, 상기 제1 하부 배선층과 상기 제1 중간 배선층을 연결하는 제1 하부 배선 비아, 및 상기 제1 중간 배선층과 상기 제1 상부 배선층을 연결하는 제1 상부 배선 비아를 포함하고,
    상기 제2 수직 연결 도체는 상기 재배선 기판의 상면과 접하며 상기 제1 절연층에 매립된 제2 하부 배선층, 상기 제1 절연층의 상기 상면에 배치되며 상기 제2 절연층에 매립된 제2 중간 배선층, 및 상기 제2 절연층의 상면에 배치되는 제2 상부 배선층, 상기 제2 하부 배선층과 상기 제2 중간 배선층을 연결하는 제2 하부 배선 비아, 및 상기 제2 중간 배선층과 상기 제2 상부 배선층을 연결하는 제2 상부 배선 비아를 포함하고,
    상기 제1 수직 연결 도체는 상기 제2 수직 연결 도체와 이격되고,
    상기 제1 및 제2 상부 배선 비아 각각의 높이는 상기 수직 연결 비아의 높이 보다 작은 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제2 반도체 칩은 복수의 제2 반도체 칩들을 포함하고,
    상기 복수의 제2 반도체 칩들은 상기 제1 비활성면에 수직한 방향으로 적층된 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 반도체 칩은 복수의 제2 반도체 칩들을 포함하고,
    상기 복수의 제2 반도체 칩들은 상기 제1 비활성면 상에서 서로 이격된 반도체 패키지.
  8. 제1 재배선 구조물을 포함하는 재배선 기판;
    상기 재배선 기판 상에 배치되며, 상기 제1 재배선 구조물에 각각 전기적으로 연결되는 제1 및 제2 수직 연결 도체를 포함하며, 관통홀을 갖는 프레임;
    상기 관통홀 내에 배치되며, 상기 제1 재배선 구조물에 전기적으로 연결된 제1 접속 패드를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상면에 배치되며, 도전성 와이어를 통해서 상기 제2 수직 연결 도체에 전기적으로 연결된 제2 접속 패드를 포함하는 제2 반도체 칩;
    상기 프레임, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 봉합재 상에 배치되며, 상기 제1 수직 연결 도체에 전기적으로 연결되는 제2 재배선 구조물을 포함하며,
    상기 제1 반도체 칩의 두께는 상기 제2 반도체 칩의 두께 보다 크고,
    상기 제1 반도체 칩의 폭은 상기 제2 반도체 칩의 폭 보다 크고,
    상기 제2 반도체 칩의 상면은 상기 프레임의 상면 보다 높은 레벨에 위치하는 반도체 패키지.
  9. 제8 항에 있어서,
    평면도 상에서 상기 제2 반도체 칩은 상기 제1 반도체 칩과 중첩되게 배치되고, 상기 제2 반도체 칩의 측면은 상기 제1 반도체 칩의 측면과 이격되는 반도체 패키지.
  10. 하부 반도체 패키지;
    상기 하부 반도체 패키지 상의 상부 반도체 패키지; 및
    상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결하는 연결 범프를 포함하되,
    상기 하부 반도체 패키지는,
    제1 재배선 구조물을 포함하는 재배선 기판,
    상기 재배선 기판 상에 배치되며, 상기 제1 재배선 구조물에 각각 전기적으로 연결되는 제1 및 제2 수직 연결 도체를 포함하며, 관통홀을 갖는 프레임,
    상기 관통홀 내에 배치되며, 상기 제1 재배선 구조물에 전기적으로 연결된 제1 접속 패드를 포함하는 제1 반도체 칩,
    상기 제1 반도체 칩의 상면에 배치되며, 도전성 와이어를 통해서 상기 제2 수직 연결 도체에 전기적으로 연결된 제2 접속 패드를 포함하는 제2 반도체 칩,
    상기 프레임, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 적어도 일부를 봉합하는 봉합재, 및
    상기 봉합재 상에 배치되며, 상기 제1 수직 연결 도체에 전기적으로 연결되는 제2 재배선 구조물을 포함하며,
    상기 상부 반도체 패키지는,
    상기 제2 재배선 구조물과 전기적으로 연결된 재배선 패드들을 포함하는 재배선 부재,
    상기 재배선 부재 상에 배치되며 상기 재배선 패드들과 전기적으로 연결된 제3 반도체 칩, 및
    상기 제3 반도체 칩을 봉합하는 봉합부재를 포함하며,
    상기 제1 반도체 칩의 두께는 상기 제2 반도체 칩의 두께 보다 크고,
    상기 제1 반도체 칩의 폭은 상기 제2 반도체 칩의 폭 보다 크고,
    상기 제2 반도체 칩의 상면은 상기 프레임의 상면 보다 높은 레벨에 위치하는 반도체 패키지.
KR1020200019002A 2020-02-17 2020-02-17 반도체 패키지 KR20210104364A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200019002A KR20210104364A (ko) 2020-02-17 2020-02-17 반도체 패키지
US17/019,616 US11393795B2 (en) 2020-02-17 2020-09-14 Semiconductor package
US17/863,695 US11881472B2 (en) 2020-02-17 2022-07-13 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200019002A KR20210104364A (ko) 2020-02-17 2020-02-17 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20210104364A true KR20210104364A (ko) 2021-08-25

Family

ID=77271950

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200019002A KR20210104364A (ko) 2020-02-17 2020-02-17 반도체 패키지

Country Status (2)

Country Link
US (2) US11393795B2 (ko)
KR (1) KR20210104364A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI768874B (zh) * 2020-10-06 2022-06-21 欣興電子股份有限公司 封裝結構及其製作方法
US11652065B2 (en) * 2021-05-04 2023-05-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of embedding circuit pattern in encapsulant for SIP module

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JP3499202B2 (ja) * 2000-10-16 2004-02-23 沖電気工業株式会社 半導体装置の製造方法
TWI263313B (en) * 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
WO2007135737A1 (ja) * 2006-05-24 2007-11-29 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法
US20080258286A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated High Input/Output, Low Profile Package-On-Package Semiconductor System
US8217511B2 (en) * 2007-07-31 2012-07-10 Freescale Semiconductor, Inc. Redistributed chip packaging with thermal contact to device backside
US8513801B2 (en) * 2008-08-18 2013-08-20 Stats Chippac Ltd. Integrated circuit package system
US7842541B1 (en) * 2008-09-24 2010-11-30 Amkor Technology, Inc. Ultra thin package and fabrication method
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8237252B2 (en) * 2009-07-22 2012-08-07 Stats Chippac, Ltd. Semiconductor device and method of embedding thermally conductive layer in interconnect structure for heat dissipation
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
KR101332859B1 (ko) 2011-12-30 2013-12-19 앰코 테크놀로지 코리아 주식회사 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
JP2016025143A (ja) * 2014-07-17 2016-02-08 イビデン株式会社 回路基板及びその製造方法
TWI560827B (en) * 2014-09-15 2016-12-01 Siliconware Precision Industries Co Ltd Semiconductor package and its carrier structure and method of manufacture
CN108807200A (zh) 2014-09-26 2018-11-13 英特尔公司 具有引线键合的多管芯堆叠的集成电路封装
KR101685068B1 (ko) * 2015-04-03 2016-12-21 주식회사 네패스 시스템 인 패키지 및 이의 제조방법
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9679873B2 (en) 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies
KR101809521B1 (ko) 2015-09-04 2017-12-18 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101983186B1 (ko) 2016-12-16 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101922884B1 (ko) * 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102073956B1 (ko) 2017-11-29 2020-02-05 삼성전자주식회사 팬-아웃 반도체 패키지
KR102025906B1 (ko) * 2017-12-06 2019-11-04 삼성전자주식회사 안테나 모듈
KR101942747B1 (ko) * 2017-12-15 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US10790162B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US20200111765A1 (en) * 2018-10-09 2020-04-09 Medtronic, Inc. Electronic assembly and method of forming same
KR102160035B1 (ko) * 2018-11-06 2020-09-25 삼성전자주식회사 반도체 패키지
KR20210009161A (ko) * 2019-07-16 2021-01-26 삼성전자주식회사 반도체 패키지 제조 방법
US10804205B1 (en) * 2019-08-22 2020-10-13 Bridge Semiconductor Corp. Interconnect substrate with stiffener and warp balancer and semiconductor assembly using the same

Also Published As

Publication number Publication date
US11881472B2 (en) 2024-01-23
US20220367417A1 (en) 2022-11-17
US11393795B2 (en) 2022-07-19
US20210257337A1 (en) 2021-08-19

Similar Documents

Publication Publication Date Title
US11637070B2 (en) Method of fabricating a semiconductor package
KR20220001643A (ko) 반도체 패키지
KR20200102883A (ko) 브리지 다이를 포함한 시스템 인 패키지
US11881472B2 (en) Semiconductor package
KR102643424B1 (ko) 반도체 패키지
KR20130052179A (ko) 반도체 디바이스
US11545440B2 (en) Semiconductor package
US20230230917A1 (en) Semiconductor package
US20230178492A1 (en) Semiconductor package
KR20210156446A (ko) 반도체 패키지
KR20220031414A (ko) 반도체 패키지
US11854948B2 (en) Semiconductor package
KR20220132070A (ko) 반도체 패키지
KR20220042539A (ko) 반도체 패키지
KR100805092B1 (ko) 적층형 다중칩 패키지 및 그 제조 방법
KR20210087140A (ko) 팬-아웃 타입 반도체 패키지 및 그의 제조 방법
KR20210131548A (ko) 반도체 패키지
US20240136272A1 (en) Semiconductor packages
US11894333B2 (en) Semiconductor package
US20240128172A1 (en) Semiconductor package
CN212342619U (zh) 一种圆片级芯片扇出三维堆叠封装结构
KR20210077186A (ko) 반도체 패키지
KR20240001780A (ko) 반도체 패키지
KR20230038336A (ko) 반도체 패키지
KR20220007255A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination