KR20240001780A - 반도체 패키지 - Google Patents

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KR20240001780A
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KR
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solder mask
package
mask layer
disposed
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KR1020220078357A
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오은결
이충희
장근호
조윤래
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삼성전자주식회사
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/161—Disposition
    • H01L2224/16113—Disposition the whole bump connector protruding from the surface
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/1712—Layout
    • H01L2224/1715—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/17151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

본 발명의 실시예에 따른 반도체 패키지는, 상면 상에 배치되는 제1 패드들 및 제2 패드들을 포함하는 재배선층, 및 상기 제1 패드들을 전부 노출시키고 상기 제2 패드들 각각의 적어도 일부를 노출시키는 개구부를 갖는 솔더 마스크층을 포함하는 패키지 기판, 상기 패키지 기판의 상기 상면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드들을 포함하는 반도체 칩, 상기 반도체 칩의 아래에 배치되어, 상기 접속 패드들과 상기 제1 패드들을 연결하는 연결 범프들, 및 상기 반도체 칩과 상기 패키지 기판 사이에 배치되는 비도전성 필름층을 포함하고, 상기 제2 패드들은 상기 제1 패드들의 적어도 제1 방향을 따른 양측에 각각 배치되고, 상기 연결 범프들은 상기 제1 방향에서 상기 제2 패드들 및 상기 솔더 마스크층과 이격된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 칩은 다양한 형태의 연결 범프를 통해서 패키지 기판에 실장된다. 반도체 칩은 연결 범프들을 통해 패키지 기판으로부터 전원을 공급받거나 패키지 기판에 신호를 전달한다. 특히, 반도체 칩이 고성능화 및 고집적화됨에 따라, 반도체 칩들에 연결되는 연결 범프들은 보다 미세한 피치(pitch)로 배열된다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 패키지는, 상면 상에 배치되는 제1 패드들 및 제2 패드들을 포함하는 재배선층, 및 상기 제1 패드들을 전부 노출시키고 상기 제2 패드들 각각의 적어도 일부를 노출시키는 개구부를 갖는 솔더 마스크층을 포함하는 패키지 기판, 상기 패키지 기판의 상기 상면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드들을 포함하는 반도체 칩, 상기 반도체 칩의 아래에 배치되어, 상기 접속 패드들과 상기 제1 패드들을 연결하는 연결 범프들, 및 상기 반도체 칩과 상기 패키지 기판 사이에 배치되는 비도전성 필름층을 포함하고, 상기 제2 패드들은 상기 제1 패드들의 적어도 제1 방향을 따른 양측에 각각 배치되고, 상기 연결 범프들은 상기 제1 방향에서 상기 제2 패드들 및 상기 솔더 마스크층과 이격될 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 상면 상에 배치되는 제1 패드들 및 제2 패드들을 포함하는 재배선층, 및 상기 제1 패드들을 전부 노출시키고 상기 제2 패드들 각각의 적어도 일부를 노출시키는 개구부를 갖는 솔더 마스크층을 포함하는 패키지 기판, 상기 패키지 기판의 상기 상면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드들을 포함하는 반도체 구조물, 및 상기 접속 패드들과 상기 제1 패드들을 연결하는 연결 범프들을 포함하고, 상기 제2 패드들은 상기 제1 패드들의 그룹의 제1 방향을 따른 양측에 각각 배치되고, 상기 제1 패드들 및 상기 제2 패드들은 제1 피치(pitch)로 배치되고, 상기 연결 범프들은 상기 솔더 마스크층과 상기 제1 방향에서 상기 제1 피치의 약 30 % 이상의 거리로 이격될 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 상면 상에 배치되는 제1 패드들 및 제2 패드들을 포함하는 재배선층, 및 상기 제1 패드들을 전부 노출시키고 상기 제2 패드들 각각의 적어도 일부를 노출시키는 개구부를 갖는 솔더 마스크층을 포함하는 패키지 기판, 상기 패키지 기판의 상기 상면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드들을 포함하는 반도체 칩, 상기 접속 패드들과 상기 제1 패드들을 연결하는 연결 범프들, 및 상기 반도체 칩과 상기 패키지 기판 사이에 배치되고, 상기 연결 범프들을 둘러싸는 비도전성 필름층을 포함하고, 상기 제2 패드들은 상기 제1 패드들의 그룹의 제1 방향을 따른 양측에 각각 배치되고, 상기 제2 패드들의 상면들 및 측면들은 전체가 상기 솔더 마스크층 및 상기 비도전성 필름층으로 덮일 수 있다.
패키지 기판의 솔더 마스크층이, 연결 범프와 연결되지 않는 패드를 일부 노출하게 배치함으로써, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 확대도이다.
도 2b는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 평면도이다.
도 3은 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 패키지의 단면도 및 부분 확대도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 패키지의 단면도 및 부분 확대도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 패키지의 단면도 및 부분 확대도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 패키지의 단면도 및 부분 확대도이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 9a 내지 도 9d는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
특별히 다른 설명이 없는 한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 확대도이다. 도 2는 도 1의 'A' 영역을 확대하여 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 부분 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅰ'를 따른 평면의 일부를 확대하여 도시한다.
도 1 내지 도 2b를 참조하면, 반도체 패키지(100)는, 패키지 기판(110), 패키지 기판(110) 상의 반도체 칩(120), 반도체 칩(120)을 패키지 기판(110)과 연결하는 연결 범프들(130), 반도체 칩(120)과 패키지 기판(110) 사이의 비도전성 필름층(140), 반도체 칩(120)을 봉합하는 봉합재(150), 및 패키지 범프들(160)을 포함할 수 있다.
패키지 기판(110)은 반도체 칩(120)이 실장되는 지지 기판으로서, 반도체 칩(120)의 접속 패드(121)를 재배선하는 패키지용 기판일 수 있다. 상기 패키지용 기판은 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함할 수 있다. 패키지 기판(110)은 절연층들(111), 재배선층들(112), 재배선 비아들(113), 제1 솔더 마스크층(115), 및 제2 솔더 마스크층(116)을 포함할 수 있다. 실시예들에서, 패키지 기판(110)을 이루는 절연층들(111) 및 재배선층들(112)의 층수는 다양하게 변경될 수 있다. 일부 실시예들에서, 패키지 기판(110)은 인터포저 기판일 수도 있으며, 예를 들어, 유기 인터포저일 수 있다. 일부 실시예들에서, 패키지 기판(110)은 모듈 기판일 수도 있으며, 이 경우, 반도체 칩(120)은 반도체 패키지와 같은 반도체 구조물일 수 있다.
절연층들(111)은 절연 물질을 포함하며, 예컨대, 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 예를 들어, 절연층들(111)은 PID(Photo Imeagable Dielectric) 수지와 같은 감광성 절연 물질을 포함할 수 있다. 또는, 절연층들(111)은 무기필러와 혼합된 수지, 예컨대, ABF(Ajinomoto Build-up Film)를 포함할 수도 있다. 또는, 절연층들(111)은 프리프레그(prepreg), FR-4(Flame Retardant), 또는 BT(Bismaleimide Triazine)을 포함할 수도 있다. 절연층들(111)은 서로 동일하거나 다른 물질을 포함할 수 있다. 절연층들(111)은 각 층을 이루는 물질 및 공정 등에 따라, 사이의 경계가 구분되지 않을 수도 있다.
재배선층들(112) 및 재배선 비아들(113)은 전기적 경로를 형성할 수 있다. 재배선층들(112) 및 재배선 비아들(113)은 반도체 칩(120)을 반도체 칩(120) 외측의 영역, 즉, 반도체 칩(120)과 z 방향으로 중첩되지 않는 팬-아웃 영역까지 재배선할 수 있다. 이에 따라, 본 실시예의 반도체 패키지(100)는 팬-아웃 반도체 패키지로 지칭될 수 있다. 다만, 반도체 패키지의 형태는 이에 한정되지 않으며, 일부 실시예들에서, 반도체 패키지(100)는 팬-인 반도체 패키지를 이룰 수도 있다. 재배선층들(112) 및 재배선 비아들(113)은 그라운드 패턴, 파워 패턴, 및 신호 패턴을 포함할 수 있다. 재배선층들(112)은 x-y 평면 상에서 라인 형태로 배치될 수 있으며, 재배선 비아들(113)은 하부 또는 상부를 향하며 폭이 좁아지도록 경사진 측면을 갖는 원통 형상을 가질 수 있다. 재배선 비아들(113)은 내부가 도전성 물질로 완전히 충전된 필드(filled) 비아 구조로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 재배선 비아들(113)은 비아 홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아 형태를 가질 수도 있다.
재배선층들(112) 및 재배선 비아들(113)은 도전성 물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
재배선층들(112)은 제1 및 제2 솔더 마스크층들(115, 116)을 통해 노출되는 제1 내지 제3 패드들(112P1, 112P2, 113P3)을 포함할 수 있다. 최상부 층의 재배선층들(112) 중 일부는 제1 및 제2 패드들(112P1, 112P2)을 이룰 수 있다. 최하부 층의 재배선층들(112) 중 일부는 제3 패드들(112P3)을 이룰 수 있다. 제1 및 제2 패드들(112P1, 112P2) 각각은 제1 솔더 마스크층(115)으로부터 노출된 표면에 배치된 표면 처리층(ST)을 포함할 수 있다. 표면 처리층(ST)은 제1 패드들(112P1)의 표면 전체에 배치되고, 제2 패드들(112P2)의 표면들 중 개구부(OP)를 통해 노출된 일부에 배치될 수 있다. 표면 처리층(ST)은, 예를 들어, 금(Au), 주석(Sn), 은(Ag), 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 도시하지는 않았으나, 제3 패드들(113P3)도 제2 솔더 마스크층(116)으로부터 노출된 표면에 배치된 표면 처리층을 더 포함할 수 있다.
제1 패드들(112P1)은 반도체 칩(120)의 실장을 위한 패드들일 수 있다. 제1 패드들(112P1)은 제1 솔더 마스크층(115)에 의해 전부 노출되는 패드들일 수 있으며, 연결 범프들(130)과 연결될 수 있다. 제2 패드들(112P2)은 제1 솔더 마스크층(115)에 의해 적어도 일부가 노출되는 패드들일 수 있으며, 연결 범프들(130)과 연결되지 않을 수 있다. 제2 패드들(112P2)에서, 제1 솔더 마스크층(115)으로부터 노출된 상면들 및 측면들은 비도전성 필름층(140)으로 덮이고 비도전성 필름층(140)과 접촉할 수 있다. 제2 패드들(112P2)은 적어도 일 방향, 예컨대, x 방향을 따라 제1 패드들(112P1)의 그룹의 양측에 각각 하나씩 배치될 수 있다. 제3 패드들(112P3)은 패키지 범프들(160)과 연결되는 패드들일 수 있다.
도 2a에 도시된 것과 같이, 제2 패드(112P2)는 인접하는 재배선층(112)과 제1 피치(P1)로 배치될 수 있다. "피치(pitch)"는 일 방향에서, 구성들의 일 단부들 사이의 거리 또는 중심들 사이의 거리일 수 있으며, 상기 일 방향을 따른 상기 구성의 폭과 구성들 사이의 이격 거리의 합에 해당할 수 있다. 제2 패드(112P2)는 인접하는 제1 패드(112P1)와 제2 피치(P2)로 배치될 수 있다. 제2 피치(P2)는 제1 피치(P1)와 동일하거나 그보다 작을 수 있다. 제1 패드들(112P1)은 제3 피치(P3)로 배열될 수 있으며, 연결 범프들(130)도 제3 피치(P3)로 배열될 수 있다. 제3 피치(P3)는 예를 들어, 약 10 ㎛ 내지 약 100 ㎛의 범위일 수 있다. 제2 피치(P2)는 제3 피치(P3)의 두 배와 동일하거나 그보다 작을 수 있다. 예를 들어, 제2 피치(P2)는 제3 피치(P3)보다 크고 제3 피치(P3)의 두 배보다 작을 수 있다. 제2 피치(P2)가 상대적으로 클수록 제1 솔더 마스크층(115)과 제1 패드(112P1) 사이의 이격 거리 및 제1 솔더 마스크층(115)과 연결 범프(130) 사이의 길이(L3)가 안정적으로 확보될 수 있다. 제1 및 제2 패드들(112P1, 112P2)과 제1 솔더 마스크층(115)의 배치 관계에 대해서는 하기에 더욱 상세히 설명한다.
제1 및 제2 솔더 마스크층들(115, 116)은 재배선층(112)을 외부의 물리적 및 화학적 손상으로부터 보호하는 솔더 레지스트 층일 수 있다. 제제1 및 제2 솔더 마스크층들(115, 116)은 절연 물질을 포함하며, 예를 들어, 프리프레그, ABF, FR-4, BT, 또는 포토 솔더레지스트(Photo Solder Resist, PSR)를 포함할 수 있다. 제1 솔더 마스크층(115)은 패키지 기판(110)의 상면을 이루며, 재배선층(112)의 적어도 일부, 예컨대, 제1 및 제2 패드들(112P1, 112P2)을 노출시키는 개구부(OP)를 가질 수 있다. 제2 솔더 마스크층(116)은 재배선층(112)의 적어도 일부, 예컨대, 제3 패드들(112P3)을 노출시키는 복수의 개구부들을 가질 수 있다.
도 2a에 도시된 것과 같이, 제1 솔더 마스크층(115)에서 x 방향을 따라 개구부(OP)를 정의하는 단부는 제2 패드들(112P2)의 상면 상에 위치할 수 있다. 제1 솔더 마스크층(115)은 제2 패드들(112P2)의 상면들을 일부 덮고 일부 노출시킬 수 있다. 제1 솔더 마스크층(115)은 제2 패드들(112P2)의 측면들 중 제1 패드들(112P1)을 향하는 측면들을 노출시키고 그 반대 측면들을 덮을 수 있다.
제1 솔더 마스크층(115)은 제2 패드들(112P2)의 상면의 제1 길이(L1)의 약 50 % 이하, 특히, 약 30 % 이하인 제2 길이(L2)에 해당하는 영역을 덮을 수 있다. 즉, 제1 솔더 마스크층(115)은 제2 패드들(112P2)의 상면의 약 30 % 이상, 예컨대, 상면의 약 50 % 내지 약 100 %를 노출시킬 수 있다. 제2 길이(L2) 대 제1 길이(L1)의 비율(L2/L1)은 제2 피치(P2), 제1 및 제2 패드들(112P1, 112P2)의 x 방향에서의 길이, 공정 상 편차 발생 범위 등을 고려하여 선택될 수 있다. 예를 들어, 공정 상의 편차에 의해 개구부(OP)가 형성되는 영역이 x 방향을 따라 쉬프트되는 경우에도, 제2 패드들(112P2)은 적어도 일부가 노출되도록 상기 비율(L2/L1)이 결정될 수 있다.
제1 솔더 마스크층(115)은 인접하는 연결 범프(130)로부터 x 방향을 따라 제3 길이(L3)로 이격될 수 있다. 제3 길이(L3)는 제1 길이(L1)보다 클 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제3 길이(L3)는 제2 피치(P2)의 약 30 % 이상, 예컨대, 약 30 % 내지 90 %의 범위일 수 있다. 제3 길이(L3)가 상기 범위보다 작은 경우, 공정 상 편차에 의해 불량이 발생할 가능성이 높아지고, 상기 범위보다 큰 경우 제1 솔더 마스크층(115)에 의해 보호되는 재배선층들(112)의 면적이 상대적으로 감소할 수 있다.
제1 솔더 마스크층(115)의 개구부(OP)는 도 2b에 도시된 것과 같이, 일 방향, 예컨대 x 방향을 따라 상대적으로 길게 연장되고, y 방향을 따라 연결 범프(130)에 해당하는 길이를 가질 수 있으나, 이에 한정되지는 않는다. 제1 솔더 마스크층(115)은 이와 같은 개구부(OP)를 하나 또는 복수개 가질 수 있다.
제1 패드들(112P1)이 미세 피치로 배열되면서 제2 패드들(112P2)이 배치되지 않는 비교예의 경우, 제1 솔더 마스크층(115)이 개구부(OP)에 인접한 영역에서 절연층(111)으로부터 들뜨는 형상이 발생할 수 있다. 구체적으로, 개구부(OP)의 형성 시 공정 편차가 발생하여 제1 솔더 마스크층(115)의 단부가 제1 패드(112P1)에 인접하게 위치하게 되면, 개구부(OP) 형성을 위한 식각 물질이 제1 솔더 마스크층(115)과 제1 패드(112P1)의 사이에 잔존하게되어, 제1 솔더 마스크층(115)의 하면이 절연층(111)으로부터 들뜨는 형상이 발생할 수 있다. 이 경우, 반도체 칩(120)을 실장하는 열압착 본딩(Thermal Compression Bonding, TCB) 공정 시에, 연결 범프(130) 물질이 모세관 현상으로 인하여 제1 솔더 마스크층(115)이 들뜬 영역으로 연장되어 인접하는 재배선층(112)과 전기적인 단락(short)이 발생할 수 있다.
하지만, 실시예의 반도체 패키지(100)에서는, 제2 패드들(112P2)을 제1 패드들(112P1)의 양 측에 배치하여 제1 솔더 마스크층(115)의 단부와 접하게 함으로써, 개구부(OP)의 형성 시 공정 편차가 발생하여도 제1 솔더 마스크층(115)의 단부가 제1 패드들(112P1)에 인접하게 위치하지 않을 수 있다. 따라서 상기와 같은 불량 발생이 방지될 수 있다.
반도체 칩(120)은, 패키지 기판(110)의 상면 상에 배치되며, 하면 상의 접속 패드들(121)을 포함할 수 있다. 반도체 칩(120)은 패키지 기판(110) 상에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다. 반도체 칩(120)은, 접속 패드들(121)이 배치된 하부에 위치하며 집적 회로(Integrated Circuit, IC)가 배치된 소자층 또는 활성층을 포함할 수 있다. 반도체 칩(120)은 로직 반도체 칩 및/또는 메모리 반도체 칩을 포함할 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 프로세서(Graphic Processing Unit, GPU), 필드 프로그램어블 게이트 어레이(Field Programmable Gate Array, FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC)일 수 있다. 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다.
반도체 칩(120)의 몸체부는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있으며, 접속 패드들(121)은 텅스텐(W), 알루미늄(Al), 구리(Cu) 등과 같은 도전성 물질을 포함할 수 있다. 접속 패드들(121)은 베어(bare) 칩의 패드, 예를 들어, 알루미늄(Al) 패드일 수 있으나, 실시예들에 따라서, 패키지드(packaged) 칩의 패드, 예를 들어, 구리(Cu) 패드일 수도 있다.
접속 패드들(121)은 연결 범프들(130)을 통해 재배선층(112)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 접속 패드들(121)은 반도체 칩(120)의 상기 몸체부 내에 배치되어 하면이 반도체 칩(120)의 하면을 이루도록 배치될 수도 있다. 일부 실시예들에서, 반도체 칩(120)의 하면 상에는 접속 패드들(121)을 노출시키는 패시베이션층이 더 배치될 수 있다. 상기 패시베이션층은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
연결 범프들(130)은 반도체 칩(120)의 접속 패드들(121)을 패키지 기판(110)의 제1 패드들(112P1)과 물리적 및 전기적으로 연결할 수 있다. 연결 범프들(130)은 제2 패드들(112P2)과는 연결되지 않을 수 있다. 연결 범프들(130)은 볼 또는 기둥 형태를 가질 수 있다. 연결 범프들(130)은 제1 패드들(112P1)의 상면들 및 측면들의 상부 일부를 덮을 수 있다. 상술한 것과 같이, 연결 범프들(130)은 제1 솔더 마스크층(115)과 x 방향을 따라 제3 길이(L3)로 이격되어 배치될 수 있다. 본 실시예에서, 연결 범프들(130)은 최상부의 절연층(111)의 상면과 z 방향을 따라 제4 길이(L4)로 이격되어 배치될 수 있다.
연결 범프들(130)은 예를 들어, 주석(Sn) 또는 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 실시예들에서, 연결 범프들(130)의 개수 및 이에 따른 제1 패드들(112P1)의 개수 및 배치 형태는 다양하게 변경될 수 있다.
비도전성 필름층(140)은 반도체 칩(120)과 패키지 기판(110)의 사이에서 연결 범프들(130)을 둘러싸도록 배치될 수 있다. 비도전성 필름층(140)은 언더필층으로 지칭될 수도 있다. 비도전성 필름층(140)은 비도전성 폴리머를 포함할 수 있으며, 예를 들어, 비도전성 페이스트(non conductive paste, NCP)를 포함할 수 있다.
비도전성 필름층(140)은 TCB 공정 시에, 반도체 칩(120)의 하면 또는 패키지 기판(110)의 상면에 형성된 후, 반도체 칩(120)과 패키지 기판(110)의 사이를 채우게 될 수 있다. 이에 따라, 비도전성 필름층(140)은 반도체 칩(120)의 단부들의 외측으로 돌출된 형상을 가질 수 있다. 비도전성 필름층(140)이 반도체 칩(120)의 측면들로부터 수평하게 돌출된 길이는, 하면 및 상면에서보다 두께 방향의 중앙에서 더 클 수 있다.
봉합재(150)는 반도체 칩(120)을 봉합하여 보호할 수 있다. 봉합재(150)는 반도체 칩(120)의 측면들 및 상면을 덮도록 배치될 수 있으나, 이에 한정되지는 않는다. 봉합재(150)는 절연 물질을 포함할 수 있으며, 예컨대, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 무기필러 및/또는 유리섬유를 포함하는 프리프레그, ABF, FR-4, BT, EMC(Epoxy Molding Compound), 또는 PID를 포함할 수 있다.
패키지 범프들(160)은 패키지 기판(110)의 하면 상에서 제2 솔더 마스크층(116)의 개구부들에 배치될 수 있다. 패키지 범프들(160)은 반도체 패키지(100)를 메인 보드 등의 외부 장치와 물리적 및/또는 전기적으로 연결할 수 있다. 패키지 범프들(160)은 연결 범프들(130)보다 큰 크기 및 직경을 가질 수 있다. 패키지 범프들(160)은 저융점 금속, 예를 들어, 주석(Sn), 주석(Sn)을 포함하는 합금(Sn-Ag-Cu) 등을 포함할 수 있으나, 이에 한정되지는 않는다. 패키지 범프들(160)은 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 패키지 범프들(160)은 솔더볼(solder ball)일 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 패키지의 부분 확대도이다. 도 3은 도 2a에 대응하는 영역을 도시한다.
도 3을 참조하면, 반도체 패키지(100a)에서, 연결 범프들(130)의 배치 형상이 도 2a의 실시예에서와 다를 수 있다. 연결 범프들(130)은 제1 패드들(112P1)의 상면들 및 측면들 전체를 덮을 수 있다. 연결 범프들(130)은 최상부 절연층(111)의 상면과도 접촉할 수 있으나, 이에 한정되지는 않는다. 이 경우에도, 연결 범프들(130)은 제1 솔더 마스크층(115)과 x 방향에서 이격될 수 있다.
이와 같이 실시예들에서, 연결 범프들(130)이 제1 패드들(112P1)과 연결되는 형태는 다양하게 변경될 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 패키지의 단면도 및 부분 확대도이다. 도 4a 및 도 4b는 도 1 및 도 2a에 대응하는 영역을 각각 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 패키지(100b)에서, 제1 솔더 마스크층(115)의 개구부(OP)는 x 방향에서 제1 패드들(112P1)을 중심으로 비대칭적으로 배치될 수 있다.
본 실시예에서, 제1 솔더 마스크층(115)은 좌측의 제2 패드(112P2)의 상면 전체를 덮고, 우측의 제2 패드(112P2)의 상면 전체를 노출시킬 수 있다. 이와 같이, 공정 상 개구부(OP)가 쉬프트되어 형성되는 경우에도, 제1 솔더 마스크층(115)은 제2 패드들(112P2)을 적어도 일부 노출시킬 수 있다. 이에 따라, 제1 솔더 마스크층(115)의 단부가 제1 패드들(112P1)과 인접함에 따른 불량 발생이 방지될 수 있다. 일부 실시예들에서, 예컨대, 우측의 제2 패드(112P2)는 전체가 노출될 수도 있을 것이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 패키지의 단면도 및 부분 확대도이다. 도 5a 및 도 5b는 도 1 및 도 2a에 대응하는 영역을 각각 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(100c)에서, 제2 패드들(112P2)은 제1 패드들(112P1)에 인접하게 배치되는 제2 인접 패드들(112P2a) 및 제2 인접 패드(112P2a)에 의해 제1 패드들(112P1)과 이격되어 배치되는 제2 이격 패드들(112P2b)을 포함할 수 있다. 제2 패드들(112P2)은 모두 연결 범프들(130)과 연결되지 않을 수 있다.
제2 인접 패드들(112P2a)은 제1 솔더 마스크층(115)을 통해 전체가 노출될 수 있으며, 개구부(OP) 내에 위치할 수 있다. 제2 이격 패드들(112P2b)은 상면들의 일부가 제1 솔더 마스크층(115)으로 덮일 수 있다. 이에 따라, 연결 범프(130)와 제1 솔더 마스크층(115) 사이의 길이(L3)는 더욱 증가될 수 있다.
본 실시예에서와 같이 제1 솔더 마스크층(115)은 제2 패드들(112P2) 중 일부인 제2 인접 패드들(112P2a)을 완전히 노출시키도록 배치될 수 있다. 일부 실시예들에서, 제1 패드들(112P1)의 그룹과 일측의 제2 이격 패드(112P2b)의 사이에는 복수의 제2 인접 패드들(112P2a)이 배치될 수도 있을 것이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 패키지의 단면도 및 부분 확대도이다. 도 6a 및 도 6b는 도 1 및 도 2a에 대응하는 영역을 각각 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 패키지(100d)에서, 제2 패드들(112P2d)은 전체가 제1 솔더 마스크층(115)에 의해 노출될 수 있다. 제1 솔더 마스크층(115)의 단부는 제2 패드들(112P2d)과 그 외측의 재배선층(112)의 사이에 위치할 수 있다.
일부 실시예들에서, 제1 솔더 마스크층(115)의 개구부(OP)는 제1 패드들(112P1)의 그룹들을 기준으로 비대칭적으로 배치될 수 있다. 이에 따라, 일부 실시예들에서, 제2 패드들(112P2d) 중 하나는 외측 측면, 예컨대 제1 패드들(112P1)을 향하지 않는 측면이 제1 솔더 마스크층(115)과 접촉할 수도 있을 것이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 패키지의 단면도 및 부분 확대도이다. 도 7a 및 도 7b는 도 1 및 도 2a에 대응하는 영역을 각각 도시한다.
도 7a 및 도 7b를 참조하면, 반도체 패키지(100e)에서, 재배선층들(112)은 제1 패드들(112P1)의 사이에 배치되는 제4 패드들(112P4)을 더 포함할 수 있다.
제4 패드들(112P4)은 전체가 제1 솔더 마스크층(115)의 개구부(OP)를 통해 노출될 수 있다. 제4 패드들(112P4)은 도시되지 않은 단면에서 연결 범프들(130)과 연결될 수 있다. 이와 같이 실시예들에서, 제1 패드들(112P1)은 제4 패드들(112P4)과 같은 다른 패드들과 함께 개구부(OP) 내에 배열될 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도들이다.
도 8a를 참조하면, 반도체 패키지(1000)는 도 1의 실시예에서와 달리, 제1 반도체 패키지(100f) 상에 배치된 제2 반도체 패키지(200)를 더 포함할 수 있다. 즉, 반도체 패키지(1000)는 제1 반도체 패키지(100f) 상에 제2 반도체 패키지(200)가 적층된 패키지 온 패키지(Package on Package, POP) 타입일 수 있으며, 기능적으로는 시스템 인 패키지(System in Package, SIP)일 수 있다.
제1 반도체 패키지(100f)는 도 1 내지 도 2b를 참조하여 상술한 반도체 패키지(100)와 비교하여, 봉합재(150)를 관통하는 도전성 포스트들(170) 및 도전성 포스트들(170) 상의 인터포저 기판(180)을 더 포함할 수 있다.
도전성 포스트들(170)은 패키지 기판(110)과 인터포저 기판(180)의 사이에 배치되어, 패키지 기판(110)과 인터포저 기판(180)을 전기적으로 연결할 수 있다. 도전성 포스트들(170)은 패키지 기판(110)과 인터포저 기판(180)의 사이에서 수직 방향, 예컨대 z 방향으로 연장되어, 재배선층(112) 및 상부 배선층(182)을 전기적으로 연결하는 수직 연결 경로를 제공할 수 있다. 도전성 포스트들(170)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb), 또는 이들을 포함하는 합금을 포함할 수 있으며, z 방향으로 연장된 구형 또는 볼 형상을 가질 수 있다.
인터포저 기판(180)은 제1 패키지(100f)의 상면에 재배선층을 제공하는 기판으로서, POP 구조에서 하부 패키지와 상부 패키지의 사이에 배치될 수 있다. 인터포저 기판(180)은 상부 절연층들(181), 상부 배선층들(182), 및 배선 비아들(183)을 포함할 수 있다. 상부 절연층들(181), 상부 배선층들(182), 및 배선 비아들(183) 각각은, 상술한 패키지 기판(110)의 절연층들(111), 재배선층들(112), 및 재배선 비아들(113)과 동일하거나 유사한 특징을 가지므로, 중복되는 설명은 생략한다. 상부 절연층들(181) 중 최상부 및 최하부의 상부 절연층들(181)은 상부 배선층들(132)을 보호하는 솔더 마스크층일 수 있으며, 상부 배선층들(132)의 적어도 일부를 노출시키는 개구부들을 포함할 수 있다.
제1 반도체 패키지(100f)는 도 1 내지 도 2b의 실시예에 따른 제1 및 제2 패드들(112P1, 112P2) 및 제1 솔더 마스크층(115)을 포함하는 구조로 도시되었으나, 이에 한정되지 않는다. 예시적인 실시예들에서, 제1 반도체 패키지(100f)에는 도 1 내지 도 7b를 참조하여 상술한 실시예들 중 어느 하나가 채용될 수 있다.
제2 반도체 패키지(200)는 기판(210), 상부 반도체 칩들(220), 상부 봉합재(230), 및 상부 연결 범프들(260)을 포함할 수 있다.
기판(210)은 상면 및 하면을 통해 노출되는 상부 패드들(212) 및 하부 패드들(211)을 포함할 수 있다. 기판(210)은 예를 들어, 실리콘(Si), 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 기판(210)은 내부에 배선 패턴들에 의한 전기적 경로(213)를 포함할 수 있으며, 상기 배선 패턴들은 다층 구조를 가질 수 있다.
상부 반도체 칩들(220)은 로직 반도체 칩 및/또는 메모리 반도체 칩을 포함할 수 있다. 상부 반도체 칩들(220)은 하부에 소자층이 배치되어 하면이 활성면일 수 있으나, 활성면의 배치 위치는 실시예들에서 다양하게 변경될 수 있다. 상부 반도체 칩들(220)은 기판(210) 상에 와이어본딩 또는 플립칩 본딩 방식으로 실장될 수 있다. 예를 들어, 복수의 상부 반도체 칩들(220)은 기판(210) 상에 수직 방향으로 적층되고, 본딩 와이어(WB)에 의해 기판(210)의 상부 패드(212)에 전기적으로 연결될 수 있다. 예를 들어, 상부 반도체 칩들(220)은 메모리 칩을 포함하고, 제1 반도체 패키지(100f)의 반도체 칩(120)은 AP칩을 포함할 수 있다.
상부 봉합재(230)는 상부 반도체 칩들(220)을 둘러싸도록 배치되어, 상부 반도체 칩들(220)을 보호하는 역할을 할 수 있다. 상부 봉합재(230)는 예를 들어, 실리콘(silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 이루어질 수 있다.
상부 연결 범프들(260)은 기판(210)의 하면 상에 배치될 수 있다. 상부 연결 범프들(260)은 제2 반도체 패키지(200)를 하부의 제1 반도체 패키지(100f)와 연결하고, 이에 의해 제1 및 제2 반도체 패키지들(100f, 200)이 전기적으로 연결될 수 있다. 상부 연결 범프들(260)은 도전성 물질, 예를 들어, 솔더, 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
다만, 이와 같은 제2 반도체 패키지(200)의 구조는 예시적인 것으로, 다양한 구조를 갖는 반도체 패키지들이 제1 반도체 패키지(100f) 상에 적층될 수 있다.
도 8b를 참조하면, 반도체 패키지(2000)는 도 1의 실시예에서와 달리, 패키지 기판(110) 상의 반도체 칩(120a) 상에 적층되어 배치된 복수의 상부 반도체 칩들(220a)을 더 포함할 수 있다. 예를 들어, 반도체 패키지(2000)는 SIP로서, 반도체 칩(120a)은 로직 반도체 칩이고, 상부 반도체 칩들(220a)은 메모리 반도체 칩들일 수 있다. 또는, 반도체 칩(120a)은 로직 반도체 칩이면서 메모리 반도체 칩일 수 이고, 상부 반도체 칩들(220a)은 메모리 반도체 칩들일 수 있다.
본 실시예의 반도체 칩(120a)은, 하부의 제1 영역(CR1) 및 상부의 제2 영역(CR2)을 가질 수 있으며, 소자층들(122) 및 관통 비아들(125)을 더 포함할 수 있다. 제1 영역(CR1)은 소자 영역일 수 있으며, 제2 영역(CR2)을 기반으로 반도체 칩을 구성하는 트랜지스터 및/또는 메모리 셀들과 같은 소자들이 형성된 영역일 수 있다. 제2 영역(CR2)은 기판 영역일 수 있으며, 예를 들어, 실리콘(Si)과 같은 반도체 물질을 포함하는 영역일 수 있다. 도 8b에서, 반도체 칩(120a)은 상부 반도체 칩들(220a)보다 큰 것으로 도시되었으나, 반도체 칩(120a)의 크기는 이에 한정되지는 않는다. 일부 실시예들에서, 반도체 칩(120a)은 상부 반도체 칩들(220a)과 동일한 크기를 가질 수도 있을 것이다.
소자층들(122)은 제1 영역(CR1)에 배치되어 상기 소자들을 구성할 수 있다. 관통 비아들(125)은 반도체 칩(120a)의 제2 영역(CR2)을 관통할 수 있다. 일부 실시예들에서, 관통 비아들(125)은 제1 영역(CR1)의 적어도 일부를 더 관통할 수 있다. 관통 비아들(125)은 제1 영역(CR1)의 소자층들(122)과 전기적으로 연결될 수 있으며, 상부 반도체 칩들(220a)과 패키지 기판(110) 사이에 전기적 연결을 제공할 수 있다. 관통 비아들(125)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
상기 설명 이외에, 패키지 기판(110) 및 반도체 칩(120a)에 대해서는 도 1 내지 도 2b를 참조하여 상술한 반도체 패키지(100)에 대한 설명이 동일하게 적용될 수 있다.
상부 반도체 칩들(220a)은 반도체 칩(120a) 상에 z 방향을 따라 적층되어 배치될 수 있다. 상부 반도체 칩들(220a)은 최상부의 상부 반도체 칩(220a)을 제외하고 관통 비아들(125)을 포함할 수 있다. 반도체 칩(120a)과 상부 반도체 칩(220a)의 사이에는 제1 연결 영역(BS1)이 형성되고, 제2 반도체 칩들(220a)의 사이에는 제2 내지 제4 연결 영역들(BS2, BS3, BS4)이 각각 위치할 수 있다. 제1 내지 제4 연결 영역들(BS1, BS2, BS3, BS4)은, 구체적으로 도시하지는 않았으나, 적어도 일부가 패키지 기판(110)과 반도체 칩(120a)의 사이의 연결 영역과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 제1 내지 제4 연결 영역들(BS1, BS2, BS3, BS4) 각각에서, 연결 범프들(130)과 연결되는 제1 패드들(112P1) 외에, 제2 패드들(112P2)의 적어도 일부가 제1 솔더 마스크층(115)에 의해 노출될 수 있다.
도 9a 내지 도 9d는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 9a 내지 도 9d에서는 도 1 및 도 2b의 반도체 패키지를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 9a를 참조하면, 캐리어 기판(10) 상에 패키지 기판(110)이 준비될 수 있다.
패키지 기판(110)은 상면에 제1 솔더 마스크층(115)이 형성된 상태일 수 있다. 제1 솔더 마스크층(115)의 개구부(OP)를 통해 제1 패드들(112P1)이 전부 노출되고, 제2 패드들(112P2)이 적어도 일부 노출되도록 형성될 수 있다.
제1 및 제2 패드들(112P1, 112P2)이 상대적으로 미세 피치로 배열된 경우에도, 제1 솔더 마스크층(115)의 단부들은 제2 패드들(112P2) 상에 위치하므로 제1 패드들(112P1)로부터 충분히 이격될 수 있다. 따라서, 제1 패드(112P1)와 제1 솔더 마스크층(115)의 단부 사이의 공간이 상대적으로 좁아 식각 잔여 반응이 일어나는 경우와 달리, 제1 솔더 마스크층(115)이 절연층(111)의 상면으로부터 들뜨는 현상이 방지될 수 있다.
도 9b를 참조하면, 제1 솔더 마스크층(115)의 개구부(OP)를 통해 노출된 제1 및 제2 패드들(112P1, 112P2)의 표면들에 표면 처리층(ST)을 형성할 수 있다.
표면 처리층(ST)은 예를 들어, 도금 공정에 의해 형성할 수 있으며, 니켈(Ni) 및 금(Au) 중 적어도 하나를 포함할 수 있다. 다만, 일부 실시예들에서, 본 단계는 생략될 수도 있다.
도 9c를 참조하면, 패키지 기판(110) 상에 반도체 칩(120)을 실장할 수 있다.
반도체 칩(120)은 하면 상에 비도전성 필름층(140)이 형성되고, 접속 패드들(121)의 하면들 상에 연결 범프들(130)이 배치된 상태로 준비될 수 있다. 일부 실시예들에서, 비도전성 필름층(140)은 패키지 기판(110)의 상면에 형성될 수도 있다. 반도체 칩(120)은 예를 들어, TCB 공정에 의해 패키지 기판(110)에 본딩될 수 있다. 이 경우, 반도체 칩(120)은 별도의 본딩 툴을 이용하여 패키지 기판(110) 상에 정열되고, 상기 본딩 툴로부터 열 및 압력을 인가받아 패키지 기판(110)에 본딩될 수 있다.
TCB 공정에 의하는 경우, 리플로우 공정을 이용하는 경우에 비하여, 압력이 더 가해질 수 있다. 따라서, 제1 솔더 마스크층(115)이 절연층(111)의 상면으로부터 들뜨는 현상이 발생하는 경우, 연결 범프들(130)이 제1 솔더 마스크층(115)과 절연층(111)의 사이로 흘러들어갈 수 있다. 하지만, 본 발명의 실시예들에 따르면, 제1 솔더 마스크층(115)의 들뜸 현상이 방지되므로, 상기와 같이 연결 범프들(130)의 제1 솔더 마스크층(115)의 하면 상으로 연장되는 불량도 방지될 수 있다.
도 9d를 참조하면, 실장된 반도체 칩(120) 상에 봉합재(150)를 형성할 수 있다.
반도체 칩(120)이 실장되는 공정 중에, 비도전성 필름층(140)은 일부 용융되었다가 경화될 수 있다. 이에 따라, 비도전성 필름층(140)은 반도체 칩(120)의 외측으로 돌출된 형상을 가질 수 있으며, 두께 방향을 따른 중심에서 상대적으로 돌출된 길이가 클 수 있다.
봉합재(150)는 반도체 칩(120)을 덮고 패키지 기판(110)의 상면을 덮도록 형성될 수 있다. 봉합재(150)는 필름 형태의 봉합 물질을 라미네이션 하거나, 액상 형태의 봉합 물질을 도포 및 경화 방법으로 형성할 수 있다. 봉합재(150)는 절연 물질, 예를 들어, EMC를 포함할 수 있다.
도 1을 함께 참조하면, 패키지 기판(110)의 아래에서, 캐리어 기판(10)을 제거하고, 패키지 범프들(160)을 형성할 수 있다. 패키지 범프들(160)은 예를 들어, 패키지 범프들(160)을 이루는 도전성 볼을 부착하고, 리플로우(reflow) 공정을 수행함으로써 형성할 수 있다. 이에 의해, 도 1의 반도체 패키지(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 캐리어 기판 100: 반도체 패키지
110: 패키지 기판 111: 절연층
112: 재배선층 112P1: 제1 패드
112P2: 제2 패드 113: 재배선 비아
120: 반도체 칩 121: 접속 패드
130: 연결 범프 140: 비도전성 필름층
150: 봉합재 160: 패키지 범프

Claims (10)

  1. 상면 상에 배치되는 제1 패드들 및 제2 패드들을 포함하는 재배선층, 및 상기 제1 패드들을 전부 노출시키고 상기 제2 패드들 각각의 적어도 일부를 노출시키는 개구부를 갖는 솔더 마스크층을 포함하는 패키지 기판;
    상기 패키지 기판의 상기 상면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드들을 포함하는 반도체 칩;
    상기 반도체 칩의 아래에 배치되어, 상기 접속 패드들과 상기 제1 패드들을 연결하는 연결 범프들; 및
    상기 반도체 칩과 상기 패키지 기판 사이에 배치되는 비도전성 필름층을 포함하고,
    상기 제2 패드들은 상기 제1 패드들의 적어도 제1 방향을 따른 양측에 각각 배치되고,
    상기 연결 범프들은 상기 제1 방향에서 상기 제2 패드들 및 상기 솔더 마스크층과 이격되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 솔더 마스크층은 적어도 상기 제2 패드들 각각의 상기 제1 패드들을 향하는 측면을 노출시키는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 솔더 마스크층은 상기 제2 패드들 각각의 상면을 50 % 내지 100 %의 범위로 노출시키는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 솔더 마스크층에서, 상기 개구부를 정의하는 단부는 상기 제2 패드들의 상면 상에 위치하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 연결 범프들의 피치는 10 ㎛ 내지 100 ㎛의 범위인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 솔더 마스크층은 상기 제1 방향에서 상기 제1 패드들을 기준으로 비대칭적으로 상기 제2 패드들을 노출시키는 반도체 패키지.
  7. 상면 상에 배치되는 제1 패드들 및 제2 패드들을 포함하는 재배선층, 및 상기 제1 패드들을 전부 노출시키고 상기 제2 패드들 각각의 적어도 일부를 노출시키는 개구부를 갖는 솔더 마스크층을 포함하는 패키지 기판;
    상기 패키지 기판의 상기 상면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드들을 포함하는 반도체 구조물; 및
    상기 접속 패드들과 상기 제1 패드들을 연결하는 연결 범프들을 포함하고,
    상기 제2 패드들은 상기 제1 패드들의 그룹의 제1 방향을 따른 양측에 각각 배치되고,
    상기 제1 패드들 및 상기 제2 패드들은 제1 피치(pitch)로 배치되고,
    상기 연결 범프들은 상기 솔더 마스크층과 상기 제1 방향에서 상기 제1 피치의 30 % 이상의 거리로 이격되는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제2 패드들은 상기 연결 범프들과 연결되지 않는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 제2 패드들 중 일부는 상기 솔더 마스크층의 상기 개구부에 의해 전부 노출되는 반도체 패키지.
  10. 상면 상에 배치되는 제1 패드들 및 제2 패드들을 포함하는 재배선층, 및 상기 제1 패드들을 전부 노출시키고 상기 제2 패드들 각각의 적어도 일부를 노출시키는 개구부를 갖는 솔더 마스크층을 포함하는 패키지 기판;
    상기 패키지 기판의 상기 상면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드들을 포함하는 반도체 칩;
    상기 접속 패드들과 상기 제1 패드들을 연결하는 연결 범프들; 및
    상기 반도체 칩과 상기 패키지 기판 사이에 배치되고, 상기 연결 범프들을 둘러싸는 비도전성 필름층을 포함하고,
    상기 제2 패드들은 상기 제1 패드들의 그룹의 제1 방향을 따른 양측에 각각 배치되고,
    상기 제2 패드들의 상면들 및 측면들은 전체가 상기 솔더 마스크층 및 상기 비도전성 필름층으로 덮이는 반도체 패키지.
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