KR20070109322A - 적층형 다중칩 패키지 및 그 제조 방법 - Google Patents

적층형 다중칩 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20070109322A
KR20070109322A KR1020060042127A KR20060042127A KR20070109322A KR 20070109322 A KR20070109322 A KR 20070109322A KR 1020060042127 A KR1020060042127 A KR 1020060042127A KR 20060042127 A KR20060042127 A KR 20060042127A KR 20070109322 A KR20070109322 A KR 20070109322A
Authority
KR
South Korea
Prior art keywords
chip
rewiring
pad
circuit board
printed circuit
Prior art date
Application number
KR1020060042127A
Other languages
English (en)
Other versions
KR100805092B1 (ko
Inventor
정기조
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to KR1020060042127A priority Critical patent/KR100805092B1/ko
Publication of KR20070109322A publication Critical patent/KR20070109322A/ko
Application granted granted Critical
Publication of KR100805092B1 publication Critical patent/KR100805092B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 적층형 다중칩 패키지는, 일반적인 재배치 기술을 응용하여 웨이퍼 상의 칩 내에서 전기적 특성이 중요하게 작용되는 패드에는 플립칩 접속을 적용하기 위한 재배선 및 범핑패드를 형성하고, 동시에 나머지 패드에는 와이어 본딩 접속을 적용하기 위한 와이어 본딩패드를 형성하며, 이때 제1유전체층을 형성할 때에는 와이어 본딩패드가 위치할 방향으로 반도체칩 상면 가장자리에 제1유전체층이 존재하지 않도록 홈을 형성하고, 제2유전체층을 형성할 때에는 와이어 본딩패드 부분도 유전체층이 존재하지 않도록 노출시켜 기존의 다중칩 패키지에 사용되는 스페이서 없이도 와이어 본딩 접속이 용이한 공간을 확보하여 패키지 두께를 줄일 수 있는 구조를 제공한다.

Description

적층형 다중칩 패키지 및 그 제조 방법{STACKED MULTI-CHIP PACKAGE AND THE FABRICATION METHOD THEREOF}
도 1 은 종래의 적층형 다중칩 패키지 구조를 도시한 단면도,
도 2a 내지 도 2f 는 본 발명의 일 실시예에 따른 적층형 다중칩 패키지의 제조단계 중 재배선 공정의 각 단계를 도시한 단면도,
도 3 은 본 발명의 일 실시예에 따른 적층형 다중칩 패키지의 제조단계 중 재배선 공정 후 와이어 본딩 단계를 도시한 단면도,
도 4 는 본 발명의 일 실시예에 따른 적층형 다중칩 패키지 구조를 도시한 단면도,
도 4a 는 도 4 의 A부분을 확대한 단면도,
도 4b 는 도 4 의 B부분의 평면구조를 확대한 평면도,
도 5 는 본 발명의 다른 실시예에 따른 적층형 다중칩 패키지 구조를 도시한 단면도,
도 6 은 본 발명의 또 다른 실시예에 따른 적층형 다중칩 패키지 구조를 도시한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 인쇄회로기판 30a: 기판패드
40: 제1재배선칩 41: 제1반도체칩
41a: 제1칩패드 43: 제1보호막(제1유전체층)
45: 제2보호막(제2유전체층) 47: 제1재배선
47a: 제1본딩패드 50: 제2재배선칩
51: 제2반도체칩 51a: 제2칩패드
53: 제1보호막(제1유전체층) 55: 제2보호막(제2유전체층)
57: 제2재배선 60: 본딩와이어
70: 접착부재 80: 범프
90: 봉지재
s1: 제1홈, 제2영역 s2: 제2홈, 제1영역
본 발명은 적층형 다중칩 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 동종 간의 칩 혹은 이종 간의 칩을 적층시켜 하나의 패키지 안에 구현하는 적층형 다중칩 패키지 및 그 제조방법에 관한 것이다.
최근 전자기기의 경박단소화 추세에 따라 반도체 소자를 탑재하는 패키징 기술의 고기능 및 고밀도실장이 요구되고 있다. 이러한 요구에 따라 최근 반도체 소자 칩을 최소한의 공간 내에 패키징하는 다중칩 패키지류나 칩 스케일 패키지류가 주류를 이루고 있는 실정이다.
도 1 은 종래의 적층형 다중칩 패키지를 도시한 단면도이다.
도면을 참조하면, 솔더마스크가 도포되지 않은 기판패드(10a)를 가지는 인쇄회로기판(10)의 상면에 접착부재(11)를 개재하여 제1재배선칩(14)을 부착시키고, 제1재배선칩(14) 위에 접착부재(11)를 개재하여 제1재배선칩(14)의 와이어 본딩 공간을 확보하기 위한 스페이서(12)를 부착시키고, 이 스페이서(12) 위에 접착부재(11)를 개재하여 제2재배선칩(15)을 적층시킨다.
스페이서(12)를 통하여 확보된 공간을 이용하여 제1재배선칩의 패드(14a)와 인쇄회로기판의 기판패드(10a)를 본딩와이어(13)로 접속 연결한다. 또한, 제2재배선칩의 패드(15a)와 인쇄회로기판의 기판패드(10a)를 본딩와이어(13)로 접속 연결한다. 그 다음, 본딩와이어(13)와 적층된 칩(14, 15)을 보호하기 위하여 봉지재(18)로 몰딩한다.
그런데, 종래의 적층형 다중칩 패키지 구조에는 다음과 같은 문제점이 있다.
첫째, 제1재배선칩(14)의 와이어 본딩 접속에 필요한 공간 확보를 위하여 스페이서(12)를 사용하게 됨으로써, 이 스페이서(12)의 두께만큼 전체 패키지의 두께가 증가하게 되는 문제가 있다. 또한, 제2재배선칩(15)이 와이어 본딩 접속되면서 제2재배선칩(15) 위쪽으로 본딩와이어(13)가 돌출되고, 몰딩(18) 공정 시에는 이 돌출된 부분을 완전히 덮어야하기 때문에 돌출된 본딩와이어 높이 이상으로 패키지 두께가 증가하게 된다.
둘째, 적층된 칩(14, 15)이 본딩와이어(13)로 접속되기 때문에 제2재배선칩(15)의 경우 상대적으로 본딩와이어(13)의 길이가 길어지게 되어, 고속의 디지털 소자나 고주파의 통신소자 등을 적층할 경우에는 전기적으로 문제가 발생할 소지가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서,
첫째, 상·하부에 적층된 칩이 동종 혹은 이종의 칩인지 여부에 관계없이, 그리고 상·하부에 적층된 칩의 크기나 본딩패드의 배치에 관계없이 칩을 고밀도로 적층할 수 있어 패키지를 소형화하는 데 그 목적이 있다.
둘째, 짧은 배선길이를 가지는 플립칩 접속을 함으로써 전기적 특성이 개선된 패키지를 제공하는 데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 일 측면에 따른 적층형 다중칩 패키지는, 기판패드를 구비한 인쇄회로기판; 상기 인쇄회로기판 위에 고정되며, 상면에 제1칩패드가 마련된 제1반도체칩과, 상기 제1칩패드와 전기 접속되는 제1재배선을 구비한 제1재배선칩; 상기 제1재배선칩 위에 범프를 통해 플립칩 접속하는 제2재배선칩; 및 상기 제1재배선 상에 마련된 제1본딩패드와 상기 인쇄회로기판의 기판패드를 전기 접속시키는 본딩와이어를 포함하며, 상기 제2재배선칩의 저면에 다수의 홈이 형성되고, 상기 홈이 형성된 공간을 통해 상기 본딩와이어의 궤적이 지나가는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 적층형 다중칩 패키지는, 기판패드를 구비한 인쇄회로기판; 상기 인쇄회로기판 위에 고정되며, 상면에 제1칩패드가 마련된 제1반도체칩과, 상기 제1칩패드와 전기 접속되는 제1재배선을 구비한 제1재배선칩; 상기 제1재배선칩 위에 범프를 통해 플립칩 접속하는 제2재배선칩; 및 상기 제1재배선 상에 마련된 제1본딩패드와 상기 인쇄회로기판의 기판패드를 전기 접속시키는 본딩와이어를 포함하며, 상기 제2재배선칩의 저면 가장자리부에 상방으로 단차가 형성되고, 상기 단차가 형성된 공간을 통해 상기 본딩와이어의 궤적이 지나가는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 적층형 다중칩 패키지의 제조방법은, 웨이퍼를 이루는 복수 개의 반도체칩 상면에 제1유전체층을 도포하는 1단계; 상기 제1유전체층 가운데, 각 반도체칩에 마련된 칩패드에 해당되는 영역과, 각 반도체칩의 상면 가장자리부에 해당되는 제1영역을 오픈시키는 2단계; 상기 칩패드 및 상기 제1유전체층 위에 금속배선을 패턴 형성하는 3단계; 상기 3단계를 거친 웨이퍼 위에 제2유전체층을 도포하는 4단계; 상기 제2유전체층 가운데, 상기 금속배선 상에 형성될 본딩패드에 해당되는 제2영역과, 상기 제2영역과 이어지는 상기 제1영역과, 상기 금속배선 상에 형성될 범핑패드에 해당되는 제3영역을 오픈시키는 5단계; 상기 5단계를 거친 웨이퍼를 절단하여 복수 개의 재배선칩으로 개별화하는 6단계; 개별화된 제1재배선칩을 인쇄회로기판 위에 고정시키는 7단계; 상기 제1재배선칩 위에, 상기 제1재배선칩과 동종 또는 이종의 개별화된 제2재배선칩을 범프를 이용하여 플립칩 접속하는 8단계; 및 상기 7단계와 상기 8단계 사이에 또는 상기 8단계 이후에, 상기 제1재배선칩의 금속배선 상에 형성된 본딩패드와 상기 인쇄회로기판의 기판패드를 와이어 본딩하는 단계를 포함하는 것을 특징으로 한다.
이하에서, 첨부된 도면을 참조하면서 본 발명에 따른 적층형 다중칩 패키지에 관한 실시예를 상세하게 설명하고자 한다.
도 4 는 본 발명의 일 실시예에 따른 적층형 다중칩 패키지 구조를 도시한 단면도이고, 도 4a 는 도 4 의 A부분을 확대한 단면도이며, 도 4b 는 도 4 의 B부분의 평면구조를 확대한 평면도이다.
도면을 참조하면, 본 발명의 일 실시예에 따른 적층형 다중칩 패키지는 인쇄회로기판(30), 제1재배선칩(40), 제2재배선칩(50), 본딩와이어(60)를 포함하여 이루어진다.
제1재배선칩(40)은 제1반도체칩(41), 제1보호막(43), 제1재배선(47) 및 제2보호막(45)를 포함한다. 제1반도체칩(41)의 상면(활성면)에는 제1칩패드(41a)가 배열되고, 제1반도체칩(41) 상에는 제1칩패드(41a)가 노출되도록 패터닝된 제1보호막(43)이 형성된다. 제1보호막(43) 상에는 제1재배선(47)이 패턴 형성되며, 이 제1재배선(47)은 노출된 제1칩패드(41a)와 전기적으로 연결된다. 제1보호막(43) 및 제1재배선(47) 상에는 제1본딩패드(47a) 및 범핑패드(47b)가 노출되도록 패터닝된 제2보호막(45)이 형성된다. 여기서, 제1 및 제2보호막(43, 45)은 유전체 물질로 이루어질 수도 있고, 제1재배선(47)은 금속 물질로 이루어질 수도 있다.
제2재배선칩(50)은 제2반도체칩(51), 제1보호막(53), 제2재배선(57) 및 제2보호막(55)를 포함하며, 제1재배선칩(40) 위에 범프(80)를 통해 플립칩 접속된다. 제2반도체칩(51)의 저면(활성면)에는 제2칩패드(51a)가 배열되고, 제2반도체칩(51) 상에는 제2칩패드(51a)가 노출되도록 패터닝된 제1보호막(53)이 형성된다. 제1보호막(53) 상에는 제2재배선(57)이 패턴 형성되며, 이 제2재배선(57)은 노출된 제2칩패드(51a)와 전기적으로 연결된다. 제1보호막(53) 및 제2재배선(57) 상에는 범핑패드(57b)가 노출되도록 패터닝된 제2보호막(55)이 형성된다. 여기서, 제1 및 제2보호막(53, 55)은 유전체 물질로 이루어질 수도 있고, 제2재배선(57)은 금속 물질로 이루어질 수도 있다. 제2재배선칩(50)은 제1재배선칩(40)과 동일한 구조와 크기를 가질 수도 있다. 다만, 본 발명의 내용은 이에 한정되지 않고, 제1재배선칩(40)과 제2재배선칩(50)은 동종 또는 이종 칩일 수도 있다.
제1재배선칩(40)과 제2재배선칩(50)의 접속은 범프(80)를 통해 이루어지는데, 범프(80)는 제1재배선(47) 상에 마련된 범핑패드(47b)와 제2재배선(57) 상에 마련된 범핑패드(57b)를 전기적으로 연결시킨다. 이러한 범프(80)는 Au, Ni, Cu 등으로 이루어진 금속범프일 수도 있고, 솔더범프일 수도 있다. 범핑공정은 통상의 공정이 적용되므로, 이에 대한 설명은 생략하기로 한다.
인쇄회로기판(30)의 상면에는, 기판패드(30a)가 배열되고, 제1재배선칩(40)의 저면(비활성면)이 접착부재(70)에 의해 고정된다. 다만, 본 발명의 내용은 이에 한정되지 않고, 인쇄회로기판(30)에 제1재배선칩(40)을 고정하는 다양한 방법이 적용될 수 있다.
본딩와이어(60)는 도전성 와이어로서 제1재배선칩의 제1재배선(47) 상에 마련된 제1본딩패드(47a)와 인쇄회로기판의 기판패드(30a)를 전기 접속시킨다. 이러한 본딩와이어(60)는 접촉 손상되기 쉬우므로 제2재배선칩의 제1보호막(53), 제2보 호막(55) 및 제2재배선(57)과 각각 이격되어 있는 것이 바람직하다.
도 4b 를 참조하면, 제2재배선칩(50)의 저면에는 다수의 홈(s1, s2)이 형성되어 있고, 도 4a 에 나타낸 바와 같이, 상기 홈(s1, s2)이 형성된 공간을 통해 본딩와이어(60)의 궤적이 지나간다.
좀 더 구체적으로 살펴보면, 상기 홈(s1, s2)은, 제2칩패드(51a)와 전기 접속된 제2재배선(57) 상에 마련된 제2본딩패드(57a)에 해당되는 영역에 형성된 제1홈(s1)과, 이 제1홈(s1)과 이어져 외곽 방향으로 가장자리까지 더 깊이 형성된 제2홈(s2)을 포함하여 이루어져 있다. 도 4a 및 도 4b 에서 제1홈(s1)은 평행한 빗금으로 표시하고, 제2홈(s2)은 교차된 빗금으로 표시하였다.
이때, 도 4a 에서 본딩와이어(60)의 궤적을 고려해 볼 때, 도 4b 에 나타낸 바와 같이, 제1홈(s1)과 제2홈(s2)이 연결된 형상은 평면상 일자형인 것이 바람직하다.
상기 제1홈(s1)이 형성된 부분에는 제2재배선(57) 또는 제2본딩패드(57a)가 노출되어 있다. 제2본딩패드가 존재하는 경우에는 제2본딩패드(57a)가 노출되고, 제2본딩패드가 존재하지 않는 경우에는 제2재배선(57)이 노출된다. 또한, 상기 제2홈(s2)이 형성된 부분에는 제2반도체칩(51)의 저면이 노출될 수도 있다.
이에 따라, 종래의 적층형 다중칩 패키지에서 와이어 본딩 공간 확보를 위해 필요로 했던 스페이서가 불필요하게 되고, 적층된 칩 간의 간격을 줄일 수 있어, 패키지의 소형화가 가능해진다.
도 4 에서는 제2칩패드(51a)와 제2재배선(57)과 범프(80)가 전기적으로 연결 된 듯이 도시하였지만, 재배선 패턴 형상에 따라 달라진다. 즉, 제2칩패드(51a)와 제2재배선(57)과 범프(80)가 서로 전기적으로 연결될 수도 있고, 도 4b 에서 나타낸 바와 같이, 제2재배선(57)과 범프만 전기적으로 연결되고, 제2칩패드는 별도의 제2재배선과 전기 접속될 수도 있다. 이는 제1재배선칩(40)의 경우도 그러하다.
도 4 를 참조하면, 적층형 다중칩 패키지는 인쇄회로기판(30)의 적어도 일면에 접촉하면서 제1 및 제2재배선칩(40, 50)과, 본딩와이어(60)와, 범프(80)를 봉지하는 봉지재(90)를 더 포함하고 있다.
또한, 제1재배선칩(40)은 접착부재(70)에 의해 인쇄회로기판(30) 위에 고정되어 있다. 다만, 본 발명의 내용은 이에 한정되지 않는다.
한편, 도 5 를 참조하면, 본 발명의 다른 실시예에 따른 적층형 다중칩 패키지는 상기 실시예에서의 제1재배선칩(40)과 제2재배선칩(50) 외에 제3재배선칩(140)과 제4재배선칩(150)을 더 포함한다.
제3재배선칩(140)은 제2재배선칩(50) 위에 고정되며, 상면에 제3칩패드가 마련된 제3반도체칩과, 상기 제3칩패드와 전기 접속되는 제3재배선을 구비하고 있다. 이러한 제3재배선칩(140)은 제1 또는 제2 또는 제4재배선칩과 동종 또는 이종 칩일 수 있다. 또한, 제4재배선칩(150)은 제3재배선칩(140) 위에 범프를 통해 플립칩 접속하고 있다. 또한, 본딩와이어(160)는 상기 제3재배선 상에 마련된 제3본딩패드와, 인쇄회로기판(30)에 형성된 기판패드를 전기 접속시킨다. 이때, 제3재배선칩과 전기 접속된 본딩와이어(160)는 제1재배선칩과 전기 접속된 본딩와이어(60)와 동일한 기판패드를 공유할 수도 있고, 별도의 기판패드에 접속될 수도 있다. 또한, 제3 재배선칩(140)은 접착부재에 의해 제2재배선칩(50) 위에 고정될 수도 있다.
도 5 를 계속해서 보면, 제4재배선칩(150)의 저면에 다수의 홈이 형성되고, 상기 홈이 형성된 공간을 통해 본딩와이어(160)의 궤적이 지나가도록 되어 있다. 이에 관한 내용은 도 4a 및 도 4b 에서 설명한 내용과 동일하므로, 자세한 언급은 생략하기로 한다.
한편, 도 6 을 참조하면, 본 발명의 또 다른 실시예에 따른 적층형 다중칩 패키지는 도 4 에 나타낸 실시예에서의 제1재배선칩(40)과 제2재배선칩(50) 외에 제5재배선칩(120)을 더 포함한다.
제5재배선칩(120)은 인쇄회로기판(30)과 제1재배선칩(40) 사이에 위치하며, 하면에 제5칩패드가 마련된 제5반도체칩과, 상기 제5칩패드와 전기 접속되는 제5재배선과, 상기 제5재배선 상에 마련된 칩범핑패드를 구비하고, 상기 칩범핑패드가 범프를 통해 상기 인쇄회로기판(30)에 마련된 기판범핑패드와 전기 접속되어 있다. 또한, 제1재배선칩(40)은 접착부재에 의해 제5재배선칩(120) 위에 고정될 수도 있다. 또한, 제5재배선칩(120)과 인쇄회로기판(30) 사이에 언더필(underfill) 물질(200)이 충진되어 있다.
한편, 본 발명의 다른 측면에 따른 적층형 다중칩 패키지는, 기판패드를 구비한 인쇄회로기판; 상기 인쇄회로기판 위에 고정되며, 상면에 제1칩패드가 마련된 제1반도체칩과, 상기 제1칩패드와 전기 접속되는 제1재배선을 구비한 제1재배선칩; 상기 제1재배선칩 위에 범프를 통해 플립칩 접속하는 제2재배선칩; 및 상기 제1재배선 상에 마련된 제1본딩패드와 상기 인쇄회로기판의 기판패드를 전기 접속시키는 본딩와이어를 포함하며, 상기 제2재배선칩의 저면 가장자리부에 상방으로 단차가 형성되고, 상기 단차가 형성된 공간을 통해 상기 본딩와이어의 궤적이 지나가는 것을 특징으로 한다.
이전 실시예들과 달리, 제2재배선칩의 저면에 다수의 홈이 아니라 상방으로 단차가 형성되어 있다. 본 실시예에 대한 도면은 별도로 도시하진 않았지만, 도 4 및 도 4a 를 참조할 수 있다.
상기 제2재배선칩은, 제2칩패드가 마련된 제2반도체칩과, 상기 제2반도체칩 상에 형성되고 상기 제2칩패드를 선택적으로 노출시키는 제1보호막과, 상기 제2칩패드 및 상기 제1보호막 상에 패턴 형성된 제2재배선과, 상기 제2재배선 상에 형성된 제2보호막을 포함할 수도 있다.
이때, 상기 제2재배선칩은 상기 제1재배선칩과 동일한 구조와 크기를 가질 수도 있다. 또한, 상기 제2칩패드와 전기 접속된 제2재배선 상에 마련된 제2본딩패드가 노출되도록 제1단차가 형성되고, 상기 제2반도체칩이 노출되도록 제2단차가 형성될 수도 있다.
이하에서는, 도 2a 내지 도 2f 와, 도 3 및 도 4 를 참조하여 본 발명의 일 실시예에 의한 적층형 다중칩 패키지를 제조하는 방법에 대하여 단계별로 설명하기로 한다.
도 2a 는 웨이퍼를 이루는 복수 개의 반도체칩(41) 상면, 즉 웨이퍼 전면(全面),에 포토센시티브(photo-sensitive)한 제1유전체층(43)을 도포하는 1단계 공정을 나타낸다. 각 반도체칩(41)의 상면에는 칩패드(41a)가 형성되어 있다.
도 2b 는 제1유전체층(43) 가운데, 각 반도체칩에 마련된 칩패드(41a)에 해당되는 영역과, 각 반도체칩(41)의 상면 가장자리부에 해당되는 제1영역(s2)을 오픈시키는 2단계 공정을 나타낸다. 여기서, 상기 칩패드(41a)에 해당되는 영역은 이후 공정에서 패터닝될 금속배선과 칩패드와의 접촉을 위한 공간이다. 또한, 제1영역(s2)은 이후 공정에서 와이어 본딩 공간을 확보하기 위한 공간이다. 상기 영역들을 오픈시키는 공정으로는 일반적인 포토리소그래피(photo-lithograpy) 공정이 이용될 수 있다.
도 2c 는 칩패드(41a) 및 제1유전체층(43) 위에 금속배선(47)을 패턴 형성하는 3단계 공정을 나타낸다. 이때, 제1영역(s2)에는 금속배선(47)이 형성되지 않도록 하는 것이 바람직하다. 이러한 금속배선 형성 공정으로는 일반적인 스퍼터링법, 화학기상증착법, 증발법 또는 도금법 등이 이용될 수 있다.
도 2d 는 상기 3단계를 거친 웨이퍼 전면(全面)에 포토센시티브한 제2유전체층(45)을 도포하는 4단계 공정을 나타낸다. 제2유전체층(45)을 이루는 물질은 제1유전체층(43)을 이루는 물질과 동일한 물질을 사용하는 것이 바람직하다.
도 2e 는 제2유전체층(45) 가운데, 금속배선(47) 상에 형성될 본딩패드에 해당되는 제2영역(s1)과, 이 제2영역(s1)과 이어지는 상기 제1영역(s2)과, 금속배선 상에 형성될 범핑패드에 해당되는 제3영역을 오픈시키는 5단계 공정을 나타낸다. 여기서, 제2영역(s1)은 이후 공정에서 와이어 본딩 공간을 확보하기 위한 공간이다. 상기 영역들을 오픈시키는 공정으로는 일반적인 포토리소그래피(photo-lithograpy) 공정이 이용될 수 있다.
도 2f 는 상기 5단계에서 오픈된 제3영역에 범핑패드(47b)를 형성한 후, 이 범핑패드 위에 금속 범프(80)를 형성하는 공정을 나타낸다. 이러한 범핑 공정으로는 일반적인 전기도금법, 볼 어태치(ball-attach)법, 스크린 프린팅법이 이용될 수 있다.
도시하진 않았지만, 상기 5단계 또는 상기 범핑 공정을 거친 웨이퍼를 절단하여 복수 개의 재배선칩으로 개별화하는 6단계 공정이 있다. 상기 6단계 전까지 같은 웨이퍼 상에서 한꺼번에 제조공정을 실시함으로써 제조시간 및 제조비용을 크게 절감할 수 있다. 이를 웨이퍼 레벨 패키지 기술이라고도 한다.
도 3 은 상기 범핑 공정을 하지 않은 상태에서 개별화된 제1재배선칩(40)을 인쇄회로기판(30) 위에 고정시키는 7단계 공정 후, 제1재배선칩(40)의 금속배선(47) 상에 형성된 본딩패드(47a)와 인쇄회로기판의 기판패드(30a)를 와이어 본딩하는 공정을 나타낸다. 와이어 본딩 공정은 하기하는 8단계 공정 이후에 행해질 수도 있다. 또한, 7단계 공정에서 제1재배선칩(40)은 접착부재(70)에 의해 인쇄회로기판(30) 위에 고정될 수 있다.
도 4 는 제1재배선칩(40) 위에, 제1재배선칩(40)과 동종 또는 이종으로서 상기 범핑 공정 후 개별화된 제2재배선칩(50)을 범프(80)를 이용하여 플립칩 접속하는 8단계 공정을 나타낸다. 제1재배선칩(40)과 제2재배선칩(50)이 동일한 구조와 크기를 갖는 경우에는, 상술한 도 2a 내지 도 2e 에서 나타낸 공정에 의해 제1재배선칩(40)과 같은 웨이퍼에서 개별화된 재배선칩을 사용할 수도 있다. 한편, 인쇄회로기판(30)에 적층된 제1재배선칩(40)과, 제2재배선칩(50)과, 본딩와이어(60)을 보 호하기 위해 봉지재(90)를 이용하여 봉지한다.
상기 와이어 본딩 단계를 상기 7단계와 상기 8단계 사이에 실시할 때, 상기 제1 및 제2영역(s2, s1)을 통해 와이어의 궤적이 지나갈 수 있도록 얼라인(alingn)시키는 것이 바람직하다.
본 발명에 의하면, 기존의 웨이퍼 레벨 패키지 기술에 사용되는 재배선 기술을 응용한 플립칩 접속과 와이어 본딩 접속방법을 병행하여 동종 간 혹은 이종 간의 칩을 적층함으로써, 종래의 스페이서와 와이어 본딩 방법을 이용한 다중칩 패키지와 비교하여 다수의 칩을 더 얇은 두께로 실장 할 수 있으며, 전기적으로 중요한 패드에 대해서는 짧은 배선 길이를 가지는 플립칩 접속이 제공되어 전기적 특성을 효과적으로 개선할 수 있다.
본 발명은 도시된 실시예를 중심으로 설명되었으나 이는 예시적인 것에 불과하며, 본 발명이 본 발명의 기술분야에서 통상의 지식을 가진 자가 할 수 있는 다양한 변형 및 균등한 타 실시예를 포괄할 수 있음을 이해할 것이다.

Claims (22)

  1. 기판패드를 구비한 인쇄회로기판;
    상기 인쇄회로기판 위에 고정되며, 상면에 제1칩패드가 마련된 제1반도체칩과, 상기 제1칩패드와 전기 접속되는 제1재배선을 구비한 제1재배선칩;
    상기 제1재배선칩 위에 범프를 통해 플립칩 접속하는 제2재배선칩; 및
    상기 제1재배선 상에 마련된 제1본딩패드와 상기 인쇄회로기판의 기판패드를 전기 접속시키는 본딩와이어를 포함하는 적층형 다중칩 패키지에 있어서,
    상기 제2재배선칩의 저면에 다수의 홈이 형성되고, 상기 홈이 형성된 공간을 통해 상기 본딩와이어의 궤적이 지나가는 것을 특징으로 하는 적층형 다중칩 패키지.
  2. 제 1 항에 있어서,
    상기 제2재배선칩은, 제2칩패드가 마련된 제2반도체칩과, 상기 제2반도체칩 상에 형성되고 상기 제2칩패드를 선택적으로 노출시키는 제1보호막과, 상기 제2칩패드 및 상기 제1보호막 상에 패턴 형성된 제2재배선과, 상기 제2재배선 상에 형성된 제2보호막을 포함하는 것을 특징으로 하는 적층형 다중칩 패키지.
  3. 제 2 항에 있어서,
    상기 제2재배선칩은 상기 제1재배선칩과 동일한 구조와 크기를 갖는 것을 특 징으로 하는 적층형 다중칩 패키지.
  4. 제 2 항에 있어서,
    상기 홈은, 상기 제2칩패드와 전기 접속된 제2재배선 상에 마련된 제2본딩패드에 해당되는 영역에 형성된 제1홈과, 상기 제1홈과 이어져 외곽 방향으로 가장자리까지 더 깊이 형성된 제2홈을 포함하여 이루어진 것을 특징으로 하는 적층형 다중칩 패키지.
  5. 제 4 항에 있어서,
    상기 제1홈이 형성된 부분에는 상기 제2재배선 또는 상기 제2본딩패드가 노출되어 있는 것을 특징으로 하는 적층형 다중칩 패키지.
  6. 제 4 항에 있어서,
    상기 제2홈이 형성된 부분에는 상기 제2반도체칩이 노출되어 있는 것을 특징으로 하는 적층형 다중칩 패키지.
  7. 제 4 항에 있어서,
    상기 제1홈과 상기 제2홈이 연결된 형상은 평면상 일자형인 것을 특징으로 하는 적층형 다중칩 패키지.
  8. 제 2 항에 있어서,
    상기 본딩와이어는 상기 제2재배선칩의 제1보호막, 제2보호막 및 제2재배선과 각각 이격되어 있는 것을 특징으로 하는 적층형 다중칩 패키지.
  9. 제 1 항에 있어서,
    상기 제1재배선칩과 상기 제2재배선칩은 동종 또는 이종 칩인 것을 특징으로 하는 적층형 다중칩 패키지.
  10. 제 1 항에 있어서,
    상기 인쇄회로기판의 적어도 일면에 접촉하면서 상기 제1 및 제2재배선칩과 상기 본딩와이어와, 상기 범프를 봉지하는 봉지재를 더 포함하는 것을 특징으로 하는 적층형 다중칩 패키지.
  11. 제 1 항에 있어서,
    상기 제1재배선칩은 접착부재에 의해 상기 인쇄회로기판 위에 고정된 것을 특징으로 하는 적층형 다중칩 패키지.
  12. 제 1 항 또는 제 11 항에 있어서,
    상기 제2재배선칩 위에 고정되며, 상면에 제3칩패드가 마련된 제3반도체칩과, 상기 제3칩패드와 전기 접속되는 제3재배선을 구비한 제3재배선칩;
    상기 제3재배선칩 위에 범프를 통해 플립칩 접속하는 제4재배선칩; 및
    상기 제3재배선 상에 마련된 제3본딩패드와, 상기 인쇄회로기판에 형성된 상기 기판패드 또는 별도의 기판패드를 전기 접속시키는 본딩와이어를 더 포함하며,
    상기 제4재배선칩의 저면에 다수의 홈이 형성되고, 상기 홈이 형성된 공간을 통해 상기 본딩와이어의 궤적이 지나가는 것을 특징으로 하는 적층형 다중칩 패키지.
  13. 제 12 항에 있어서,
    상기 제3재배선칩은 접착부재에 의해 상기 제2재배선칩 위에 고정된 것을 특징으로 하는 적층형 다중칩 패키지.
  14. 제 1 항에 있어서,
    상기 인쇄회로기판과 상기 제1재배선칩 사이에 위치하며,
    하면에 제5칩패드가 마련된 제5반도체칩과, 상기 제5칩패드와 전기 접속되는 제5재배선과, 상기 제5재배선 상에 마련된 칩범핑패드를 구비하고,
    상기 칩범핑패드가 범프를 통해 상기 인쇄회로기판에 마련된 기판범핑패드와 전기 접속되는 제5재배선칩을 더 포함하는 것을 특징으로 하는 적층형 다중칩 패키지.
  15. 제 14 항에 있어서,
    상기 제5재배선칩과 상기 인쇄회로기판 사이에 언더필(underfill) 물질이 충진된 것을 특징으로 하는 적층형 다중칩 패키지.
  16. 제 14 항에 있어서,
    상기 제1재배선칩은 접착부재에 의해 상기 제5재배선칩 위에 고정된 것을 특징으로 하는 적층형 다중칩 패키지.
  17. 기판패드를 구비한 인쇄회로기판;
    상기 인쇄회로기판 위에 고정되며, 상면에 제1칩패드가 마련된 제1반도체칩과, 상기 제1칩패드와 전기 접속되는 제1재배선을 구비한 제1재배선칩;
    상기 제1재배선칩 위에 범프를 통해 플립칩 접속하는 제2재배선칩; 및
    상기 제1재배선 상에 마련된 제1본딩패드와 상기 인쇄회로기판의 기판패드를 전기 접속시키는 본딩와이어를 포함하는 적층형 다중칩 패키지에 있어서,
    상기 제2재배선칩의 저면 가장자리부에 상방으로 단차가 형성되고, 상기 단차가 형성된 공간을 통해 상기 본딩와이어의 궤적이 지나가는 것을 특징으로 하는 적층형 다중칩 패키지.
  18. 제 17 항에 있어서,
    상기 제2재배선칩은, 제2칩패드가 마련된 제2반도체칩과, 상기 제2반도체칩 상에 형성되고 상기 제2칩패드를 선택적으로 노출시키는 제1보호막과, 상기 제2칩 패드 및 상기 제1보호막 상에 패턴 형성된 제2재배선과, 상기 제2재배선 상에 형성된 제2보호막을 포함하는 것을 특징으로 하는 적층형 다중칩 패키지.
  19. 제 18 항에 있어서,
    상기 제2재배선칩은 상기 제1재배선칩과 동일한 구조와 크기를 갖는 것을 특징으로 하는 적층형 다중칩 패키지.
  20. 제 18 항에 있어서,
    상기 제2칩패드와 전기 접속된 제2재배선 상에 마련된 제2본딩패드가 노출되도록 제1단차가 형성되고, 상기 제2반도체칩이 노출되도록 제2단차가 형성된 것을 특징으로 하는 적층형 다중칩 패키지.
  21. 웨이퍼를 이루는 복수 개의 반도체칩 상면에 제1유전체층을 도포하는 1단계;
    상기 제1유전체층 가운데, 각 반도체칩에 마련된 칩패드에 해당되는 영역과, 각 반도체칩의 상면 가장자리부에 해당되는 제1영역을 오픈시키는 2단계;
    상기 칩패드 및 상기 제1유전체층 위에 금속배선을 패턴 형성하는 3단계;
    상기 3단계를 거친 웨이퍼 위에 제2유전체층을 도포하는 4단계;
    상기 제2유전체층 가운데, 상기 금속배선 상에 형성될 본딩패드에 해당되는 제2영역과, 상기 제2영역과 이어지는 상기 제1영역과, 상기 금속배선 상에 형성될 범핑패드에 해당되는 제3영역을 오픈시키는 5단계;
    상기 5단계를 거친 웨이퍼를 절단하여 복수 개의 재배선칩으로 개별화하는 6단계;
    개별화된 제1재배선칩을 인쇄회로기판 위에 고정시키는 7단계;
    상기 제1재배선칩 위에, 상기 제1재배선칩과 동종 또는 이종의 개별화된 제2재배선칩을 범프를 이용하여 플립칩 접속하는 8단계; 및
    상기 7단계와 상기 8단계 사이에 또는 상기 8단계 이후에, 상기 제1재배선칩의 금속배선 상에 형성된 본딩패드와 상기 인쇄회로기판의 기판패드를 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 적층형 다중칩 패키지의 제조방법.
  22. 제 21 항에 있어서,
    상기 와이어 본딩 단계를 상기 7단계와 상기 8단계 사이에 실시할 때, 상기 제1 및 제2영역을 통해 상기 와이어의 궤적이 지나갈 수 있도록 얼라인(alingn)시키는 것을 특징으로 하는 적층형 다중칩 패키지의 제조방법.
KR1020060042127A 2006-05-10 2006-05-10 적층형 다중칩 패키지 및 그 제조 방법 KR100805092B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060042127A KR100805092B1 (ko) 2006-05-10 2006-05-10 적층형 다중칩 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060042127A KR100805092B1 (ko) 2006-05-10 2006-05-10 적층형 다중칩 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20070109322A true KR20070109322A (ko) 2007-11-15
KR100805092B1 KR100805092B1 (ko) 2008-02-21

Family

ID=39063848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060042127A KR100805092B1 (ko) 2006-05-10 2006-05-10 적층형 다중칩 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100805092B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160034113A (ko) * 2014-09-19 2016-03-29 삼성전자주식회사 캐스케이드 칩 스택을 갖는 반도체 패키지

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100985565B1 (ko) * 2008-07-04 2010-10-05 삼성전기주식회사 시스템 인 패키지 모듈 및 이를 구비하는 휴대용 단말기

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
KR20060026130A (ko) * 2004-09-18 2006-03-23 삼성전기주식회사 칩패키지를 실장한 인쇄회로기판 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160034113A (ko) * 2014-09-19 2016-03-29 삼성전자주식회사 캐스케이드 칩 스택을 갖는 반도체 패키지

Also Published As

Publication number Publication date
KR100805092B1 (ko) 2008-02-21

Similar Documents

Publication Publication Date Title
US10043768B2 (en) Semiconductor device and method of manufacture thereof
KR100881199B1 (ko) 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
US7545048B2 (en) Stacked die package
TWI442524B (zh) 覆晶封裝以及半導體晶片
TWI671861B (zh) 半導體封裝結構及其製作方法
US8703600B2 (en) Electronic component and method of connecting with multi-profile bumps
KR20180086804A (ko) 반도체 디바이스 및 그 제조 방법
US20130026658A1 (en) Wafer level chip scale package for wire-bonding connection
KR101411741B1 (ko) 반도체 디바이스
JP2012099648A (ja) 半導体装置とその製造方法
US11735571B2 (en) Semiconductor package including a redistribution structure
US20230378055A1 (en) Semiconductor package with improved interposer structure
TW202127602A (zh) 半導體封裝
US20230054984A1 (en) Semiconductor package
CN110797293A (zh) 封装堆叠结构及其制法暨封装结构
KR20220042028A (ko) 반도체 패키지
US11062994B2 (en) Semiconductor device package and method of manufacturing the same
KR20210104364A (ko) 반도체 패키지
KR100805092B1 (ko) 적층형 다중칩 패키지 및 그 제조 방법
US11694961B2 (en) Semiconductor package having an interposer and method of manufacturing semiconductor package
US20210257324A1 (en) Semiconductor package
JP4728079B2 (ja) 半導体装置用基板および半導体装置
TW202008473A (zh) 封裝堆疊結構及其製法暨封裝結構
US11177218B2 (en) Package including metallic bolstering pattern and manufacturing method of the package
US20240038642A1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee
R401 Registration of restoration
FPAY Annual fee payment

Payment date: 20130212

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee