KR20060026130A

KR20060026130A - 칩패키지를 실장한 인쇄회로기판 및 그 제조방법

Info

Publication number: KR20060026130A
Application number: KR1020040074872A
Authority: KR
Inventors: 조석현; 류창섭; 정진수; 안진용
Original assignee: 삼성전기주식회사
Priority date: 2004-09-18
Filing date: 2004-09-18
Publication date: 2006-03-23
Also published as: US7506437B2; US20060060960A1; US20090152233A1; CN1750737A; US20090147488A1

Abstract

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것으로서, 특히 다층의 인쇄회로기판의 내부층에 접점을 형성하고 형성된 내부층의 접점이 드러나도록 홈을 형성한 후에 노출된 내부층 접점에 칩패키지를 플립칩 접속하여 실장하는 인쇄회로기판 및 그 제조방법에 관한 것이다.

인쇄회로기판, 칩패키지, IC칩

Description

칩패키지를 실장한 인쇄회로기판 및 그 제조방법{printed circuit board mounted chip-package and method for fabricating printed circuit board}

도 1은 종래 기술에 따른 칩을 내부에 실장한 인쇄회로기판의 단면도이다.

도 2는 본 발명의 일실시예에 따른 칩패키지를 실장한 인쇄회로기판의 단면도이다.

도 3a 내지 도 3p는 본 발명의 일실시예에 따른 칩패키지를 실장한 인쇄회로기판의 제조방법의 공정도이다.

도 4a 내지 도 4q는 본 발명의 다른 실시예에 따른 칩패키지를 실장한 인쇄회로기판의 제조방법의 공정도이다.

도 5a 내지 도 5k는 본 발명의 또 다른 실시예에 따른 칩패키지를 실장한 인쇄회로기판의 제조방법의 공정도이다.

도 6a 내지 도 6l는 본 발명의 또 다른 실시예에 따른 칩패키지를 실장한 인쇄회로기판의 제조방법의 공정도이다.

도 7a 내지 도 7l는 본 발명의 또 다른 실시예에 따른 칩패키지를 실장한 인쇄회로기판의 제조방법의 공정도이다.

도 8a 내지 도 8m는 본 발명의 또 다른 실시예에 따른 칩패키지를 실장한 인 쇄회로기판의 제조방법의 공정도이다.

도 9a 내지 도 9d는 본 발명의 또 다른 실시예에 따른 칩패키지를 실장한 인쇄회로기판의 제조방법의 공정도이다.

<도면의 주요 부분에 대한 부호의 설명>

211, 231, 233, 311, 331, 333 : 절연층

212, 213, 232, 234, 312, 313, 332, 334 : 회로층

240 : 솔더 레지스트

242 : 전도성 물질

250 : 칩패키지

251 : 범프

321, 322, 335, 336 : 감광성 물질

323, 423, 437, 725 : 에칭 레지스터

412, 413, 432, 434, 512, 513, 532, 534 : 회로층

411, 431, 433, 511, 531, 533 : 절연층

424, 425, 435, 436, 521, 522, 535, 536, 537, 538 : 감광성 물질

611, 631, 633, 711, 726, 728, 811, 826, 827 : 절연층

612, 613, 632, 634, 712, 713, 727, 729, 812, 813, 828 : 회로층

621, 622, 635, 637, 638, 721, 722, 723, 724, 730, 731 : 감광성 물질

821, 822, 823, 824, 830, 831 : 감광성 물질

반도체 패키지는 패키지의 종류에 따라 수지 밀봉 패키지, TCP 패키지, 글래스 밀봉 패키지, 금속 밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장 방법에 따라 인쇄회로기판에 구멍을 뚫어 핀을 삽입하는 것(TH-type)과 기판의 표면에 실장하는 표면 실장형(SMT)으로 나눈다.

TH-형은 가장 오랫동안 사용되어온 집적회로의 전형적인 패키지이며, 양쪽으로 직선상에 여러 개의 핀들이 나와 있는 DIP와 넓은 육면체의 아래 부분이 핀들의 정렬로 구성되어 있는 PGA가 대표적인 것이다.

패키징된 칩을 기판과 전기적으로 결선시킬 때 TH-형처럼 구멍을 뚫고 핀을 삽입하여 납땜하는 모양이 아니고 기판 위에서 전기적으로 접속이 일어날 수 있게 된 구조의 패키지를 표면 실장형이라고 한다.

표면 실장형은 핀 삽입형에 비하여 같은 크기의 칩일 경우 소형으로 실장 면 적을 줄일 수 있고 두께가 얇고 경량이며, 기생 커패시턴스나 인덕턴스가 작아 주파수가 증가할 수록 동작 속도가 향상된다.

구멍을 뚫을 필요가 없으며, 납땜 영역과 피치를 작게 할 수 있고, 고밀도의 배선 및 실장 가능성과 기판 제작 단가를 낮출 수 있다는 장점 등이 있다. 그러나, 표면 실장형은 납땜 부의 외관 검사가 어려운 점이 단점으로 지적된다.

표면 실장형 패키지로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array) 등이 있다.

한편, 인쇄회로기판에서 보다 많은 부품을 실장하는데 있어 제약이 되고 있는 것은 기판의 크기 뿐만 아니라 두께의 제한도 제약 사항의 하나이다. 최근에 휴대가 간편한 보다 얇은 이동기기가 요구됨에 따라 인쇄회로기판의 기판 표면에서 한정된 면적과 기판표면에서의 한정된 높이 안에 모든 집적, 수동 부품을 배치해야 한다.

이를 위하여 칩을 더 얇게 제작하고 있는데, 이렇게 되면 취급상의 문제뿐만 아니라 층간의 신호간섭 등의 문제를 일으킬 수 있다.

즉, 종래 하나의 집적회로 칩 패키지 안에는 여러 층의 집적회로 칩이 집적되어 있는데, 보다 많은 층을 같은 두께에 삽입하기 위해서는 집적회로 칩을 더 얇게 제작해야 하며 이처럼 제작된 너무 얇은 집적회로 칩은 취급상에 문제가 있으며 집적회로 칩간 신호간섭 등의 문제를 일으키게 된다.

또한, 부족한 공간을 해결하기 위하여 집적회로 칩 자체를 인쇄회로기판의 내부에 삽입하는 기술들이 소개되어 왔다.

이러한 종래 기술과 관련하여 일본특허공개공보 11-274734에는 코어가 되는 회로기판과, 회로기판상에 마운트되어 있는 전자부품, 회로기판상에 형성되어 있는 절연층과, 절연층의 위에 형성되어 있는 회로를 구비한 전자회로장치가 개시되어 있다.

도면을 참조하면, 종래 기술에 따른 칩을 내장한 인쇄회로기판은, 윗면과 하면에 각각 회로패턴(12, 18)이 형성되어 있는 회로기판(10)을 코어로 사용한다.

회로기판(10)에는 바깥쪽의 회로와 다른 면의 회로를 연결하기 위한 관통홀(13)이 형성되어 있다. 이와 같은 회로기판(10)에는 플립칩 접속에 의해 칩(16)이 마운트된다. 집적회로 칩(16)의 패드의 부분에 형성되어 있는 용접 범프(17)는 회로기판(10)의 접속용 랜드(18)에 접속되어 있다.

그리고, 회로기판(10)에 다수의 절연층(22)이 적층되어 있는데, 적층된 다수의 절연층(22)의 윗면에는 회로패턴(25)이 형성되어 있다.

이때, 다수의 절연층(22)의 최외층의 절연층(22)의 외표면상에 집적회로 칩(29)이 마운트 되고, 최외층의 절연층(22)의 표면의 배선패턴과 접속되어 있다.

한편, 위에서 설명한 종래 기술에 따라 칩을 내부에 내장하는 방법은 열방출 통로를 형성하기 어렵기 때문에 열 방출이 많은 집적회로 칩에는 사용하기 어렵다는 문제점이 있었다.

또한, PCB 제조공정의 먼지 정도를 반도체 제조공정의 그것과 동일하게 맞추 어 주어야 하는데 이를 위해서 클린룸(clean room) 시설을 신설 또는 관리 수준을 대폭 상향 조정해야 하는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 인쇄회로기판의 내부에 칩패키지를 실장할 수 있는 접점을 형성해 두고 기판을 제조하는 과정에서 기판의 내부층에 형성된 접점이 노출되도록 층을 적층한 후에, 칩패키지를 내부 접점에 플립칩 접속하도록 하여 기판의 표면으로부터 한정된 높이 안에 두꺼운 칩패키지를 실장할 수 있도록 하는 인쇄회로기판 및 그 제조방법을 제공하는 것을 그 목적으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명은 상면에 전기적 접점이 다수 형성되어 있는 코어가 되는 원판; 상기 원판상에 마운트되고, 상기 전기적 접점과 구비된 범프가 접속되어 있는 칩패키지; 및 상기 원판상에 적층되어 있으며, 상기 칩패키지가 마운트되는 부분에 홀이 형성되어 있는 절연층을 포함하여 이루어진 것을 특징으로 한다.

또한, 본 발명은, 원판의 일측 회로층의 상면에 전기적 접점을 형성하기 위한 에칭 레지스터를 형성하는 제 1 단계; 상기 원판의 일측 회로층에 감광성 물질을 도포하여 회로층에 회로패턴을 형성하고 감광성 물질을 제거하는 제 2 단계; 상 기 원판에 절연층과 회로층을 적층하고 칩패키지가 삽입될 부분에 홀을 형성하는 제 3 단계; 감광성 물질을 도포하여 상기 외부 회로층에 회로패턴을 형성하고, 상기 에칭 레지스터가 형성된 노출된 원판의 회로층에 전기적 접점을 형성하는 제 4 단계; 및 상기 노출된 원판의 내부층에 형성된 전기적 접점에 칩패키지를 접속하여 실장하는 제 5 단계를 포함하여 이루어진 것을 특징으로 한다.

또한, 본 발명은, 회로패턴이 형성된 원판의 일측 회로층의 상면에 절연층과 회로층을 적층하는 제 1 단계; 상기 원판에 적층된 상기 절연층과 회로층에서 칩패키지가 실장될 절연층과 회로층을 제거하는 제 2 단계; 상기 내층과 외층에 밀착되도록 감광성 물질을 도포하고 전기적 접점과 외층 회로패턴을 형성하기 위한 회로패턴을 상기 감광성 물질에 형성하는 제 3 단계; 상기 감광성 물질에 형성된 회로패턴에 따라 에칭을 수행하여 외층에 회로패턴을 형성하고 내층에 전기적 접점을 형성하는 제 4 단계; 및 상기 원판의 노출된 회로층에 형성된 전기적 접점에 칩패키지를 접속하여 실장하는 제 5 단계를 포함하여 이루어진 것을 특징으로 한다.

또한, 본 발명은, 원판의 회로층에 칩패키지가 접속될 전기적 접점을 포함한 회로패턴을 형성하는 제 1 단계; 회로패턴이 형성된 원판의 일측 회로층의 상면에 절연층과 회로층을 적층하는 제 2 단계; 상기 원판에 적층된 상기 절연층과 회로층에서 칩패키지가 실장될 부위의 제거하는 제 3 단계; 및 상기 원판의 노출된 회로층에 형성된 전기적 접점에 칩패키지를 접속하여 실장하는 제 4 단계를 포함하여 이루어진 것을 특징으로 한다.

또한, 본 발명은, 원판의 회로층에 칩패키지가 접속될 전기적 접점을 포함한 회로패턴을 형성하는 제 1 단계; 상기 전기적 접점을 에칭 레지스터로 둘러싸는 제 2 단계; 칩패키지가 상기 전기적 접점에 접속되어 실장가능하도록 홀이 형성되어 있는 절연층을 적층하고 상기 절연층에 회로층을 적층하는 제 3 단계; 상기 회로층에 감광성 물질을 적층하여 상기 감광성 물질에 상기 홀 부분이 제거된 회로패턴을 형성하고 에칭하여 상기 회로층에 회로패턴을 형성하는 제 4 단계; 및 상기 원판의 노출된 회로층에 형성된 전기적 접점에 칩패키지를 접속하여 실장하는 제 5 단계를 포함하여 이루어진 것을 특징으로 한다.

이제, 도 2 이하의 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.

도 2를 참조하면, 본 발명의 일실시예에 따른 칩패키지를 실장한 인쇄회로기판은 코어가 되는 동박적층판(210), 동박적층판(210)에 적층되어 있는 다수의 절연층(231, 233), 다수의 회로층(232, 234), 외층 회로층(232, 234) 및 노출된 내층 회로층(212)에 도포되어 있는 솔더 레지스트 필름(240, 241), 칩패키지(250), 칩패키지(250)의 범프(251)와 내부 회로층(212)의 접점 사이에 위치하고 있는 전도성 물질(242)를 구비하고 있다.

동박적층판(210)은 절연재료로 이루어져 있으며 소정의 두께를 가지고 있는 절연층(211), 절연층(211)의 양측에 위치하고 있는 회로패턴이 형성되어 있는 동박층(211, 213)으로 이루어져 있다.

여기에서 절연층(211)의 일측에 위치한 동박층(211)에는 칩패키지(250)의 범프(251)가 플립칩 접속할 수 있는 접점이 형성되어 있으며, 접점은 관통홀(214)을 통하여 다른면(213)과 전기적 접속을 유지한다.

그리고, 동박적층판(211)의 상층에 적층된 절연층(231)에는 칩패키지(250)가 내부 회로층(212)에 형성된 접점과 플립칩 접속할 수 있도록 칩패키지(250)의 크기만큼에 해당하는 홈이 형성되어 있으며, 내부 회로층(212)의 접점이 노출되어 있다.

칩패키지(250)는 형성된 홈을 통하여 부착되어 있는 범프(251)을 이용하여 접점과 플립칩 접속함으로써 인쇄회로기판에 실장된다.

이때, 칩패키지(250)의 범프(251)와 접점 사이에 밀착력을 향상시키기 위해 전기전도성 물질(242)이 도포될 수 있다.

또한, 외층 회로층(232)와 노출된 내층 회로층(212)에는 솔더 레지스트가 도포될 수 있다.

그리고, 도면에 도시된 바와 같이 측면에서도 리드 프레임을 사용하여 접속할 수 있으며, 이에 따라 보다 많은 신호 접속을 위한 채널을 구현할 수 있게 된다.

도 3a를 참조하면, 코어가 되는 기판으로 회로기판(310)을 준비하며, 이 회로기판(310)은 절연재료로 이루어져 있으며, 소정의 두께를 가지는 절연층(311)과, 절연층(311)의 윗면과 하면에 각각 동박층(312, 313)을 구비하고 있다. 또한, 회로기판(310)은 양면의 회로를 접속하기 위한 다수의 관통홀(314)이 형성되어 있다.

다음에, 도 3b 및 도 3c를 참조하면, 회로기판(310)의 동박층(312, 313)에 감광성 물질(321, 322)을 도포한 후 칩 패키지가 실장될 부분을 형성하기 위해 상측에 있는 감광성 물질(321)을 노광 및 현상공정을 통해 선택적으로 제거하여 동박층(312)중 동박이 남을 부위의 동박을 노출 시킨다. 이와 같은 화상형성공정은 사진법과 스크린 인쇄법으로 나눌 수 있다. 사진법은 회로패턴이 출력된 아트워크 필름을 이용하는 방법으로 드라이 필름을 감광성 재료로 사용하는 D/F 법과 액체 상태의 감광재를 사용하는 액상감광재법으로 구분된다.

그리고, 도 3d를 참조하면, 노출된 동박에 금 혹은 니켈 등과 같이 구리에칭 액에서 레지스터로 사용할 수 있는 에칭 레지스터(323)을 도포하여 금 혹은 니켈 등을 사용하여 구리 에칭을 수행할 때 도포된 동박이 에칭되지 않도록 하여 실장될 칩 패키지와 전기적 접속을 제공한다. 이때 에칭 레지스터(323)을 형성하는데 있어서 도금방법이 권장된다.

이후에, 도 3e를 참조하면, 박리 공정을 이용하여 동박층(312, 313)의 양측에 있는 감광성 물질(321, 322)를 제거하고, 다시 회로형성을 위해 3f와 같이 감광성 물질(324, 325)을 도포한다.

이때 감광성 물질(321, 322)은 칩 패키지가 내부 실장될 부분은 에칭되지 않도록 감광성 물질이 남아 있도록 하고 노광 및 현상공정을 통해 도 3g와 같이 동박이 에칭되어 제거되어야 할 부분을 노출시킨다.

그리고, 도 3h와 같이, 감광성 물질(321, 322)에 의한 회로패턴을 에칭 레지스트로 이용하여 동박의 회로패턴을 형성하며, 역할을 다한 에칭 레지스트인 감광성 물질(321, 322)를 박리하여 최종적으로 동박의 회로패턴을 형성한다. 이때 에칭 레지스터(323)는 제거되지 않아야 한다.

다음에, 도 3i에 도시된 바와 같이 에칭을 하여 내층에 회로를 형성 한 후에 감광성 물질(324, 325)을 박리공정을 통해 제거한 후에, 추가적인 다수의 절연층(331, 333)과 회로층(332, 334)을 적층한다.

그리고, 도 3j와 같이 칩 패키지가 실장될 부분의 절연층(331)을 제거하기 위하여 절연층(331)의 해당 부분의 상부에 있는 동박을 레이저나 플라즈마 등의 공법으로 제거한다.

이후에, 도 3k에 도시된 바와 같이 칩 패키기가 실장되는 부분에 해당하는 동박이 제거되면 레이저나 플라즈마 등 절연층(331)을 제거 할 수 있는 공정을 이용하여 칩 패키지가 실장될 부분의 절연층(331)을 제거한다. 이때 필요에 따라서는 원하는 깊이 이상 가공되지 않도록 하는 것이 권장되며, 제거되어야 하는 절연층과 제거되지 않아야 하는 절연층의 재질을 서로 다른 것을 사용하여 원하지 않는 부위의 절연층이 파손되지 않도록 해야 하는 것이 권장된다.

다음에, 도 3l에 도시된 바와 같이, 최외곽층(332, 334)의 회로형성을 위하여 감광성 물질(335, 336)을 도포한다.

이후, 도 3m에 도시된 바와 같이 감광성 물질(335, 336)의 노광 및 현상공정을 통하여 감광성 물질(335, 336)에 회로패턴을 형성한다. 이때, 칩 패키지가 실장 될 위치의 내부층(312)에 노출된 동박이 구리에칭에게 의해 제거 될 수 있도록 칩 패키지가 실장될 부분에 있는 감광성 물질(335, 336)이 제거되도록 한다.

그리고, 도 3n에 도시된 바와 같이 감광성 물질(335, 336)에 의한 회로패턴과 에칭 레지스터(323)을 에칭 레지스트로 이용하여 외부 회로층(332, 334) 그리고 노출된 내부 동박층(312)에 배선패턴을 형성한다. 즉, 에칭공정을 통해 표면과 내층의 동박(312, 332, 334)에 회로를 형성한다.

이후에, 도 3o에 도시된 바와 같이 박리공정을 통해 감광성 물질(335, 336)을 모두 제거하면 칩 패키지를 기판 내부층의 표면에 실장 할 수 있도록 된다. 이때 필요에 따라서는 내층에 형성해둔 에칭레지스터(323)를 제거해야 하는 경우에는 에칭레지스터 박리 공정을 통해 도 3p와 같이 제거 할 수 있으나, 에칭 레지스터가 금도금으로 형성되었다면 제거하지 않는 것이 권장된다.

도 4a를 참조하면, 코어가 되는 기판으로 회로기판(410)을 준비하며, 이 회로기판(410)은 절연재료로 이루어져 있으며, 소정의 두께를 가지는 절연층(411)과, 절연층(411)의 윗면과 하면에 각각 동박층(412, 413)을 구비하고 있다. 또한, 회로기판(410)은 양면의 회로를 접속하기 위한 다수의 관통홀(414)이 형성되어 있다.

다음에, 도 4b 및 도 4c를 참조하면, 회로기판(410)의 동박층(412, 413)에 감광성 물질(421)을 도포한 후 칩 패키지가 실장될 부분을 형성하기 위해 감광성 물질(421, 422)을 노광 및 현상공정을 통해 선택적으로 제거하여 상측 동박층(412) 중 동박이 남을 부위의 동박을 노출 시킨다.

그리고, 도 4d를 참조하면, 노출된 동박에 금 혹은 니켈 등과 같이 구리에칭 액에서 레지스터로 사용할 수 있는 에칭 레지스터(423)을 도포하여 금 혹은 니켈 등을 사용하여 구리 에칭을 수행할 때 도포된 동박이 에칭되지 않도록 하여 실장될 칩 패키지와 전기적 접속을 제공한다. 이때 에칭 레지스터(423)을 형성하는데 있어서 도금방법이 권장된다.

이후에, 도 4e를 참조하면, 박리 공정을 이용하여 동박층(412, 413)의 양측에 있는 감광성 물질(421, 422)를 제거하고, 다시 회로형성을 위해 4f와 같이 감광성 물질(424, 425)을 도포한다.

이때 감광성 물질(424, 425)은 칩 패키지가 내부 실장될 부분은 에칭되지 않도록 감광성 물질이 남아 있도록 하고 노광 및 현상공정을 통해 도 4g와 같이 동박이 에칭되어 제거되어야 할 부분을 노출시킨다.

그리고, 도 4h와 같이, 감광성 물질(424, 425)에 의한 회로패턴을 에칭 레지스트로 이용하여 동박의 회로패턴을 형성하며, 역할을 다한 에칭 레지스트인 감광성 물질(424, 425)를 박리하여 최종적으로 동박의 회로패턴을 형성한다.

다음에, 도 4i에 도시된 바와 같이 에칭을 하여 내층에 회로를 형성 한 후에 감광성 물질(424, 425)을 박리공정을 통해 제거하면, 추가적인 다수의 절연층(431, 433)과 회로층(432, 434)들을 형성한다.

그리고, 도 4j와 같이 칩 패키지가 실장될 부분의 절연층(431)을 제거하기 위하여 절연층(431)의 해당 부분의 상부에 있는 동박을 레이저나 플라즈마 등의 공 법으로 제거한다.

이후에, 도 4k에 도시된 바와 같이 칩 패키기가 실장되는 부분에 해당하는 동박이 제거되면 레이저나 플라즈마 등 절연층(431)을 제거 할 수 있는 공정을 이용하여 칩 패키지가 실장될 부분의 절연층(431)을 제거한다. 이때 필요에 따라서는 원하는 깊이 이상 가공되지 않도록 하는 것이 권장되며, 제거되어야 하는 절연층과 제거되지 않아야 하는 절연층의 재질을 서로 다른 것을 사용하여 원하지 않는 부위의 절연층이 파손되지 않도록 해야 하는 것이 권장된다.

다음에, 도 4l에 도시된 바와 같이, 최외곽층(432, 434)의 회로형성을 위하여 감광성 물질(435, 436)을 도포한다.

이후, 도 4m에 도시된 바와 같이 감광성 물질(435, 436)의 노광 및 현상공정을 통하여 감광성 물질(435, 436)에 회로패턴을 형성한다. 이때, 칩 패키지가 실장될 위치의 감광성 물질(435, 436)은 제거하지 않는다.

다음에, 도 4n에 도시된 바와 같이 노광 및 현상 공정을 통하여 감광성 물질(435, 436)에 형성된 회로패턴에 에칭 레지스터(437, 438)를 도포를 한다. 이때 에칭레지스터 도포는 도금방법이 권장된다.

그리고, 도 4o에 도시된 바와 같이 에칭 레지스터(437, 438)에 의한 회로패턴을 에칭 레지스트로 이용하여 동박의 배선패턴을 형성하기 위하여 감광성 물질(435, 436)을 제거한다.

이후, 도 4p에 도시된 바와 같이 박리 공정을 통해 감광성 물질(335, 336)이 제거되면, 에칭 레지스터(437, 438)을 에칭 레지스트로 이용하여 에칭공정을 통해 표면과 내층의 동박(412, 413, 432, 434)에 회로를 형성한다.

다음에, 도 4q에 도시된 바와 같이 박리공정을 통해 에칭 레지스트(437, 438)을 모두 제거하면 칩 패키지를 기판 내부층의 표면에 실장 할 수 있도록 된다. 이때, 도 4q에 도시된 바와 같이 내층에 형성해둔 에칭레지스터(423)를 제거해야 하는 경우에는 에칭레지스터 박리 공정을 통해 제거 할 수 있으나, 에칭레지스터가 금도금으로 형성되었다면 제거하지 않는 것이 권장된다.

도 5a를 참조하면, 코어가 되는 기판으로 회로기판(510)을 준비하며, 이 회로기판(510)은 절연재료로 이루어져 있으며, 소정의 두께를 가지는 절연층(511)과, 절연층(511)의 윗면과 하면에 각각 동박층(512, 513)을 구비하고 있다. 또한, 회로기판(510)은 양면의 회로를 접속하기 위한 다수의 관통홀(514)이 형성되어 있다.

다음에, 도 5b 및 도 5c를 참조하면, 회로기판(510)의 동박층(512, 513)에 감광성 물질(521)을 도포한 후 칩 패키지가 실장될 부분을 제외한 부분에 회로패턴을 형성하기 위하여 화상형성공정에 의해 감광성 물질(521, 522)에 회로패턴을 형성한 후에 감광성 물질(521, 522)을 에칭 레지스트로 하여 동박층(512, 513)에 회로패턴을 형성한다.

그리고, 박리 공정을 통하여 도 5d와 같이 감광성 물질(521, 522)을 제거한 후에, 도 5e에 도시된 바와 같이 추가적인 다수의 절연층(531, 533)과 회로층(532, 534)들을 형성한다.

이후에, 도 5f에 도시된 바와 같이 칩패키기지가 삽입될 부분의 절연층(531)을 제거하기 위하여 최외곽층(532, 534)에 감광성 물질(535, 536)을 도포한다.

다음에, 도 5g에 도시된 바와 같이 절연층(531)에서 칩패키지가 삽입될 부분의 제거하기 위하여 감광성 물질(535)을 노광 및 현상하여 해당 하는 부분을 제거한 후에 에칭 공정을 수행하여 최외곽층(532)의 해당 부분의 동박층(532)를 제거한다.

그리고, 감광성 물질(531)은 그 역할을 다하였음으로 도 5h에 도시된 바와 같이 박리 공정을 통하여 제거하며, 레이저나 플라즈마등 칩 패키지가 삽입될 부분의 절연층(531)을 제거 할 수 있는 공정을 이용하여 절연층(531)을 제거하고, 외층에 회로를 형성을 하기 위하여 표면에 감광성 물질(537, 538)을 도포한다.

다음으로, 도 5i에 도시된 바와 같이 회로형성을 위해 노광 및 현상공정을 통하여 감광성 물질(537, 538)에 회로를 형성한다. 이때, 노광은 UV, X-ray, 레이저 등의 직진성이 강한 빛을 사용하여 동박이 남아야 할 부위의 감광성물질(537, 538)을 경화시킬 수 있다.

그리고, 도 5j에 도시된 바와 같이 감광성 물질(537, 538)을 에칭 레지스트로 하여 에칭공정을 통해 표면의 동박(532)와 칩 패키지를 표면 실장할 내부층의 동박(512)을 동시에 에칭한다.

이후에, 도 5k에 도시된 바와 같이 박리공정을 통해 감광성 물질을 모두 제거하면 칩 패키지를 기판 내부층의 표면에 실장할 수 있다.

도 6a 내지 도 6l는 본 발명의 또 다른 실시예에 따른 칩패키지를 실장한 인 쇄회로기판의 제조방법의 공정도이다.

도 6a를 참조하면, 코어가 되는 기판으로 회로기판(610)을 준비하며, 이 회로기판(610)은 절연재료로 이루어져 있으며, 소정의 두께를 가지는 절연층(611)과, 절연층(611)의 윗면과 하면에 각각 동박층(612, 613)을 구비하고 있다. 또한, 회로기판(610)은 양면의 회로를 접속하기 위한 다수의 관통홀(614)이 형성되어 있다.

다음에, 도 6b 내지 도 6d를 참조하면, 회로기판(610)의 동박층(612, 613)에 감광성 물질(621, 622)을 도포한 후 칩 패키지가 실장될 부분을 포함한 내층(612, 613)에 회로패턴을 형성하기 위하여 화상형성공정에 의해 감광성 물질(621, 622)에 회로패턴을 형성한 후에 감광성 물질(621, 622)을 에칭 레지스트로 하여 동박층(612, 613)에 회로패턴을 형성한다.

그리고, 박리 공정을 통하여 도6e와 같이 감광성 물질(621, 622)을 제거한 후에, 도 6f에 도시된 바와 같이 추가적인 다수의 절연층(631, 633)과 회로층(632, 634)들을 형성한다.

이후에, 도 6g에 도시된 바와 같이 칩패키지가 삽입될 부분의 절연층(631)을 제거하기 위하여 최외곽층(632, 634)에 감광성 물질(635, 636)을 도포한다.

다음에, 도 6h에 도시된 바와 같이 절연층(631)에서 칩패키지가 삽입될 부분의 제거하기 위하여 감광성 물질(635)을 노광 및 현상하여 해당 하는 부분을 제거한 후에 에칭 공정을 수행하여 최외곽층(632)의 해당 부분의 동박층(632)을 제거한다.

그리고, 감광성 물질(635)은 그 역할을 다하였음으로 도 6i에 도시된 바와 같이 박리 공정을 통하여 제거하며, 도 6j에 도시된 바와 같이 레이저나 플라즈마등 칩 패키지가 삽입될 부분의 절연층(631)을 제거 할 수 있는 공정을 이용하여 절연층(631)을 제거한다.

이후에, 도 6k에 도시된 바와 같이 외층에 회로를 형성을 하기 위하여 표면에 감광성 물질(637, 638)을 도포한 후에, 노광 및 현상에 의해 회로패턴을 형성하는데, 이때 칩패키지가 삽입될 내층(612)에는 이미 회로패턴이 형성되어 있음으로 칩패키지가 삽입될 부분을 제외한 부분에 회로패턴을 형성한다. 이때, 노광은 UV, X-ray, 레이저 등의 직진성이 강한 빛을 사용하여 동박이 남아야 할 부위의 감광성물질(637, 638)을 경화시킬 수 있다.

그리고, 도 6l에 도시된 바와 같이 감광성 물질(637, 638)을 에칭 레지스트로 하여 에칭공정을 통해 표면의 동박(632)을 에칭하며, 박리공정을 통해 감광성 물질을 모두 제거하면 칩 패키지를 기판 내부층의 표면에 실장할 수 있다.

도 7a를 참조하면, 코어가 되는 기판으로 회로기판(710)을 준비하며, 이 회로기판(710)은 절연재료로 이루어져 있으며, 소정의 두께를 가지는 절연층(711)과, 절연층(711)의 윗면과 하면에 각각 동박층(712, 713)을 구비하고 있다. 또한, 회로기판(710)은 양면의 회로를 접속하기 위한 다수의 관통홀(714)이 형성되어 있다.

다음에, 도 7b 내지 도 7d를 참조하면, 회로기판(710)의 동박층(712, 713)에 감광성 물질(721, 722)을 도포한 후 칩 패키지가 실장될 부분을 포함한 내층(712, 713)에 회로패턴을 형성하기 위하여 화상형성공정에 의해 감광성 물질(721, 722)에 회로패턴을 형성한 후에 감광성 물질(721, 722)을 에칭 레지스트로 하여 동박층(712, 713)에 회로패턴을 형성한다.

그리고, 박리 공정을 통하여 도7e와 같이 감광성 물질(721, 722)을 제거한다.

이후에, 도 7f와 같이 에칭레지스터(725)를 선택적으로 도포하기 위하여 감광성 물질(723, 724)를 도포한다.

다음에, 도 7g와 같이 감광성 물질(723)을 노광 및 현상하여 에칭 레지스터(725)를 도포할 부위를 노출 시킨다.

그리고, 도 7h에 도시된 바와 같이 에칭레지스터(725)를 도포한 후 박리 공정을 통해서 감광성 물질(723, 724)를 제거한다. 이때 에칭레지스터(725)를 도포하는 방법은 도금방법이 권장된다.

이후에, 도 7i에 도시된 바와 같이 추가적인 다수의 절연층(726, 728)과 회로층(727, 729)들을 형성한다. 이때, 절연층(726)중에서 칩패키지가 삽입되어야 할 부분은 절연물질이 제거되어 동박층(727)만 형성되어 있으며, 그 결과 칩 패키지를 삽입하기 위하여 절연층(726)의 해당 부분에 대한 추가적인 에칭은 불필요하다.

이후에, 도 7j에 도시된 바와 같이 최외곽층(727)에 회로패턴을 형성하기 위하여 최외곽층(727, 729)에 감광성 물질(730, 731)을 도포한다.

다음에, 도 7k에 도시된 바와 같이 최외곽층(727)에서 회로패턴을 형성하기 위하여 감광성 물질(730)을 노광 및 현상하여 해당 하는 부분을 제거하게 되는데, 이때 칩패키지가 삽입될 부분에 해당하는 감광성 물질(730)은 모두 제거한다.

그리고, 감광성 물질(730)을 에칭 레지스트로 하여 에칭 공정을 수행하여 최외곽층(727)의 해당 부분의 동박층(727)를 제거한다.

이후에, 감광성 물질(730)은 그 역할을 다하였음으로 7l에 도시된 바와 같이 박리 공정을 통하여 제거하면, 칩 패키지를 기판 내부층의 표면에 실장할 수 있다.

도 8a 내지 도 8m은 본 발명의 또 다른 실시예에 따른 칩패키지를 실장한 인쇄회로기판의 제조방법의 공정도이다.

도 8a를 참조하면, 코어가 되는 기판으로 회로기판(810)을 준비하며, 이 회로기판(810)은 절연재료로 이루어져 있으며, 소정의 두께를 가지는 절연층(811)과, 절연층(811)의 윗면과 하면에 각각 동박층(812, 813)을 구비하고 있다. 또한, 회로기판(810)은 양면의 회로를 접속하기 위한 다수의 관통홀(814)이 형성되어 있다.

다음에, 도 8b 내지 도 8d를 참조하면, 회로기판(810)의 동박층(812, 813)에 감광성 물질(821, 822)을 도포한 후 칩 패키지가 실장될 부분을 포함한 내층(812, 813)에 회로패턴을 형성하기 위하여 화상형성공정에 의해 감광성 물질(821, 822)에 회로패턴을 형성한 후에 감광성 물질(821, 822)을 에칭 레지스트로 하여 동박층(812, 813)에 회로패턴을 형성한다.

그리고, 박리 공정을 통하여 도8e와 같이 감광성 물질(821, 822)을 제거한다.

이후에, 도 8f와 같이 에칭레지스터(825)를 선택적으로 도포하기 위하여 감광성 물질(823, 824)를 도포한다.

다음에, 도 8g와 같이 감광성 물질(823)을 노광 및 현상하여 에칭 레지스터(825)를 도포할 부위를 노출 시킨다.

그리고, 도 8h에 도시된 바와 같이 에칭레지스터(825)를 도포한 후 박리 공정을 통해서 감광성 물질(823, 824)을 제거한다. 이때 에칭레지스터(825)를 도포하는 방법은 도금방법이 권장된다.

이후에, 도 8i에 도시된 바와 같이 추가적인 다수의 절연층(826, 827)을 적층하며, 이때, 절연층(826)중에서 칩패키지가 삽입되어야 할 부분은 절연물질이 제거되어 있으며, 그 결과 칩 패키지를 삽입하기 위하여 절연층(826)의 해당 부분에 대한 추가적인 에칭은 불필요하다.

다음에, 도 8j에 도시된 바와 같이 도금을 하여 도금층(823, 829)를 형성하게 되는데, 이때 무전해 동도금, 전해 동도금을 수행한다.

이후에, 도 8k에 도시된 바와 같이 도금층(823, 829)에 회로패턴을 형성하기 위하여 최외곽층(828, 829)에 감광성 물질(830, 831)을 도포한다.

다음에, 도 8l에 도시된 바와 같이 도금층(823, 829)에 회로패턴을 형성하기 위해 감광성 물질(830)을 노광 및 현상하여 해당 하는 부분을 제거하게 되는데, 이때 칩패키지가 삽입될 부분에 해당하는 감광성 물질(830)은 모두 제거한다.

그리고, 감광성 물질(830)을 에칭 레지스트로 하여 에칭 공정을 수행하여 최외곽층(828)의 해당 부분의 동박층(828)를 제거한다.

이후에, 도 8m에 도시된 바와 같이 감광성 물질(830)은 그 역할을 다하였음으로 박리 공정을 통하여 제거하면, 칩 패키지를 기판 내부층의 표면에 실장할 수 있다.

한편, 위에서 설명한 모든 실시예에 공통적으로 다음 도 9a 내지 9d의 공정을 추가할 수 있다.

도 9a 내지 도 9c는 본 발명의 또 다른 실시예에 따른 집적회로칩을 실장한 인쇄회로기판의 제조방법의 흐름도이다.

도 9a를 참조하면, 위에서 설명한 방법에 의해 칩패키지를 삽입할 절연층(931)이 제거된 인쇄회로기판에 솔더 레지스트 잉크(940)를 전면 도포한다.

그리고, 도 9b를 참조하면, 인쇄회로기판에 전면 도포된 솔더 레지스트 잉크에 의한 솔더 레지스트층(940)에서 칩 패키지의 솔더(951)이 접속되는 위치에 솔더 레지스트층(940)을 제거한다.

이후에, 도 9c에 도시된 바와 같이 인쇄회로기판의 솔더 레지스트층(940)이 제거되어 노출된 동박층(912)에 산화 방지 및 실장될 부품을 접속시키는 물질과의 접착력 향상을 위해 전기전도성 또는 비전도성 물질(242)을 도포할 수 있다. 이때 금도금이 바람직하다.

다음에, 도 9d에 도시된 바와 같이 칩 패키지(950)를 플립칩을 통해 의해 인쇄회로기판에 실장한다.

이상에서 설명한 것은 본 발명에 따른 인쇄회로기판 그 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실 시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

상기와 같은 발명에 따르면, 이미 완성된 칩패키지를 기판에 삽입하는 것으로 요구되는 청정도(Clean Room)가 낮게 되며 그에 따라 추가적인 설비나 비용이 발생하지 않은 효과가 있다.

또한, 본 발명에 따르면, 칩이 보다 전기적 전원층에 가까이 위치 할 수 있어어 멀리 있을 때보다 간섭 등에 의한 노이즈 발생을 줄일 수 있는 효과가 있다.

또한, 본 발명에 따르면, 패키지의 바닥 부위뿐만 아니라 측면에서도 리드 프레임을 이용하여 접속을 할 수 있어 보다 많은 신호 접속을 위한 채널을 구현할 수 있다.

Claims

상면에 전기적 접점이 다수 형성되어 있는 코어가 되는 원판;

상기 원판상에 마운트되고, 상기 전기적 접점과 구비된 범프가 접속되어 있는 칩패키지; 및

상기 원판상에 적층되어 있으며, 상기 칩패키지가 마운트되는 부분에 홀이 형성되어 있는 절연층을 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판.
제 1 항에 있어서,

상기 절연층상에 적층되며 회로패턴이 형성된 회로층을 더 포함하는 것을 특징으로 하는 칩패키지를 실장한 인쇄회로기판.
제 1 항 또는 제 2 항에 있어서,

상기 전기적 접점과 상기 범프 사이에 위치하여 상기 전기적 접점과 상기 범프 사이의 밀착력을 강화시키는 전도성 물질을 더 포함하여 이루어진 것을 특징으로 하는 칩패키지를 실장한 인쇄회로기판.
제 1 항 또는 제 2 항에 있어서,

상기 칩패키기에 신호를 제공하기 위하여 상기 칩패키기의 측면과 회로층의 전기적 접속을 제공하는 리드 프레임을 더 포함하여 이루어진 것을 특징으로 하는 칩패키지를 실장한 인쇄회로기판.
제 1 항 또는 제 2 항에 있어서,

상기 최외곽층의 전기적 접점을 제외한 영역에 도포되어 있는 솔더 레지스터를 더 포함하여 이루어진 것을 특징으로 하는 칩패키지를 실장한 인쇄회로기판.
원판의 일측 회로층의 상면에 전기적 접점을 형성하기 위한 에칭 레지스터를 형성하는 제 1 단계;

상기 원판의 일측 회로층에 감광성 물질을 도포하여 회로층에 회로패턴을 형성하고 감광성 물질을 제거하는 제 2 단계;

상기 원판에 절연층과 회로층을 적층하고 칩패키지가 삽입될 부분에 홀을 형성하는 제 3 단계;

감광성 물질을 도포하여 상기 회로층에 회로패턴을 형성하고, 상기 에칭 레지스터가 형성된 노출된 원판의 회로층에 전기적 접점을 형성하는 제 4 단계; 및

상기 원판의 노출된 회로층에 형성된 전기적 접점에 칩패키지를 접속하여 실장하는 제 5 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 6 항에 있어서,

상기 제 4 단계는,

상기 최외곽 회로층의 상부에 감광성 물질을 도포하는 제 4-1 단계;

상기 감광성 물질에 최외곽 회로층의 회로패턴을 형성하고, 홀에 대응하는 부분을 제거하는 제 4-2 단계; 및

상기 감광성 물질이 적층된 최외곽 회로층에 회로패턴을 형성하고, 노출된 내부층을 에칭하여 전기적 접점을 형성하는 제 4-3 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 6 항에 있어서,

상기 4 단계는,

상기 최외곽 회로층의 상부에 감광성 물질을 도포하는 제 4-1 단계;

상기 감광성 물질에 최외곽 회로층의 회로패턴을 형성하는 제 4-2 단계;

상기 감광성 물질에 형성된 회로패턴에 에칭 레지스터를 형성하고, 상기 감 광성 물질을 제거하는 제 4-3 단계;및

상기 에칭 레지스터가 적층된 최외곽 회로층과 노출된 내부층을 에칭하여 최외곽 회로층의 회로패턴과 내부층의 전기적 접점을 형성하는 제 4-4 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 6 항에 있어서,

상기 제 4 단계 이후에,

상기 에칭 레지스터를 제거하는 제 6 단계를 더 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 6 항에 있어서,

상기 제 4 단계 이후에,

상기 칩패키지의 측면과 회로층을 리드 프레임으로 연결하는 제 6 단계를 더 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 6 항 또는 제 9 항에 있어서,

상기 제 4 단계 이후에,

상기 최외곽 회로층과 노출된 내부층에 솔더 레지스터를 도포하고, 상기 전기적 접점 부위를 에칭하여 제거하는 제 7 단계; 및

상기 전기적 접점 부위에 전도성 물질을 형성하는 제 8 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
회로패턴이 형성된 원판의 일측 회로층의 상면에 절연층과 회로층을 적층하는 제 1 단계;

상기 원판에 적층된 상기 절연층과 회로층에서 칩패키지가 실장될 부위의 제거하는 제 2 단계;

상기 내층과 외층에 밀착되도록 감광성 물질을 도포하고 전기적 접점과 외층 회로패턴을 형성하기 위한 회로패턴을 상기 감광성 물질에 형성하는 제 3 단계;

상기 감광성 물질에 형성된 회로패턴에 따라 에칭을 수행하여 외층에 회로패턴을 형성하고 내층에 전기적 접점을 형성하는 제 4 단계; 및

상기 원판의 노출된 회로층에 형성된 전기적 접점에 칩패키지를 접속하여 실장하는 제 5 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 12 항에 있어서,

상기 제 4 단계 이후에,

상기 최외곽 회로층과 노출된 내부층에 솔더 레지스터를 도포하고, 상기 전기적 접점 부위를 에칭하여 제거하는 제 6 단계; 및

상기 전기적 접점 부위에 전도성 물질을 형성하는 제 7 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 12 항에 있어서,

상기 제 4 단계 이후에,

상기 칩패키지의 측벽과 외부 회로층을 리드 프레임으로 연결하는 제 6 단계를 더 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
원판의 회로층에 칩패키지가 접속될 전기적 접점을 포함한 회로패턴을 형성하는 제 1 단계;

회로패턴이 형성된 원판의 일측 회로층의 상면에 절연층과 회로층을 적층하는 제 2 단계;

상기 원판에 적층된 상기 절연층과 회로층에서 칩패키지가 실장될 부위의 제거하는 제 3 단계; 및

상기 원판의 노출된 회로층에 형성된 전기적 접점에 칩패키지를 접속하여 실 장하는 제 4 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 15 항에 있어서,

상기 제 4 단계 이후에,

상기 최외곽 회로층과 노출된 내부층에 솔더 레지스터를 도포하고, 상기 전기적 접점 부위를 에칭하여 제거하는 제 5 단계; 및

상기 전기적 접점 부위에 전도성 물질을 형성하는 제 6 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 15 항에 있어서,

상기 제 4 단계 이후에,

상기 칩패키지의 측벽과 외부 회로층을 리드 프레임으로 연결하는 제 5 단계를 더 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
원판의 회로층에 칩패키지가 접속될 전기적 접점을 포함한 회로패턴을 형성하는 제 1 단계;

상기 전기적 접점을 에칭 레지스터로 둘러싸는 제 2 단계;

칩패키지가 상기 전기적 접점에 접속되어 실장가능하도록 홀이 형성되어 있는 절연층을 적층하고 상기 절연층에 회로층을 적층하는 제 3 단계;

상기 회로층에 감광성 물질을 적층하여 상기 감광성 물질에 상기 홀 부분이 제거된 회로패턴을 형성하고 에칭하여 상기 회로층에 회로패턴을 형성하는 제 4 단계; 및

상기 원판의 노출된 회로층에 형성된 전기적 접점에 칩패키지를 접속하여 실장하는 제 5 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 18 항에 있어서,

상기 제 3 단계의 회로층을 적층하는데 있어서 상기 회로층이 노출된 내층과 밀착되어 있는 것을 특징으로 하는 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 18 항에 있어서,

상기 제 4 단계 이후에,

상기 최외곽 회로층과 노출된 내부층에 솔더 레지스터를 도포하고, 상기 전기적 접점 부위를 에칭하여 제거하는 제 6 단계; 및

상기 전기적 접점 부위에 전도성 물질을 형성하는 제 7 단계를 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.
제 18 항에 있어서,

상기 제 4 단계 이후에,

상기 칩패키지의 측벽과 외부 회로층을 리드 프레임으로 연결하는 제 6 단계를 더 포함하여 이루어진 칩패키지를 실장한 인쇄회로기판의 제조방법.