JP2008270810A - ヒートシンクおよびアースシールドの機能を向上させるための半導体デバイスパッケージ - Google Patents
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Abstract
【課題】サイズが縮小され、熱放散及びアースシールドが良好なパッケージ構造体を提供する。
【解決手段】構造体は、熱放散およびアースシールドを行うために、導電層104、106と、導電物質が充填されたスルーホール102とを有する基板100を備える。熱放散を実現するために、ボンディングパッドを備えたチップ110が、高い熱伝導性を有する接着剤114によって、導電層104に装着される。ボンディングパッドと、基板上に形成された接触パッド108を結合するために、RDL118が基板およびチップの上に形成される。
【選択図】図1
【解決手段】構造体は、熱放散およびアースシールドを行うために、導電層104、106と、導電物質が充填されたスルーホール102とを有する基板100を備える。熱放散を実現するために、ボンディングパッドを備えたチップ110が、高い熱伝導性を有する接着剤114によって、導電層104に装着される。ボンディングパッドと、基板上に形成された接触パッド108を結合するために、RDL118が基板およびチップの上に形成される。
【選択図】図1
Description
本発明は半導体パッケージ用の構造体および方法に関し、より詳細には薄型半導体パッケージに関する。
半導体デバイスの分野において、デバイス密度は絶え間なく高密度化され、したがってデバイス寸法を縮小することが要求されている。チップパッケージ技術は、集積回路の開発に大きく影響されるため、電子機器のサイズが要求され、またパッケージ技術も同様である。上記に記載の理由により、今日パッケージ技術の趨勢は、ボールグリッドアレイ(BGA)、フリップチップ(FC−BGA)、チップスケールパッケージ(CSP)、ウェーハレベルパッケージ(WLP)に向けられており、WLPによって形成される構造体は、極めて寸法が小さく良好な電気特性を有する。WLP技術を利用することによって、製造コストおよび時間が短縮され、結果として生じるWLPの構造体は、チップに匹敵し得るため、この技術は電子デバイスの小型化に対する要求を満たすことができる。
WLP技術は上記に記載する利点を有するが、WLP技術の受け入れに影響を与えるいくつかの問題が依然としてある。例えばいくつかの技術は、基板の上面に直接形成されるチップの利用を伴い、半導体チップのパッドは、エリアアレイタイプの複数のメタルパッドへの再配置層(RDL)を包含する再配置プロセスによって再配置される。またビルドアップ層は、パッケージのサイズを増大させる。したがって、パッケージの厚みが大きくなり、チップのサイズを縮小する要求と矛盾することになる。チップは、ビルドアップ層内で重ねられるため、構造体の熱放散およびアースシールドは、解決すべき別の問題である。
上記に記載のように、本発明は、上記の問題を克服するために、サイズが縮小され、熱放散およびアースシールドが良好なパッケージ構造体を提供する。
本発明の一態様は、配線回路と、基板の対向する面に配置されたパッドを接続するために金属が充填されたスルーホールとを提供することである。
本発明の別の態様は、より薄型の構造体を実現することであり、本発明の利点の1つは、高い熱伝導性を有する接着剤が設けられることである。
本発明の別の利点は、特に高出力のデバイスに対して、より良好な熱放散を実現する金属層が設けられることであり、本発明は、RFまたは高周波数デバイスに対して優れたアースシールドを提供する。一実施形態において、本発明は、アンテナとして採用される金属層を含む。本発明は、デバイスを一体化し、簡素なプロセスでスタックサイズを縮小するパッケージオンパッケージの手法を提案する。
本発明は、第1接触パッドと、その中に形成される少なくとも1つのスルーホールとを有する基板を備えたパッケージ構造体を提供する。金属層は、基板の下面に形成され、少なくとも1つのスルーホールが、熱放散およびアースシールドのために、第1接触パッドから金属層までを接続する。ボンディングパッドを備えるチップが、高い熱伝導性を有する接着剤によって、第1接触パッド上に装着される。誘電層がチップの上に形成され、第2接触パッドが、基板の上面に形成される。再配置層(RDL)がチップの上に形成され、電気的に接続するために、第2接触パッドにボンディングパッドを結合する。第2接触パッド上に形成されるはんだボールが、基板の上面に形成される。
本発明は、第1接触パッド、第2接触パッド、および少なくとも1つのスルーホールを備える基板を設けるステップと、ボンディングパッドを備えるチップの裏面に接着剤を施すステップと、チップを第1接触パッドに装着するステップと、第2接触パッドをボンディングパッドに結合するために、ビルドアップ層を形成するステップと、塗布またはプリントによって、チップおよび基板上に頂部保護層を形成するステップと、第2接触パッドの上にはんだボールを配置するステップと、はんだボールをリフローし、第2接触パッドの上にはんだボールを形成するステップとを含む、パッケージ構造体を製造するための方法を提供する。
本発明の好ましい実施形態および添付の図面と共に、本発明を以下に詳細に記載する。しかしながら、本発明の好ましい実施形態は、単に例示のためであることを理解されたい。本明細書に記載される好ましい実施形態以外に、本発明は、明確に記載されるもの以外の他の実施形態の広範な範囲内で実施することができ、本発明の範囲は、添付の特許請求の範囲に定義されるものを除いて特に限定されるものではない。
図1は、本発明の一実施形態で開示されるパッケージ構造体を示す。好ましくは、中に形成されるスルーホール102を備え、FR4/FR5/BTまたは金属/合金で作成された基板100が設けられ、スルーホール102は、金属好ましくは銅物質などの導電物質で充填される。導電層例えば金属層104が、基板100の片面上に装着され、導電(金属)層106が、基板100の別の面の上に形成される。特に高出力デバイスに関して良好な熱放散の目的を実現するために、金属層104および金属層106の両方を接続するためにスルーホール102が使用される。さらにこの手法は、高出力デバイスに対する優れたアースシールドを実現することができる。さらに、金属層は、アンテナとして機能することができる。本発明の別の実施形態において、熱放散を促進するための物質が、金属層104の上に塗布される。はんだメタルパッド108が、間に一定の距離を空けて金属層106のそばに形成される。好ましくは、パッケージ構造体の厚みは、層104から、0.33mmの厚みを有するはんだボールの末端までおよそ300μmである。
接着剤114によって、上に接触パッド112が形成されたダイ110が、金属層106の上に配置される。あるケースでは、接着剤114は、ダイ110が生成する熱を放散するために良好な熱伝導性を備える。好ましくは、ダイ110の厚みは、20−75μmの範囲である。
フォトセンシティブ誘導層116がダイ110および基板100の上面の上に形成される。リソグラフィプロセス、または露光および現像工程によって、複数の開口が誘電層116内に形成される。複数の開口は、接触パッド(またはI/Oパッド)112、および基板100の上面の上のはんだメタルパッド108の一部とそれぞれ位置合わせされる。誘電層116の上に形成された金属層の選択された部分を除去することによって、導電トレース118とも称されるRDL(再配置層)118が誘電層116の上に形成され、RDL118は、I/Oパッド112およびはんだメタルパッド108によって、チップ110との電気的接続を維持する。
RDL118を覆うために保護層120が使用され、保護層120の材料は、シリコンゴムベースのポリイミド(PI)樹脂化合物を含む。導電するためにはんだボール122がそれぞれはんだメタルパッド108の上に形成され、はんだボール122の高さは、その直径によって約0.2mmから0.35mmである。
図2は、本発明の別の実施形態を示す。図2に示す構造体は、図2の下方金属層104が、はんだメタルパッド124を含む部分と、金属層128を含む部分の2つの主要な部分に分かれる点を除いて(図2を参照のこと)、図1の実施形態と全く同様である。スルーホール130が基板100の中に形成され、はんだメタルパッド108と124の間の電気接続を維持するために、スルーホール130内に導電物質(例えば金属または合金)が充填される。別のはんだボール132が、はんだボール122と反対側のはんだメタルパッド124上にそれぞれ形成される。この手法は、積み重ねられた構造体を実現する。 図3は、本発明のスタック手法の実施形態を示す。図3に示す構造体を参照すると、基板100はわずかに修正を加えられて、上記の図1および2に示す2つの構造体が積み重ねられる。構造体は、その間に形成されるはんだボールを共有することがわかるであろう。図2に示すものと同様の構造体300が、基板100の上に積み重なる。はんだボール302の両端部は、その間の電気接続を維持するためにステージタイプである。構造体300の上に形成されたはんだボール304は、例えばメモリデバイスなどの他の構成要素に結合されてよく、したがって、パッケージオンパッケージ(PoP)構造と称される構造体が形成される。
図4は、PCBマザーボード上に配置された図1に開示されるパッケージ構造体を示す。図1に示すパッケージ構造体は、複数のメタルパッド404が上に形成されたPCBボード402の上に配置される。チップ408とPCBボード402の間の電気接続を維持するために、はんだボール406(ステージタイプ)が、メタルパッド402の上に配置され、PCBボード402の頂部からチップ408と反対側の金属層410の表面までの距離は、約300μmである。したがって、基板400とPCBボード402の間にフリップチップ構造が形成される。基板400の導電物質が、チップ408に対する電磁(EM)シールドを構築する。
図5は、PCBマザーボード上に配置された図3に開示されるパッケージ構造体を示す。図3に示すパッケージ構造体は、複数のメタルパッド504が上に形成されたPCBボード502の上に配置される。構造体300上に配置されたはんだボール506(ステージタイプ)が(図3に示すように)、メタルパッド504の上に設置され、したがってPoP構造体が、アップサイドダウン構成でPCB502の上に配置される。本発明の別の実施形態において、熱放散を促進する物質が金属層508の上に塗布される。
本発明はまた、本発明のパッケージ構造体を製造するための方法を提供する。方法は、事前形成された導電トレースおよび接触パッドと、以下のステップで基板の反対側に配置されるチップおよび金属層の間の電気接続を維持するために導電物質で充填されたスルーホールとを備えた基板(パネル形態の)を設け、好ましくは基板の材料は、FR4/FR5/BTまたは金属/合金である。本発明の別の実施形態において、導電メタルパッド間の電気接続を維持するために、例えば金属の導電物質が充填された別のスルーホール、および例えば金属ボールパッド上に形成された導電パッドが、基板内に事前形成される。
その後、基板上に接着物質(高い熱伝導性を有する)が施され、接着剤を使用して基板の片側にチップを装着するために、ピックアンドプレース装置が使用され、このチップの厚みは約20から75μmである。
ダイが基板(パネルベース)上に再配置された後、ウェットおよび/またはドライ洗浄によってダイス表面の洗浄が行われる。次のステップは、パネルの表面に誘電物質を塗布することである。その後、ビア(接触メタルパッド)およびボンディングパッドを開口するために、リソグラフィプロセスが行われる。ビアホールおよびボンディングパッドの表面を洗浄するために、プラズマ洗浄工程が行われる。次のステップは、シードメタル層としてTi/Cuをスパッタすることであり、再配置メタル層(RDL)のパターンを形成するために、誘電層およびシードメタル層の上にフォトレジスタ(PR)が塗布される。RDLメタルとしてCu/AuまたはCu/Ni/Auを形成するために、電気めっき処理され、続いてRDLメタルトレースを形成するためにPRを剥離しメタルウェットエッチングする。
続いて次のステップは、頂部誘電層を塗布またはプリントし、接触メタルパッドを開口することである。多層のRDLおよび誘電層を形成するために、シード層、PRの電気めっき処理または剥離/エッチング工程などを繰り返すことができる。
その後、はんだメタル接触パッドの上にはんだボールが配置され、続いてはんだボールをはんだメタル接触パッドの上にそれぞれ装着するために、それらをリフローする。次のステップは、パッケージ構造体を完成するためにパネルを個片化することである。用語メタルは、金属、合金または導電化合物のいずれの導電物質を称することができることを理解されたい。本発明の別の実施形態において、方法はさらに、PoP構造体を形成するために、パッケージ構造体の上に別のパッケージ構造体を積み重ねるステップを含む。
続いて、チップおよび基板(パッケージ形態の)が、表面実装技術(SMT)によって結合され、続いてPCBのパッドに接続するために基板のはんだボールを装着し、これにより基板とPCBの間にフリップチップ構造が形成され、基板の導電物質がチップのためのEMシールドを構築する。
本発明の好ましい実施形態を記載してきたが、当業者は、本発明は記載の好ましい実施形態に限定されるべきではないことを理解するであろう。むしろ、添付の特許請求の範囲に定義される本発明の精神および範囲内で多様な変更および修正を行うことができる。
Claims (5)
- 第1接触パッド、および中に形成されるスルーホールを有する基板と、
前記基板の下面に形成され、熱放散およびアースシールドのために、前記スルーホールによって前記第1接触パッドに結合される金属層と、
高い熱伝導性を有する接着剤によって前記第1接触パッドの上に装着される、ボンディングパッドを備えたダイと、
高い熱伝導性を有する接着剤と、
前記ダイ、および前記基板の上面に形成される第2接触パッドの上に形成される誘電層と、
前記ダイの上に形成され、電気接続するために前記ボンディングパッドに結合される再配置層(RDL)と、
前記基板の前記上面に形成された前記第2接触パッドの上に形成されるはんだボールとを備えることを特徴とするパッケージ構造体。 - 前記RDLの上に形成される保護層をさらに備え、前記保護層の材料が、シリコンゴムベースのポリイミド(PI)樹脂化合物を含む、請求項1に記載の構造体。
- 前記金属層の材料がヒートシンク材料を含み、前記金属層がアンテナとして機能し、前記基板がFR4/FR5/BTまたは金属/合金を含み、別のパッケージ構造体を積み上げるために前記第2接触パッドが前記基板の前記下面に形成され、これによりパッケージオンパッケージ(PoP)構造を形成することを特徴とする、請求項1に記載の構造体。
- ICデバイスパッケージ構造体を製造するための方法であって、
第1接触パッド、第2接触パッドおよびスルーホールを備える基板を設けるステップと、
ボンディングパッドを備えるダイの裏側に接着剤を施すステップと、
前記ダイを前記第1接触パッドに装着するステップと、
前記第2接触パッドを前記ボンディングパッドに結合するために、ビルドアップ層を形成するステップと、
塗布またはプリントによって、前記ダイおよび前記基板の上に頂部保護層を形成するステップと、
前記第2接触パッドの上にはんだボールを配置するステップと、
前記はんだボールをリフローし、前記第2接触パッドの上に前記はんだボールを形成するステップと
を含むことを特徴とする方法。 - 前記ダイおよび前記基板を実装するステップと、
続いてPCBの接続パッドに前記基板の前記はんだボールを装着するステップと、
これにより前記基板と前記PCBの間にフリップチップ構造を形成するステップであり、これにより前記基板の前記第1接触パッドが前記ダイのためのEMシールドを構築するステップと、
PoP構造体を形成するために、前記パッケージ構造体の上に別のパッケージ構造体を積み重ねるステップと、
前記ダイから生成される熱を放散するために物質の層を塗布するステップと
をさらに含み、
前記基板が、FR4/FR5/BTまたは金属/合金を含み、前記保護層の材料が、シリコンゴムベースのポリイミド(PI)樹脂化合物を含むことを特徴とする、請求項4に記載の方法。
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---|---|---|---|
US11/736,461 US20080258293A1 (en) | 2007-04-17 | 2007-04-17 | Semiconductor device package to improve functions of heat sink and ground shield |
Publications (1)
Publication Number | Publication Date |
---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008107597A Withdrawn JP2008270810A (ja) | 2007-04-17 | 2008-04-17 | ヒートシンクおよびアースシールドの機能を向上させるための半導体デバイスパッケージ |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013030593A (ja) * | 2011-07-28 | 2013-02-07 | J Devices:Kk | 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法 |
JP2016538148A (ja) * | 2013-09-27 | 2016-12-08 | インテル コーポレイション | ビルドアップアーキテクチャをパッケージングするための磁場遮蔽 |
US9530707B2 (en) | 2013-10-03 | 2016-12-27 | Fuji Electric Co., Ltd. | Semiconductor module |
JP2019519103A (ja) * | 2016-06-30 | 2019-07-04 | マイクロン テクノロジー,インク. | 1つ以上の窓を含むパッケージオンパッケージ半導体デバイスアセンブリ並びに関連する方法及びパッケージ |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5091456B2 (ja) * | 2006-10-31 | 2012-12-05 | 株式会社村上開明堂 | ドアミラー |
TWI360207B (en) | 2007-10-22 | 2012-03-11 | Advanced Semiconductor Eng | Chip package structure and method of manufacturing |
TWI453877B (zh) * | 2008-11-07 | 2014-09-21 | Advanced Semiconductor Eng | 內埋晶片封裝的結構及製程 |
US7989950B2 (en) * | 2008-08-14 | 2011-08-02 | Stats Chippac Ltd. | Integrated circuit packaging system having a cavity |
US8106504B2 (en) * | 2008-09-25 | 2012-01-31 | King Dragon International Inc. | Stacking package structure with chip embedded inside and die having through silicon via and method of the same |
CN101777542B (zh) * | 2009-01-14 | 2011-08-17 | 南茂科技股份有限公司 | 芯片封装构造以及封装方法 |
US8084858B2 (en) * | 2009-04-15 | 2011-12-27 | International Business Machines Corporation | Metal wiring structures for uniform current density in C4 balls |
US8693518B2 (en) * | 2009-09-09 | 2014-04-08 | Merkle International Inc. | High temperature industrial furnace roof system |
US8569894B2 (en) | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
US8320134B2 (en) | 2010-02-05 | 2012-11-27 | Advanced Semiconductor Engineering, Inc. | Embedded component substrate and manufacturing methods thereof |
US8310050B2 (en) | 2010-02-10 | 2012-11-13 | Wei-Ming Chen | Electronic device package and fabrication method thereof |
CN102148221B (zh) * | 2010-02-10 | 2013-04-24 | 精材科技股份有限公司 | 电子元件封装体及其制造方法 |
TWI411075B (zh) | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
CN101937885B (zh) * | 2010-08-12 | 2013-03-20 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
KR101696644B1 (ko) * | 2010-09-15 | 2017-01-16 | 삼성전자주식회사 | 3차원 수직 배선을 이용한 rf 적층 모듈 및 이의 배치 방법 |
US8941222B2 (en) | 2010-11-11 | 2015-01-27 | Advanced Semiconductor Engineering Inc. | Wafer level semiconductor package and manufacturing methods thereof |
CN102035061A (zh) * | 2010-12-10 | 2011-04-27 | 广东通宇通讯股份有限公司 | 一种一体化设计的有源天线散热器 |
US9406658B2 (en) | 2010-12-17 | 2016-08-02 | Advanced Semiconductor Engineering, Inc. | Embedded component device and manufacturing methods thereof |
DE102011012186B4 (de) * | 2011-02-23 | 2015-01-15 | Texas Instruments Deutschland Gmbh | Chipmodul und Verfahren zur Bereitstellung eines Chipmoduls |
US8487426B2 (en) | 2011-03-15 | 2013-07-16 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with embedded die and manufacturing methods thereof |
TWI453873B (zh) * | 2012-03-27 | 2014-09-21 | Chipsip Technology Co Ltd | 堆疊式半導體封裝結構 |
TWI469294B (zh) * | 2012-07-11 | 2015-01-11 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
US9484313B2 (en) * | 2013-02-27 | 2016-11-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor packages with thermal-enhanced conformal shielding and related methods |
US9419667B2 (en) | 2013-04-16 | 2016-08-16 | Skyworks Solutions, Inc. | Apparatus and methods related to conformal coating implemented with surface mount devices |
CN104157627B (zh) * | 2013-05-14 | 2019-11-08 | 飞兆半导体公司 | 半导体组件 |
KR102341755B1 (ko) | 2014-11-10 | 2021-12-23 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
WO2016099446A1 (en) * | 2014-12-15 | 2016-06-23 | Intel Corporation | Opossum-die package-on-package apparatus |
KR102265243B1 (ko) | 2015-01-08 | 2021-06-17 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
WO2016209172A1 (en) * | 2015-06-26 | 2016-12-29 | Pep Innovation Pte Ltd | Semiconductor packaging method, semiconductor package and stacked semiconductor packages |
US9781863B1 (en) | 2015-09-04 | 2017-10-03 | Microsemi Solutions (U.S.), Inc. | Electronic module with cooling system for package-on-package devices |
US10037897B2 (en) * | 2016-11-29 | 2018-07-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Inter-fan-out wafer level packaging with coaxial TIV for 3D IC low-noise packaging |
EP3285294B1 (en) * | 2016-08-17 | 2019-04-10 | EM Microelectronic-Marin SA | Integrated circuit die having a split solder pad |
KR20180069636A (ko) | 2016-12-15 | 2018-06-25 | 삼성전자주식회사 | 반도체 메모리 소자 및 이를 구비하는 칩 적층 패키지 |
US10784211B2 (en) | 2017-03-14 | 2020-09-22 | Mediatek Inc. | Semiconductor package structure |
US11264337B2 (en) | 2017-03-14 | 2022-03-01 | Mediatek Inc. | Semiconductor package structure |
US11387176B2 (en) | 2017-03-14 | 2022-07-12 | Mediatek Inc. | Semiconductor package structure |
US11171113B2 (en) | 2017-03-14 | 2021-11-09 | Mediatek Inc. | Semiconductor package structure having an annular frame with truncated corners |
US11362044B2 (en) | 2017-03-14 | 2022-06-14 | Mediatek Inc. | Semiconductor package structure |
US10879220B2 (en) * | 2018-06-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package structure and manufacturing method thereof |
KR102589684B1 (ko) | 2018-12-14 | 2023-10-17 | 삼성전자주식회사 | 반도체 패키지 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0874415B1 (en) * | 1997-04-25 | 2006-08-23 | Kyocera Corporation | High-frequency package |
US6288451B1 (en) * | 1998-06-24 | 2001-09-11 | Vanguard International Semiconductor Corporation | Flip-chip package utilizing a printed circuit board having a roughened surface for increasing bond strength |
US6043109A (en) * | 1999-02-09 | 2000-03-28 | United Microelectronics Corp. | Method of fabricating wafer-level package |
US6204562B1 (en) * | 1999-02-11 | 2001-03-20 | United Microelectronics Corp. | Wafer-level chip scale package |
US7247932B1 (en) * | 2000-05-19 | 2007-07-24 | Megica Corporation | Chip package with capacitor |
JP2002026198A (ja) * | 2000-07-04 | 2002-01-25 | Nec Corp | 半導体装置及びその製造方法 |
SG137651A1 (en) * | 2003-03-14 | 2007-12-28 | Micron Technology Inc | Microelectronic devices and methods for packaging microelectronic devices |
SG148877A1 (en) * | 2003-07-22 | 2009-01-29 | Micron Technology Inc | Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same |
-
2007
- 2007-04-17 US US11/736,461 patent/US20080258293A1/en not_active Abandoned
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2008
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- 2008-04-17 CN CNA200810092255XA patent/CN101295683A/zh active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013030593A (ja) * | 2011-07-28 | 2013-02-07 | J Devices:Kk | 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法 |
JP2016538148A (ja) * | 2013-09-27 | 2016-12-08 | インテル コーポレイション | ビルドアップアーキテクチャをパッケージングするための磁場遮蔽 |
US9530707B2 (en) | 2013-10-03 | 2016-12-27 | Fuji Electric Co., Ltd. | Semiconductor module |
JP2019519103A (ja) * | 2016-06-30 | 2019-07-04 | マイクロン テクノロジー,インク. | 1つ以上の窓を含むパッケージオンパッケージ半導体デバイスアセンブリ並びに関連する方法及びパッケージ |
US10777530B2 (en) | 2016-06-30 | 2020-09-15 | Micron Technology, Inc. | Package-on-package semiconductor device assemblies including one or more windows and related methods and packages |
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