JP2019519103A - １つ以上の窓を含むパッケージオンパッケージ半導体デバイスアセンブリ並びに関連する方法及びパッケージ - Google Patents

１つ以上の窓を含むパッケージオンパッケージ半導体デバイスアセンブリ並びに関連する方法及びパッケージ Download PDF

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Abstract

半導体デバイスアセンブリ中への組み込み用の半導体デバイスパッケージは、基板の下面上に設置された導電性素子のアレイを含む基板を含み得る。窓は、基板の下面から上面まで基板を通って延伸し得る。導電性素子のアレイは、窓の外周を少なくとも部分的に側面方向において囲み得、基板は、導電性素子のアレイを側面方向に越えて延伸し得る。半導体デバイスは、導電性素子のアレイの外周の周囲の基板の上面上で支持され得る。半導体デバイスは、窓に向かって半導体デバイスから延伸するルーティング素子によってアレイの導電性素子の少なくとも幾つかに電気的に接続され得る。【選択図】図５

Description

本特許出願は、２０１６年８月１６日出願の米国特許出願番号１５／２３８，３８２及び２０１６年６月３０日出願の米国特許出願番号６２／３５６,９２９の出願日の利益を請求し、それら各々の開示はこの参照によりその全体が本明細書にこれにより組み込まれる。
本開示は、概して、パッケージオンパッケージ（ＰＯＰ）構成を用いる半導体デバイスアセンブリに関する。より具体的には、開示される実施形態は、窓があるＰＯＰを用いる半導体デバイスアセンブリ並びに関連する方法及びパッケージに関する。
個々の半導体デバイスを相互に動作可能に接続する場合、パッケージオンパッケージ（ＰＯＰ）構成が用いられ得る。ＰＯＰ構成は、その上に第２の半導体デバイスを有する第２の基板の上部の上方に、その上に第１の半導体デバイスを有する第１の基板を配置し、第１の基板を第２の基板に電気的に且つ機械的に取り付けることによって組み立てられ得る。幾つかのそうしたＰＯＰ構成は、窓がある基板を用い得る。例えば、その開示がこの参照によりその全体が本明細書に組み込まれる、Ｋｉｍ等の、２０１４年９月１８日公開の米国特許出願公開番号２０１４／０２６４９４６は、第２の基板を通って延伸する窓内に第１の半導体デバイスが設置され、第１の半導体デバイスの上部の上に第２の半導体デバイスが積層されて、ワイヤボンドにより第２の基板に電気的に接続される、窓があるＰＯＰ構成を開示する。
本開示は、特定の実施形態を具体的に指摘し明確に請求する請求項で締めくくるが、本開示の範囲内の実施形態の様々な特徴及び利点は、添付の図面と併せて読む時に以下の記述からより容易に確認し得る。
半導体デバイスアセンブリ中への組み込み用の半導体デバイスパッケージの上面透視図である。 図１の半導体デバイスパッケージの底面図である。 図１の半導体デバイスパッケージを含む半導体デバイスアセンブリの上面透視図である。 図３の半導体デバイスアセンブリの側面図である。 図４に示した半導体デバイスアセンブリの側面図の拡大部分である。 熱管理構造体を含む図４に示した半導体デバイスアセンブリの側面図の拡大部分である。 図４の半導体デバイスアセンブリの電気接続部分の更なる拡大透視図である。 図４の半導体デバイスアセンブリの一部分の底面透視図である。 半導体デバイスアセンブリの別の実施形態の上面図である。
本開示で提示される図は、任意の特定の半導体デバイスアセンブリ、半導体デバイスパッケージ、又はそれらのコンポーネントの実景であることを意味するものではなく、例証となる実施形態を説明するために用いられる、単なる理想的表現にすぎない。したがって、図は、必ずしも、ある縮尺に従っているものではない。
開示される実施形態は、概して、アセンブリの高さを削減し得、接続されるコンポーネント間のルーティングをより容易にし得、利用可能な表面積をよりよく利用し得る、窓があるＰＯＰ構成を用いる半導体デバイスアセンブリに関する。より具体的には、上にある基板(overlying substrate)中の窓に近接して（例えば、窓に、窓に隣接して、窓を通って少なくとも部分的に受け入れられて）第１の半導体デバイスを位置付けし（例えば、窓を画定している上にある基板の一部に接し）得、窓の外周の周辺に他の半導体デバイスを分配し得る半導体デバイスアセンブリの実施形態が開示される。
本開示で使用されるように、用語“上部の（upper）”、“下部の（lower）”、“上にある（overlaying）”、及び相対配向を表示するその他の用語は、便宜上使用されるにすぎず、図において表される方位のみを示す。本開示の範囲内の半導体デバイスアセンブリ及びそのコンポーネントが実用のために配備される場合には、それらは、ユーザに便利で有用な任意の方向に配向され得る。例えば、“上部”にあるとして本開示で言及された表面は、実際は、最終製品中に組み込まれ使用のために配備される場合に、様々な方位の中で、下向きに、横向きに、角度を付けて配向され、又は移動され得る。
図１を参照すると、半導体デバイスアセンブリ１０２（図３参照）中への組み込み用の半導体デバイスパッケージ１００の上面透視図が示される。半導体デバイスパッケージ１００は、例えば、その上の半導体デバイス１０６を支持する基板１０４を含み得る。基板１０４は、例えば、誘電体若しくは半導体材料の板、厚板、又はウエハを含み得る。より具体的には、基板１０４は、例えば、プリント回路基板又は半導体ウエハを含み得る。
窓１０８は、基板１０４を通ってその下面１１０からその上面１１２まで延伸し得る。窓１０８は、例えば、穴、開口、空隙、ポート、又は基板１０４の下面１１０及び上面１１２の間を気流の伝達を提供するその他の開き口であり得る。図１に示される実施形態等、幾つかの実施形態では、窓１０８の外周は、基板１０４の外周の形状と同じ形状のものであり得る。例えば、窓１０８及び基板１０４の外周は、形状において方形（例えば、正方形）であり得る。他の実施形態では、窓１０８の外周は、図１０に示されるように、基板１０４の外周の形状とは異なる形状のものであり得る。幾つかの実施形態では、窓１０８の幾何中心は、基板１０４の幾何中心と少なくとも実質的に位置合わせされ得る。例えば、窓１０８の側方周辺部への最大平均距離の点は、基板１０４の側方周辺部への最大平均距離の点と少なくとも実質的に同じ位置に設置され得る。他の実施形態では、窓１０８の幾何中心は、基板１０４の幾何中心と位置合わせされなくてもよい。幾つかの実施形態では、窓１０８は、基板１０４の材料によって側面方向において囲まれ得る。例えば、窓１０８は、窓１０８の周囲に延伸する基板１０４の接触面によって包囲され得、窓１０８の外周は、窓１０８の周囲に延伸する基板１０４の接触面によって画定され得る。他の実施形態では、窓１０８は、例えば、３辺又は２辺等、基板１０４の材料によって部分的にのみ側面方向において囲まれ得る。単一の窓１０８が図１に示されるが、多数の窓１０８を含む基板１０４が用いられ得る。
半導体デバイス１０６は、基板１０４の上面１１２上で支持され得、及び／又は集積され得、窓１０８の外周に近接して分配され得る。半導体デバイス１０６は、基板１０４の外周と窓１０８の任意の数の辺上のその外周との間に設置され得る。例えば、半導体デバイス１０６は、図１に示すように窓１０８の各角に近接する、窓１０８の各辺の、窓１０８の３つの辺若しくは角の、窓１０８の対向する２つの辺若しくは角の、窓１０８の１つの辺若しくは角の、又は辺及び角の任意の組み合わせの、窓１０８に側面方向において隣接し得る。
半導体デバイス１０６は、例えば、半導体デバイスアセンブリ（図３、図４参照）を形成するために別の半導体デバイスパッケージ１２２（図４参照）に動作可能に接続される機能的コンポーネントを含み得る。より具体的には、半導体デバイス１０６は、例えば、所定の機能を実行するためにその上に集積回路を有する半導体材料（例えば、シリコン、ゲルマニウム、ガリウム）のシンギュレーションされたチップ（例えば、方形柱）を含み得る。特定の非限定的な例として、半導体デバイス１０６は、メモリチップ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、リードオンリメモリ（ＲＯＭ）、プログラム可能リードオンリメモリ（ＰＲＯＭ）、消去可能プログラム可能リードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）、フラッシュメモリ）を含み得る。幾つかの実施形態では、図１に表される１つ以上の半導体デバイス１０６は、個々の半導体デバイスの積層を含み得る。
図１に示される実施形態等、幾つかの実施形態では、半導体デバイス１０６の少なくとも幾つかの少なくとも一部の周囲の基板１０４の上面１１２の少なくとも一部の上に、オーバモールド１１４が位置付けられ得る。例えば、オーバモールド１１４は、基板１０４の上面１１２を完全に覆い得、半導体デバイス１０６を側面方向において完全に囲み得る。より具体的には、オーバモールド１１４は、基板１０４の上面１１２を完全に覆い得、その上で支持された半導体デバイス１１２を完全に覆い得る。オーバモールド１１４は、例えば、ポリマー材料（例えば、エポキシ）を含み得る。他の実施形態では、半導体デバイスパッケージ１００は、何れかのオーバモールド１１４を欠いて、基板１０４の上面１１２の少なくとも一部と半導体デバイス１０６とを環境に晒されたままにしていてもよい。
図２は、図１の半導体デバイスパッケージ１００の底面図である。半導体デバイスパッケージ１００は、下面１１０上に設置された導電性素子１１８のアレイ１１６を含み得る。導電性素子１１８は、例えば、基板１０４の下面１１０において晒された導電性材料（例えば、銅、金、金属合金）のパッド、バンプ、ボール、ピラー、又はその他の構造体を含み得る。アレイ１１６は、窓１０８の外周に隣接して設置され得る。例えば、アレイ１１６は、窓１０８の外周の少なくとも一部の周囲に延伸し得る。より具体的には、アレイ１１６が、上面１１２（図１参照）上の半導体デバイス１０６から、及び基板１０４の外周から、側面方向において間隔が空けられるように、アレイ１１６は、窓１０８を完全に囲み得、窓１０８の外周に側面方向において直接隣接して位置付けられ得る。半導体デバイス１０６は、側面方向において、アレイ１１６の外周と基板１０４の外周との間に設置され得る。
ルーティング素子１２０は、導電性素子１１８のアレイ１１６の少なくとも幾つかの導電性素子１１８に半導体デバイス１０６を動作可能に接続し得る。ルーティング素子１２０は、例えば、アレイ１１６の個別の導電性素子１１８に半導体デバイス１０６を電気的に接続する導電材料の線、トレース、又は経路を含み得る。ルーティング素子１２０は、上面１１２（図１参照）に沿って、下面１１０に沿って、又は基板１０４の材料内で、窓１０８に向かって半導体デバイス１０６からアレイ１１６の個別の導電性素子１１８まで延伸し得る。
特定の非限定的な例として、本開示に従った半導体デバイスアセンブリ中への組み込み用の半導体デバイスパッケージは、基板の下面上に設置された導電性素子のアレイを含む基板を含み得る、窓は、基板の下面から上面まで基板を通って延伸し得る。導電性素子のアレイは、窓の外周を少なくとも部分的に側面方向において囲い得、基板は、導電性素子のアレイを側面方向に越えて延伸し得る。半導体デバイスは、導電性素子のアレイの外周の周囲の半導体基板の上面上で支持され得る。半導体デバイスは、窓に向かって半導体デバイスから延伸するルーティング素子によって、アレイの導電性素子の少なくとも幾つかに電気的に接続され得る。
図３は、図１の半導体デバイスパッケージ１００を含む半導体デバイスアセンブリ１０２の上面透視図であり、図４は、図３の半導体デバイスアセンブリ１０２の側面図である。図３及び図４を共に参照すると、半導体デバイスパッケージ１００は、半導体デバイスアセンブリ１０２を形成するために、別の半導体デバイスパッケージ１２２とパッケージオンパッケージ（ＰＯＰ）構成で組み立てられ得る。底面から上面へ見た場合に半導体デバイスパッケージ１００及び１２２の内の第１であり得る他の半導体デバイスパッケージ１２２は、例えば、第１の基板１２４と、第１の基板１２４により支持された第１の半導体デバイス１２７とを含み得る。
第１の半導体デバイスパッケージ１２２の第１の基板１２４は、第２の半導体デバイスパッケージ１００の第２の基板１０４の下にあり得る。第１の基板１２４は、例えば、誘電体若しくは半導体材料の板、厚板、又はウエハを含み得る。より具体的には、第１の基板１２４は、例えば、プリント回路基板又は半導体ウエハを含み得る。第１の基板１２４は、第１の基板１２４の上面１３０上に設置された導電性材料１２８のアレイ１２６を含み得、上面１３０は、第２の基板１０４の下面１１０に面する。導電性素子１２８は、例えば、第１の基板１２４の上面１３０において晒された導電材料のパッド、バンプ、ボール、ピラー、ペースト、又はその他の構造体を含み得る。
アレイ１２６の少なくとも幾つかの導電性素子１２８は、アレイ１１６の対応する導電性素子１１８に電気的に接続され得る。例えば、アレイ１２６の導電性素子１２８とアレイ１１６の対応する導電性素子１１８とは、付加的な半導体デバイス１０６（図１、図２参照）の１つ以上に第１の半導体デバイス１２７を動作可能に接続するために、及び第１の半導体デバイスパッケージ１２２を第２の半導体デバイスパッケージ１００に機械的に取り付けるために、（例えば、はんだ付け接続部によって）相互に取り付けられ得る。そうした実施形態では、第２の基板１０４の一部（例えば、窓１０８の外周を画定する部分）及び第１の基板１２４の一部は、アレイ１２６の導電性素子１２８がアレイ１１８の対応する導電性素子１１８に電気的に接続され得るように、重ね合わされ得る。例えば、窓１０８の外周を画定する第２の基板１０４の部分と、窓１０８それ自体とは、纏めて、第１の基板１２４の少なくとも大部分（例えば、全体）の上にあり得る。
第１の基板１２４の上面１３０の表面積は、第２の基板１０４の下面１１０の表面積よりも小さくてもよい。例えば、第２の基板１０４の下面１１０の表面積は、第１の基板１２４の上面１３０の表面積の少なくとも約１．１倍であり得る。より具体的には、第２の基板１０４の下面１１０の表面積は、例えば、第１の基板１２４の上面１３０の表面積の少なくとも約１．５倍であり得る。特定の非限定的な例として、第２の基板１０４の下面１１０の表面積は、第１の基板１２４の上面１３０の表面積の少なくとも約２倍、約２．５倍、又は約３倍であり得る。第２の基板１０４は、少なくとも１辺において第１の基板１２４の外周を側面方向に越えて延伸し得る。例えば、第２の基板１０４は、２辺、３辺、又は全４辺において第１の基板１２４から側面方向に突出し得る。第２の基板１０４は第１の基板１２４よりも大きいので、ルーティング素子１２０（図２参照）に利用可能なより多くの表面積があり、ルーティング素子１２０（図２参照）のサイズを削減することなくより多数の接続を可能にし、ルーティング素子１２０（図２参照）間のクロストークを削減し、より多数の付加的な半導体デバイス１０６（図１、図２参照）が配備されることを可能にする。
第１の半導体デバイス１２７は、例えば、第２の半導体デバイスパッケージ１００の１つ以上の付加的な半導体デバイス１０６に動作可能に接続される機能的コンポーネントを含み得る。より具体的には、第１の半導体デバイス１２７は、例えば、所定の機能を実行するためにその上に集積回路を有する半導体材料のシンギュレーションされたチップを含み得る。特定の非限定的な例として、半導体デバイス１２７は、処理ユニット（例えば、ロジック回路、プロセッサ、マイクロプロセッサ）を含み得る。単一の第１の半導体デバイス１２７が図３に示されるが、第１の半導体デバイスパッケージ１２２は、その他の実施形態では多数の半導体デバイス１２７を含み得る。
第１の半導体デバイス１２７は、窓１０８を少なくとも部分的に通って第２の半導体デバイスパッケージ１００の第２の基板１０４の下面１１０よりも下から延伸する。例えば、図３に示すように、第１の半導体デバイス１２７の上面１３２が第２の基板１０４の上面１１２及び下面１１０の間の窓１０８内に設置されるように、第１の半導体デバイス１２７及び窓１０８は、第１の基板１２４の上面１３０付近から窓１０８中を少なくとも部分的に通って第１の半導体デバイス１２７が延伸可能なサイズ、形状、位置付けのものであり得る。別の例として、第１の半導体デバイス１２７の上面１３２が第２の基板１０４の上面１１２と同一平面上にある、又は第２の基板１０４の上面１１２の上方に設置されるように、第１の半導体デバイス１２７は、窓１０８を完全に通って、第１の基板１２４の上面１３０付近から延伸し得る。より具体的には、第１の半導体デバイス１２７の上面１３２がオーバモールド１１４から突出するように、第１の半導体デバイス１２７は、窓１０８を完全に通って第１の基板１２４の上面１３０付近から延伸し得る。第１の半導体基板１２４と第２の半導体基板１０４との間に、スタンドオフとしても特徴付けられ得る、大きな間隙が必要となる、第１の半導体デバイス１２７又はその一部を受け入れるための窓１０８がなかった場合と比べて、第２の基板１０４は第１の基板１２４により近接し得るので、半導体デバイスアセンブリ１０２の高さＨは削減され得る。第１の半導体デバイスパッケージ１２２が多数の第１の半導体デバイス１２７を含む実施形態では、第２の基板１０４は、最大で第１の半導体デバイス１２７の各々を含む、第１の半導体デバイスの少なくとも幾つかを、少なくとも部分的にはその中に挿入するための対応する多数の窓１０８を含み得る。
特定の非限定的な例として、本開示に従った半導体デバイスアセンブリは、第１の基板上の第１の半導体デバイスと、第１の基板の上面上に設置された導電性素子の第１のアレイとを含む第１の基板を含み得る。第２の基板は第１の基板の上にあり得、第２の基板は、第２の基板の下面上に設置された導電性素子の第２のアレイを含む。第２のアレイの導電性素子の少なくとも幾つかは、第１のアレイの対応する導電性素子に電気的に接続され得る。第２の基板は、第２の基板の下面から上面まで第２の基板を通って延伸する窓を含み得る。第２の基板は、窓の外周の周囲の付加的な半導体デバイスを支持するように構成され得、第１の基板の外周面の少なくとも一部は、窓の外周を画定する第２の基板の内側部分に結合される。
別の特定の非限定的な例として、本開示に従った半導体デバイスアセンブリを製作する方法は、第１の基板の上にある第２の基板中の窓を少なくとも部分的に通って第１の基板の上面上で支持された処理ユニットを位置付けることを含み得る。第１の基板の上面上に設置された導電性素子の第１のアレイの少なくとも幾つかの導電性素子は、第２の基板の下面上に設置された導電性素子の第２のアレイの少なくとも幾つかの対応する導電性素子と電気的に接続され得る。
図５は、図４に示した半導体デバイスアセンブリ１０２の側面図の拡大部分である。第１の半導体デバイスパッケージ１２２は、第１の基板１２４の下面１３８上に設置された導電性素子１３６のアレイ１３４を含み得、下面１３８は、上面１３０とは反対の第１の基板１２４の面に設置される。導電性素子１３６は、例えば、第１の基板１２４の下面１３８において晒された導電性材料のパッド、バンプ、ボール、ピラー、又はその他の構造体を含み得る。アレイ１３４の少なくとも幾つかの導電性素子１３６は、アレイ１２６の対応する導電性素子１２８に電気的に接続され得る。例えば、アレイ１３４の導電性素子１３６とアレイ１２６の導電性素子１２８とは、半導体デバイスアセンブリ１０２及びその様々な半導体デバイス１０６及び１２７（図３参照）を例えば、より高次のパッケージ（例えば、マザーボード）を含む別のデバイス又は構造体に動作可能に接続するために、（例えば、ルーティング素子、ビアによって）相互に動作可能に接続され得る。
図６は、図４に示した半導体デバイスアセンブリの側面図の拡大部分である。図６には、窓を１０８含む第２の基板１０４の部分と、それを部分的に通って延伸する第２の半導体デバイス１２７の部分とが特に示される。また、オーバモールド１１４は、明確にするために省略されている。図６に示した実施形態等、幾つかの実施形態では、第１の半導体デバイス１２７の上面１３０と同一平面上にある平面１４２は、第２の基板１０４と交差し得る。第２の基板１０４の下面１１０と同一平面にある別の平面１４４は、第１の半導体デバイス１２７と交差し得る。
図６に示した実施形態等、幾つかの実施形態では、第１の半導体デバイス１２７の上面上１３０上で熱管理構造体１４０が支持され得る。熱管理構造体１４０は、例えば、第１の半導体デバイス１２７から熱を奪うための、ヒートシンク、ヒートフィン、ヒートパイプ、ヒートスプレッダ、ペルチェクーラ、強制空冷器、流体クーラ、又はその他の構造体を含み得る。熱管理構造体１４０は、上面１３０と直接接触し得、又は熱管理構造体１４０と上面１３０との間に挿入された随意の熱伝導材料１４６（例えば、熱伝導ペースト）を含み得る。窓１０８は、第１の半導体デバイス１２７への多くの直接アクセスを与え得るので、熱管理構造体１４０は、第１の半導体デバイス１２７により近接して位置付けられ得、第１の半導体デバイス１２７からの熱伝達を改善する。
図７は、図４の半導体デバイスアセンブリ１０２の電気接続部１４８の更なる拡大透視図である。アレイ１１６及び１２６（図５参照）の導電性素子１１８及び１２８を含む電気接続部１４８の厚さＴは、第１の半導体デバイス１２７（図６参照）の厚さよりも小さくてもよい。例えば、電気接続部１４８の厚さＴは、第１の半導体デバイス１２７（図６参照）の厚さの約７５％よりも小さくてもよい。より具体的には、電気接続部１４８の厚さＴは、例えば、第１の半導体デバイス１２７（図６参照）の厚さの約５０％よりも小さくてもよい。特定の非限定的な例として、電気接続部１４８の厚さＴは、第１の半導体デバイス１２７（図６参照）の厚さの約２５％よりも小さくてもよい。第１及び第２の基板間に第１の半導体デバイスを受け入れるための十分な間隔を提供するために、より高い電気接続部を利用することとは反対に、窓１０８（図６参照）中への第１の半導体デバイス１２７（図６参照）の少なくとも部分的な挿入によって可能になる電気接続部１４８の高さＴの削減は、半導体デバイスアセンブリ１０２（図４参照）の全高Ｈ（図４参照）を削減し得る。特定の非限定的な例として、アレイ１１６及び１２６の導電性素子１１６及び１２６は、第１の基板１２４の上面１３２と少なくとも実質的に同一平面上にある導電性材料の対応するパッドまで直接、第２の基板１０４から延伸する導電性材料のボールを夫々含み得る。
図８は、図４の半導体デバイスアセンブリの一部の底面透視図である、幾つかの実施形態では、第１の基板１２４の外周は、異なるサイズを示すことを通じて、第２の基板１０４の外周と少なくとも実質的に同じ形状であり得る。例えば、そうした実施形態では、第１の基板１２４及び第２の基板１０４の各々は、形状において方形（例えば、正方形）であり得る。
ルーティング素子１２０を収容するためのより大きな表面積を提供することに加えて、第２の基板１０４の表面積は、上面１１２、下面１１０、又はそれら両方への１つ以上の電気コンポーネント１５０の動作接続を可能にし得る。例えば、少なくとも１つの電気コンポーネント１５０は、第１の基板１２４の外周を側面方向に越えて設置された第２の基板１０４の下面１１０の一部に動作可能に接続され得る。より具体的には、１つ又は複数の電気コンポーネント１５０は、第２の基板１０４の突出部分の下側上に設置され得る。各電気コンポーネントの厚さは、例えば、アレイ１３４の導電性素子１３６の最底の部分から第１の基板１２４の上面１３２まで測定されるものとして、第１の半導体デバイスパッケージ１２２の高さｈ以下であり得る。より具体的には、各電気コンポーネント１５０の厚さｔは、例えば、第１の半導体デバイスパッケージ１２２の高さｈの約１０％から約９０％までの間であり得る。特定の非限定的な例として、各電気コンポーネント１５０の厚さｔは、第１の半導体デバイスパッケージ１２２の高さｈの約４０％から約６０％までの間であり得る。他の実施形態では、１つ以上の電気コンポーネント１５０の厚さｔは、例えば、第１の半導体デバイスパッケージ１２２の高さｈよりも大きくてもよく、任意の下にある構造体は、少なくとも部分的にその中に電気コンポーネント１５０を受け入れるために凹部又は窓を含み得る。電気コンポーネント１５０は、例えば、半導体デバイスに動作可能に接続可能な、抵抗、コンデンサ、インダクタ、集積回路、ダイオード、トランジスタ、電池、アンテナ、スイッチ、及びその他の電気コンポーネントを含み得る。電気コンポーネント１５０のための付加的な表面積を提供することは、半導体デバイスアセンブリ１０２の設計により大きな自由度を与え得、例えば、マザーボード等の別のデバイス又は構造体上にさもなければ位置付けられたであろう電気コンポーネント１５０が基板１０４の下側に代わりに含まれ得るので、最終製品の総表面積を削減し得る。
幾つかの実施形態では、第１の基板１２４よりも下から、第２の基板１０４の幾何中心から末端の第２の基板１０４まで、１つ以上の構造的支持部１５２が延伸し得る。より具体的には、１つ以上の構造的支持部１５２は、第１基板１２４よりも下から、第２の基板１０４の外周に近接する第２の基板１０４まで延伸し得る。１つ又は複数の構造的支持部１５２は、さもなければ第１の基板１２４から基片持ち梁にされ得る、第２の基板１０４の外周上の歪みを削減し得る。１つ又は複数の構造的支持部１５２は、例えば、下にある構造体（例えば、マザーボード）から第２の基板１０４まで延伸する、柱、ピラー、ピン、ねじ、ボルト、又はその他の部材を含み得る。幾つかの実施形態では、１つ又は複数の構造的支持部１５２は第２の基板１０４に付着され得る。その他の実施形態では、１つ又は複数の構造的支持部１５２は、第２の基板１０４に付着されることなく、第２の基板１０４の下面１１０と接触し得、又は第２の基板１０４の下面１１０に近接し得る。
図９は、半導体デバイスアセンブリ２０２の別の実施形態の上面図である。半導体デバイスアセンブリ２０２が完成した場合、それは、最終製品を形成するために、下部のデバイスに動作可能に接続され得る。例えば、アレイ１３４（図８参照）は、半導体デバイスアセンブリ２０２をマザーボード２５４に付着して最終製品を形成するために、マザーボード２５４上の接合アレイに電気的に接続され得る。支持構造体１５２（図８参照）は、もしあれば、マザーボード２５４から基板１０４まで延伸し得る。
幾つかの実施形態では、第２の基板２０４（図９参照）の外周の形状は、第１の基板１２４（図８参照）の外周の形状とは異なり得る。例えば、第２の基板２０４の外周が不規則であり、交差する一組の矩形に類似しているものであってもよい一方で、第１の基板１２４（図８参照）の外周は方形であってもよい。より具体的には、第２の基板２０４の外周は、下部のマザーボード２５４の対応する外周に少なくとも実質的に平行に延伸してもよい。
幾つかの例証となる実施形態が図と併せて記述されたが、本開示の範囲には、本開示で明白に示し記述されたそれらの実施形態に制限されないことは当業者であれば認識及び認知するであろう。むしろ、法的均等物を含む、具体的に請求されたそれら等、本明細書の範囲内で、本明細書に記述された実施形態に多くの追加、削除、及び変更が生み出され得る。また、発明者により熟考されるように、開示されたある実施形態からの特徴は、依然として本開示の範囲内でありながら開示された別の実施形態の特徴と組み合わせ得る。
本特許出願は、国際特許出願公開番号ＷＯ２０１８／００５１８９の国内段階の移行であり、それは、２０１６年８月１６日出願の米国特許出願番号１５／２３８，３８２及び２０１６年６月３０日出願の米国特許出願番号６２／３５６,９２９の出願日の利益を請求し、それら各々の開示はこの参照によりその全体が本明細書にこれにより組み込まれる。
本開示は、概して、パッケージオンパッケージ（ＰＯＰ）構成を用いる半導体デバイスアセンブリに関する。より具体的には、開示される実施形態は、窓があるＰＯＰを用いる半導体デバイスアセンブリ並びに関連する方法及びパッケージに関する。
個々の半導体デバイスを相互に動作可能に接続する場合、パッケージオンパッケージ（ＰＯＰ）構成が用いられ得る。ＰＯＰ構成は、その上に第２の半導体デバイスを有する第２の基板の上部の上方に、その上に第１の半導体デバイスを有する第１の基板を配置し、第１の基板を第２の基板に電気的に且つ機械的に取り付けることによって組み立てられ得る。幾つかのそうしたＰＯＰ構成は、窓がある基板を用い得る。例えば、その開示がこの参照によりその全体が本明細書に組み込まれる、Ｋｉｍ等の、２０１４年９月１８日公開の米国特許出願公開番号２０１４／０２６４９４６は、第２の基板を通って延伸する窓内に第１の半導体デバイスが設置され、第１の半導体デバイスの上部の上に第２の半導体デバイスが積層されて、ワイヤボンドにより第２の基板に電気的に接続される、窓があるＰＯＰ構成を開示する。
本開示に従った半導体デバイスアセンブリ中への組み込み用の半導体デバイスパッケージは、基板の下面上に設置された導電性素子を含む基板を含み得る。窓は、基板の下面から上面まで基板を通って延伸し得る。導電性素子のアレイは、窓の外周を少なくとも部分的に側面方向において囲み得、基板は、導電性素子のアレイを側面方向に越えて延伸し得る。半導体デバイスは、導電性素子のアレイの外周の周囲の基板の上面上で支持され得る。半導体デバイスは、窓に向かって半導体デバイスから延伸するルーティング素子によってアレイの導電性素子の少なくとも幾つかに電気的に接続され得る。
本開示に従った半導体デバイスアセンブリは、第１の基板上の第１の半導体デバイスと、第１の基板の上面上に設置された導電性素子の第１のアレイとを含む第１の基板を含み得る。第２の基板は、第１の基板の上にあり得、第２の基板は、第２の基板の下面上に設置された導電性素子を含む。第２のアレイの導電性素子の少なくとも幾つかは、第１のアレイの対応する導電性素子に電気的に接続され得る。第２の基板は、第２の基板の下面から上面まで第２の基板を通って延伸する窓を含み得る。第２の基板は、窓の外周の周囲の付加的な半導体デバイスを支持するように構成され得、第１の基板の外周の少なくとも一部は、窓の外周を画定する第２の基板の内側部分に結合される。
本開示に従った半導体デバイスアセンブリを製作する方法は、第１の基板の上にある第２の基板中の窓を少なくとも部分的に通って第１の基板の上面上で支持された処理ユニットを位置付けることを含む。第１の基板の上面上に設置された導電性素子の第１のアレイの少なくとも幾つかの導電性素子は、第２の基板の下面上に設置された導電性素子の第２のアレイの少なくとも幾つかの対応する導電性素子と電気的に接続され得る。
本開示は、特定の実施形態を具体的に指摘し明確に請求する請求項で締めくくるが、本開示の範囲内の実施形態の様々な特徴及び利点は、添付の図面と併せて読む時に以下の記述からより容易に確認し得る。
半導体デバイスアセンブリ中への組み込み用の半導体デバイスパッケージの上面透視図である。 図１の半導体デバイスパッケージの底面図である。 図１の半導体デバイスパッケージを含む半導体デバイスアセンブリの上面透視図である。 図３の半導体デバイスアセンブリの側面図である。 図４に示した半導体デバイスアセンブリの側面図の拡大部分である。 熱管理構造体を含む図４に示した半導体デバイスアセンブリの側面図の拡大部分である。 図４の半導体デバイスアセンブリの電気接続部分の更なる拡大透視図である。 図４の半導体デバイスアセンブリの一部分の底面透視図である。 半導体デバイスアセンブリの別の実施形態の上面図である。
本開示で提示される図は、任意の特定の半導体デバイスアセンブリ、半導体デバイスパッケージ、又はそれらのコンポーネントの実景であることを意味するものではなく、例証となる実施形態を説明するために用いられる、単なる理想的表現にすぎない。したがって、図は、必ずしも、ある縮尺に従っているものではない。
開示される実施形態は、概して、アセンブリの高さを削減し得、接続されるコンポーネント間のルーティングをより容易にし得、利用可能な表面積をよりよく利用し得る、窓があるＰＯＰ構成を用いる半導体デバイスアセンブリに関する。より具体的には、上にある基板(overlying substrate)中の窓に近接して（例えば、窓に、窓に隣接して、窓を通って少なくとも部分的に受け入れられて）第１の半導体デバイスを位置付けし（例えば、窓を画定している上にある基板の一部に接し）得、窓の外周の周辺に他の半導体デバイスを分配し得る半導体デバイスアセンブリの実施形態が開示される。
本開示で使用されるように、用語“上部の（upper）”、“下部の（lower）”、“上にある（overlaying）”、及び相対配向を表示するその他の用語は、便宜上使用されるにすぎず、図において表される方位のみを示す。本開示の範囲内の半導体デバイスアセンブリ及びそのコンポーネントが実用のために配備される場合には、それらは、ユーザに便利で有用な任意の方向に配向され得る。例えば、“上部”にあるとして本開示で言及された表面は、実際は、最終製品中に組み込まれ使用のために配備される場合に、様々な方位の中で、下向きに、横向きに、角度を付けて配向され、又は移動され得る。
図１を参照すると、半導体デバイスアセンブリ１０２（図３参照）中への組み込み用の半導体デバイスパッケージ１００の上面透視図が示される。半導体デバイスパッケージ１００は、例えば、その上の半導体デバイス１０６を支持する基板１０４を含み得る。基板１０４は、例えば、誘電体若しくは半導体材料の板、厚板、又はウエハを含み得る。より具体的には、基板１０４は、例えば、プリント回路基板又は半導体ウエハを含み得る。
窓１０８は、基板１０４を通ってその下面１１０からその上面１１２まで延伸し得る。窓１０８は、例えば、穴、開口、空隙、ポート、又は基板１０４の下面１１０及び上面１１２の間を気流の伝達を提供するその他の開き口であり得る。図１に示される実施形態等、幾つかの実施形態では、窓１０８の外周は、基板１０４の外周の形状と同じ形状のものであり得る。例えば、窓１０８及び基板１０４の外周は、形状において方形（例えば、正方形）であり得る。他の実施形態では、窓１０８の外周は、図１０に示されるように、基板１０４の外周の形状とは異なる形状のものであり得る。幾つかの実施形態では、窓１０８の幾何中心は、基板１０４の幾何中心と少なくとも実質的に位置合わせされ得る。例えば、窓１０８の側方周辺部への最大平均距離の点は、基板１０４の側方周辺部への最大平均距離の点と少なくとも実質的に同じ位置に設置され得る。他の実施形態では、窓１０８の幾何中心は、基板１０４の幾何中心と位置合わせされなくてもよい。幾つかの実施形態では、窓１０８は、基板１０４の材料によって側面方向において囲まれ得る。例えば、窓１０８は、窓１０８の周囲に延伸する基板１０４の接触面によって包囲され得、窓１０８の外周は、窓１０８の周囲に延伸する基板１０４の接触面によって画定され得る。他の実施形態では、窓１０８は、例えば、３辺又は２辺等、基板１０４の材料によって部分的にのみ側面方向において囲まれ得る。単一の窓１０８が図１に示されるが、多数の窓１０８を含む基板１０４が用いられ得る。
半導体デバイス１０６は、基板１０４の上面１１２上で支持され得、及び／又は集積され得、窓１０８の外周に近接して分配され得る。半導体デバイス１０６は、基板１０４の外周と窓１０８の任意の数の辺上のその外周との間に設置され得る。例えば、半導体デバイス１０６は、図１に示すように窓１０８の各角に近接する、窓１０８の各辺の、窓１０８の３つの辺若しくは角の、窓１０８の対向する２つの辺若しくは角の、窓１０８の１つの辺若しくは角の、又は辺及び角の任意の組み合わせの、窓１０８に側面方向において隣接し得る。
半導体デバイス１０６は、例えば、半導体デバイスアセンブリ（図３、図４参照）を形成するために別の半導体デバイスパッケージ１２２（図４参照）に動作可能に接続される機能的コンポーネントを含み得る。より具体的には、半導体デバイス１０６は、例えば、所定の機能を実行するためにその上に集積回路を有する半導体材料（例えば、シリコン、ゲルマニウム、ガリウム）のシンギュレーションされたチップ（例えば、方形柱）を含み得る。特定の非限定的な例として、半導体デバイス１０６は、メモリチップ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、リードオンリメモリ（ＲＯＭ）、プログラム可能リードオンリメモリ（ＰＲＯＭ）、消去可能プログラム可能リードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）、フラッシュメモリ）を含み得る。幾つかの実施形態では、図１に表される１つ以上の半導体デバイス１０６は、個々の半導体デバイスの積層を含み得る。
図１に示される実施形態等、幾つかの実施形態では、半導体デバイス１０６の少なくとも幾つかの少なくとも一部の周囲の基板１０４の上面１１２の少なくとも一部の上に、オーバモールド１１４が位置付けられ得る。例えば、オーバモールド１１４は、基板１０４の上面１１２を完全に覆い得、半導体デバイス１０６を側面方向において完全に囲み得る。より具体的には、オーバモールド１１４は、基板１０４の上面１１２を完全に覆い得、その上で支持された半導体デバイス１１２を完全に覆い得る。オーバモールド１１４は、例えば、ポリマー材料（例えば、エポキシ）を含み得る。他の実施形態では、半導体デバイスパッケージ１００は、何れかのオーバモールド１１４を欠いて、基板１０４の上面１１２の少なくとも一部と半導体デバイス１０６とを環境に晒されたままにしてもよい。
図２は、図１の半導体デバイスパッケージ１００の底面図である。半導体デバイスパッケージ１００は、下面１１０上に設置された導電性素子１１８のアレイ１１６を含み得る。導電性素子１１８は、例えば、基板１０４の下面１１０において晒された導電性材料（例えば、銅、金、金属合金）のパッド、バンプ、ボール、ピラー、又はその他の構造体を含み得る。アレイ１１６は、窓１０８の外周に隣接して設置され得る。例えば、アレイ１１６は、窓１０８の外周の少なくとも一部の周囲に延伸し得る。より具体的には、アレイ１１６が、上面１１２（図１参照）上の半導体デバイス１０６から、及び基板１０４の外周から、側面方向において間隔が空けられるように、アレイ１１６は、窓１０８を完全に囲み得、窓１０８の外周に側面方向において直接隣接して位置付けられ得る。半導体デバイス１０６は、側面方向において、アレイ１１６の外周と基板１０４の外周との間に設置され得る。
ルーティング素子１２０は、導電性素子１１８のアレイ１１６の少なくとも幾つかの導電性素子１１８に半導体デバイス１０６を動作可能に接続し得る。ルーティング素子１２０は、例えば、アレイ１１６の個別の導電性素子１１８に半導体デバイス１０６を電気的に接続する導電材料の線、トレース、又は経路を含み得る。ルーティング素子１２０は、上面１１２（図１参照）に沿って、下面１１０に沿って、又は基板１０４の材料内で、窓１０８に向かって半導体デバイス１０６からアレイ１１６の個別の導電性素子１１８まで延伸し得る。
特定の非限定的な例として、本開示に従った半導体デバイスアセンブリ中への組み込み用の半導体デバイスパッケージは、基板の下面上に設置された導電性素子のアレイを含む基板を含み得る、窓は、基板の下面から上面まで基板を通って延伸し得る。導電性素子のアレイは、窓の外周を少なくとも部分的に側面方向において囲い得、基板は、導電性素子のアレイを側面方向に越えて延伸し得る。半導体デバイスは、導電性素子のアレイの外周の周囲の半導体基板の上面上で支持され得る。半導体デバイスは、窓に向かって半導体デバイスから延伸するルーティング素子によって、アレイの導電性素子の少なくとも幾つかに電気的に接続され得る。
図３は、図１の半導体デバイスパッケージ１００を含む半導体デバイスアセンブリ１０２の上面透視図であり、図４は、図３の半導体デバイスアセンブリ１０２の側面図である。図３及び図４を共に参照すると、半導体デバイスパッケージ１００は、半導体デバイスアセンブリ１０２を形成するために、別の半導体デバイスパッケージ１２２とパッケージオンパッケージ（ＰＯＰ）構成で組み立てられ得る。底面から上面へ見た場合に半導体デバイスパッケージ１００及び１２２の内の第１であり得る他の半導体デバイスパッケージ１２２は、例えば、第１の基板１２４と、第１の基板１２４により支持された第１の半導体デバイス１２７とを含み得る。
第１の半導体デバイスパッケージ１２２の第１の基板１２４は、第２の半導体デバイスパッケージ１００の第２の基板１０４の下にあり得る。第１の基板１２４は、例えば、誘電体若しくは半導体材料の板、厚板、又はウエハを含み得る。より具体的には、第１の基板１２４は、例えば、プリント回路基板又は半導体ウエハを含み得る。第１の基板１２４は、第１の基板１２４の上面１３０上に設置された導電性材料１２８のアレイ１２６を含み得、上面１３０は、第２の基板１０４の下面１１０に面する。導電性素子１２８は、例えば、第１の基板１２４の上面１３０において晒された導電材料のパッド、バンプ、ボール、ピラー、ペースト、又はその他の構造体を含み得る。
アレイ１２６の少なくとも幾つかの導電性素子１２８は、アレイ１１６の対応する導電性素子１１８に電気的に接続され得る。例えば、アレイ１２６の導電性素子１２８とアレイ１１６の対応する導電性素子１１８とは、付加的な半導体デバイス１０６（図１、図２参照）の１つ以上に第１の半導体デバイス１２７を動作可能に接続するために、及び第１の半導体デバイスパッケージ１２２を第２の半導体デバイスパッケージ１００に機械的に取り付けるために、（例えば、はんだ付け接続部によって）相互に取り付けられ得る。そうした実施形態では、第２の基板１０４の一部（例えば、窓１０８の外周を画定する部分）及び第１の基板１２４の一部は、アレイ１２６の導電性素子１２８がアレイ１１８の対応する導電性素子１１８に電気的に接続され得るように、重ね合わされ得る。例えば、窓１０８の外周を画定する第２の基板１０４の部分と、窓１０８それ自体とは、纏めて、第１の基板１２４の少なくとも大部分（例えば、全体）の上にあり得る。
第１の基板１２４の上面１３０の表面積は、第２の基板１０４の下面１１０の表面積よりも小さくてもよい。例えば、第２の基板１０４の下面１１０の表面積は、第１の基板１２４の上面１３０の表面積の少なくとも約１．１倍であり得る。より具体的には、第２の基板１０４の下面１１０の表面積は、例えば、第１の基板１２４の上面１３０の表面積の少なくとも約１．５倍であり得る。特定の非限定的な例として、第２の基板１０４の下面１１０の表面積は、第１の基板１２４の上面１３０の表面積の少なくとも約２倍、約２．５倍、又は約３倍であり得る。第２の基板１０４は、少なくとも１辺において第１の基板１２４の外周を側面方向に越えて延伸し得る。例えば、第２の基板１０４は、２辺、３辺、又は全４辺において第１の基板１２４から側面方向に突出し得る。第２の基板１０４は第１の基板１２４よりも大きいので、ルーティング素子１２０（図２参照）に利用可能なより多くの表面積があり、ルーティング素子１２０（図２参照）のサイズを削減することなくより多数の接続を可能にし、ルーティング素子１２０（図２参照）間のクロストークを削減し、より多数の付加的な半導体デバイス１０６（図１、図２参照）が配備されることを可能にする。
第１の半導体デバイス１２７は、例えば、第２の半導体デバイスパッケージ１００の１つ以上の付加的な半導体デバイス１０６に動作可能に接続される機能的コンポーネントを含み得る。より具体的には、第１の半導体デバイス１２７は、例えば、所定の機能を実行するためにその上に集積回路を有する半導体材料のシンギュレーションされたチップを含み得る。特定の非限定的な例として、半導体デバイス１２７は、処理ユニット（例えば、ロジック回路、プロセッサ、マイクロプロセッサ）を含み得る。単一の第１の半導体デバイス１２７が図３に示されるが、第１の半導体デバイスパッケージ１２２は、その他の実施形態では多数の半導体デバイス１２７を含み得る。
第１の半導体デバイス１２７は、窓１０８を少なくとも部分的に通って第２の半導体デバイスパッケージ１００の第２の基板１０４の下面１１０よりも下から延伸する。例えば、図３に示すように、第１の半導体デバイス１２７の上面１３２が第２の基板１０４の上面１１２及び下面１１０の間の窓１０８内に設置されるように、第１の半導体デバイス１２７及び窓１０８は、第１の基板１２４の上面１３０付近から窓１０８中を少なくとも部分的に通って第１の半導体デバイス１２７が延伸可能なサイズ、形状、位置付けのものであり得る。別の例として、第１の半導体デバイス１２７の上面１３２が第２の基板１０４の上面１１２と同一平面上にある、又は第２の基板１０４の上面１１２の上方に設置されるように、第１の半導体デバイス１２７は、窓１０８を完全に通って、第１の基板１２４の上面１３０付近から延伸し得る。より具体的には、第１の半導体デバイス１２７の上面１３２がオーバモールド１１４から突出するように、第１の半導体デバイス１２７は、窓１０８を完全に通って第１の基板１２４の上面１３０付近から延伸し得る。第１の半導体基板１２４と第２の半導体基板１０４との間に、スタンドオフとしても特徴付けられ得る、大きな間隙が必要となる、第１の半導体デバイス１２７又はその一部を受け入れるための窓１０８がなかった場合と比べて、第２の基板１０４は第１の基板１２４により近接し得るので、半導体デバイスアセンブリ１０２の高さＨは削減され得る。第１の半導体デバイスパッケージ１２２が多数の第の半導体デバイス１２７を含む実施形態では、第２の基板１０４は、最大で第１の半導体デバイス１２７の各々を含む、第１の半導体デバイスの少なくとも幾つかを、少なくとも部分的にはその中に挿入するための対応する多数の窓１０８を含み得る。
特定の非限定的な例として、本開示に従った半導体デバイスアセンブリは、第１の基板上の第１の半導体デバイスと、第１の基板の上面上に設置された導電性素子の第１のアレイとを含む第１の基板を含み得る。第２の基板は第１の基板の上にあり得、第２の基板は、第２の基板の下面上に設置された導電性素子の第２のアレイを含む。第２のアレイの導電性素子の少なくとも幾つかは、第１のアレイの対応する導電性素子に電気的に接続され得る。第２の基板は、第２の基板の下面から上面まで第２の基板を通って延伸する窓を含み得る。第２の基板は、窓の外周の周囲の付加的な半導体デバイスを支持するように構成され得、第１の基板の外周面の少なくとも一部は、窓の外周を画定する第２の基板の内側部分に結合される。
別の特定の非限定的な例として、本開示に従った半導体デバイスアセンブリを製作する方法は、第１の基板の上にある第２の基板中の窓を少なくとも部分的に通って第１の基板の上面上で支持された処理ユニットを位置付けることを含み得る。第１の基板の上面上に設置された導電性素子の第１のアレイの少なくとも幾つかの導電性素子は、第２の基板の下面上に設置された導電性素子の第２のアレイの少なくとも幾つかの対応する導電性素子と電気的に接続され得る。
図５は、図４に示した半導体デバイスアセンブリ１０２の側面図の拡大部分である。第１の半導体デバイスパッケージ１２２は、第１の基板１２４の下面１３８上に設置された導電性素子１３６のアレイ１３４を含み得、下面１３８は、上面１３０とは反対の第１の基板１２４の面に設置される。導電性素子１３６は、例えば、第１の基板１２４の下面１３８において晒された導電性材料のパッド、バンプ、ボール、ピラー、又はその他の構造体を含み得る。アレイ１３４の少なくとも幾つかの導電性素子１３６は、アレイ１２６の対応する導電性素子１２８に電気的に接続され得る。例えば、アレイ１３４の導電性素子１３６とアレイ１２６の導電性素子１２８とは、半導体デバイスアセンブリ１０２及びその様々な半導体デバイス１０６及び１２７（図３参照）を例えば、より高次のパッケージ（例えば、マザーボード）を含む別のデバイス又は構造体に動作可能に接続するために、（例えば、ルーティング素子、ビアによって）相互に動作可能に接続され得る。
図６は、図４に示した半導体デバイスアセンブリの側面図の拡大部分である。図６には、窓を１０８含む第２の基板１０４の部分と、それを部分的に通って延伸する第２の半導体デバイス１２７の部分とが特に示される。また、オーバモールド１１４は、明確にするために省略されている。図６に示した実施形態等、幾つかの実施形態では、第１の半導体デバイス１２７の上面１３０と同一平面上にある平面１４２は、第２の基板１０４と交差し得る。第２の基板１０４の下面１１０と同一平面にある別の平面１４４は、第１の半導体デバイス１２７と交差し得る。
図６に示した実施形態等、幾つかの実施形態では、第１の半導体デバイス１２７の上面上１３０上で熱管理構造体１４０が支持され得る。熱管理構造体１４０は、例えば、第１の半導体デバイス１２７から熱を奪うための、ヒートシンク、ヒートフィン、ヒートパイプ、ヒートスプレッダ、ペルチェクーラ、強制空冷器、流体クーラ、又はその他の構造体を含み得る。熱管理構造体１４０は、上面１３０と直接接触し得、又は熱管理構造体１４０と上面１３０との間に挿入された随意の熱伝導材料１４６（例えば、熱伝導ペースト）を含み得る。窓１０８は、第１の半導体デバイス１２７への多くの直接アクセスを与え得るので、熱管理構造体１４０は、第１の半導体デバイス１２７により近接して位置付けられ得、第１の半導体デバイス１２７からの熱伝達を改善する。
図７は、図４の半導体デバイスアセンブリ１０２の電気接続部１４８の更なる拡大透視図である。アレイ１１６及び１２６（図５参照）の導電性素子１１８及び１２８を含む電気接続部１４８の厚さＴは、第１の半導体デバイス１２７（図６参照）の厚さよりも小さくてもよい。例えば、電気接続部１４８の厚さＴは、第１の半導体デバイス１２７（図６参照）の厚さの約７５％よりも小さくてもよい。より具体的には、電気接続部１４８の厚さＴは、例えば、第１の半導体デバイス１２７（図６参照）の厚さの約５０％よりも小さくてもよい。特定の非限定的な例として、電気接続部１４８の厚さＴは、第１の半導体デバイス１２７（図６参照）の厚さの約２５％よりも小さくてもよい。第１及び第２の基板間に第１の半導体デバイスを受け入れるための十分な間隔を提供するために、より高い電気接続部を利用することとは反対に、窓１０８（図６参照）中への第１の半導体デバイス１２７（図６参照）の少なくとも部分的な挿入によって可能になる電気接続部１４８の高さＴの削減は、半導体デバイスアセンブリ１０２（図４参照）の全高Ｈ（図４参照）を削減し得る。特定の非限定的な例として、アレイ１１６及び１２６の導電性素子１１６及び１２６は、第１の基板１２４の上面１３２と少なくとも実質的に同一平面上にある導電性材料の対応するパッドまで直接、第２の基板１０４から延伸する導電性材料のボールを夫々含み得る。
図８は、図４の半導体デバイスアセンブリの一部の底面透視図である、幾つかの実施形態では、第１の基板１２４の外周は、異なるサイズを示すことを通じて、第２の基板１０４の外周と少なくとも実質的に同じ形状であり得る。例えば、そうした実施形態では、第１の基板１２４及び第２の基板１０４の各々は、形状において方形（例えば、正方形）であり得る。
ルーティング素子１２０を収容するためのより大きな表面積を提供することに加えて、第２の基板１０４の表面積は、上面１１２、下面１１０、又はそれら両方への１つ以上の電気コンポーネント１５０の動作接続を可能にし得る。例えば、少なくとも１つの電気コンポーネント１５０は、第１の基板１２４の外周を側面方向に越えて設置された第２の基板１０４の下面１１０の一部に動作可能に接続され得る。より具体的には、１つ又は複数の電気コンポーネント１５０は、第２の基板１０４の突出部分の下側上に設置され得る。各電気コンポーネントの厚さは、例えば、アレイ１３４の導電性素子１３６の最底の部分から第１の基板１２４の上面１３２まで測定されるものとして、第１の半導体デバイスパッケージ１２２の高さｈ以下であり得る。より具体的には、各電気コンポーネント１５０の厚さｔは、例えば、第１の半導体デバイスパッケージ１２２の高さｈの約１０％から約９０％までの間であり得る。特定の非限定的な例として、各電気コンポーネント１５０の厚さｔは、第１の半導体デバイスパッケージ１２２の高さｈの約４０％から約６０％までの間であり得る。他の実施形態では、１つ以上の電気コンポーネント１５０の厚さｔは、例えば、第１の半導体デバイスパッケージ１２２の高さｈよりも大きくてもよく、任意の下にある構造体は、少なくとも部分的にその中に電気コンポーネント１５０を受け入れるために凹部又は窓を含み得る。電気コンポーネント１５０は、例えば、半導体デバイスに動作可能に接続可能な、抵抗、コンデンサ、インダクタ、集積回路、ダイオード、トランジスタ、電池、アンテナ、スイッチ、及びその他の電気コンポーネントを含み得る。電気コンポーネント１５０のための付加的な表面積を提供することは、半導体デバイスアセンブリ１０２の設計により大きな自由度を与え得、例えば、マザーボード等の別のデバイス又は構造体上にさもなければ位置付けられたであろう電気コンポーネント１５０が基板１０４の下側に代わりに含まれ得るので、最終製品の総表面積を削減し得る。
幾つかの実施形態では、第１の基板１２４よりも下から、第２の基板１０４の幾何中心から末端の第２の基板１０４まで、１つ以上の構造的支持部１５２が延伸し得る。より具体的には、１つ以上の構造的支持部１５２は、第１基板１２４よりも下から、第２の基板１０４の外周に近接する第２の基板１０４まで延伸し得る。１つ又は複数の構造的支持部１５２は、さもなければ第１の基板１２４から基片持ち梁にされ得る、第２の基板１０４の外周上の歪みを削減し得る。１つ又は複数の構造的支持部１５２は、例えば、下にある構造体（例えば、マザーボード）から第２の基板１０４まで延伸する、柱、ピラー、ピン、ねじ、ボルト、又はその他の部材を含み得る。幾つかの実施形態では、１つ又は複数の構造的支持部１５２は第２の基板１０４に付着され得る。その他の実施形態では、１つ又は複数の構造的支持部１５２は、第２の基板１０４に付着されることなく、第２の基板１０４の下面１１０と接触し得、又は第２の基板１０４の下面１１０に近接し得る。
図９は、半導体デバイスアセンブリ２０２の別の実施形態の上面図である。半導体デバイスアセンブリ２０２が完成した場合、それは、最終製品を形成するために、下部のデバイスに動作可能に接続され得る。例えば、アレイ１３４（図８参照）は、半導体デバイスアセンブリ２０２をマザーボード２５４に付着して最終製品を形成するために、マザーボード２５４上の接合アレイに電気的に接続され得る。支持構造体１５２（図８参照）は、もしあれば、マザーボード２５４から基板１０４まで延伸し得る。
幾つかの実施形態では、第２の基板２０４（図９参照）の外周の形状は、第１の基板１２４（図８参照）の外周の形状とは異なり得る。例えば、第２の基板２０４の外周が不規則であり、交差する一組の矩形に類似しているものであってもよい一方で、第１の基板１２４（図８参照）の外周は方形であってもよい。より具体的には、第２の基板２０４の外周は、下部のマザーボード２５４の対応する外周に少なくとも実質的に平行に延伸してもよい。
幾つかの例証となる実施形態が図と併せて記述されたが、本開示の範囲には、本開示で明白に示し記述されたそれらの実施形態に制限されないことは当業者であれば認識及び認知するであろう。むしろ、法的均等物を含む、具体的に請求されたそれら等、本明細書の範囲内で、本明細書に記述された実施形態に多くの追加、削除、及び変更が生み出され得る。また、発明者により熟考されるように、開示されたある実施形態からの特徴は、依然として本開示の範囲内でありながら開示された別の実施形態の特徴と組み合わせ得る。

Claims (20)

  1. 第１の基板上に設置された第１の半導体デバイスと、前記第１の半導体デバイスの上面上で支持された熱管理構造体と、前記第１の基板の上面上に設置された導電性素子の第１のアレイと、
    前記第１の基板の上にある第２の基板であって、前記第２の基板の下面上に設置された導電性素子の第２のアレイであって、前記第２のアレイの前記導電性素子の少なくとも幾つかが前記第１のアレイの対応する導電性素子に電気的に接続される前記第２のアレイを有する前記第２の基板とを含み、
    前記第２の基板は、前記第２の基板の前記下面から上面まで延伸する窓を含み、前記熱管理構造体の少なくとも一部は前記窓内に設置され、前記第２の基板は、前記窓の外周の周囲の付加的な半導体デバイスを支持するように構成され、前記第１の基板の外周の少なくとも一部は前記窓の前記外周を画定する前記第２の基板の内側部分に結合される、
    半導体デバイスアセンブリ。
  2. 前記第２の基板の前記下面と同一平面上にある平面が前記第１の半導体デバイスと交差するように、前記第１の半導体デバイスは、前記窓を少なくとも部分的に通って延伸する、請求項１に記載の半導体デバイスアセンブリ。
  3. 前記第１の半導体デバイスの上面と同一平面上にある別の平面は、前記第２の基板と交差する、請求項２に記載の半導体デバイスアセンブリ。
  4. 前記熱管理構造体は、前記第２の基板から突出する、請求項１に記載の半導体デバイスアセンブリ。
  5. 前記第２の基板の前記下面の表面積は、前記第１の基板の前記上面の表面積よりも大きい、請求項１に記載の半導体デバイスアセンブリ。
  6. 前記第１の基板の外周を側面方向に越えて前記第２の基板の前記下面上で支持された少なくとも１つの電気コンポーネントを更に含み、前記少なくとも１つの電気コンポーネントの厚さは前記第１の基板の高さよりも小さい、請求項５に記載の半導体デバイスアセンブリ。
  7. 導電性素子の前記第２のアレイは、前記窓に側面方向において隣接して設置され、前記窓の反対側のその面上に導電性素子の前記アレイに側面方向に隣接して設置された前記第２の基板の前記上面上で支持された前記付加的な半導体デバイスを更に含む、請求項１に記載の半導体デバイスアセンブリ。
  8. 前記付加的な半導体デバイスは、前記第２の基板の外周に近接して設置されるように構成される、請求項７に記載の半導体デバイスアセンブリ。
  9. 前記付加的な半導体デバイスは、前記窓に向かって前記第２の基板の前記外周に近接する前記半導体デバイスから延伸するルーティング素子によって前記第２のアレイの前記導電性素子の少なくとも幾つかに動作可能に接続されるように構成される、請求項８に記載の半導体デバイスアセンブリ。
  10. 前記窓は、前記第２の基板の幾何中心に近接して設置される、請求項１〜９の何れか一項に記載の半導体デバイスアセンブリ。
  11. 前記第２の基板の外周は、前記第１の基板の外周と同じ形状を示す、請求項１〜１０の何れか一項に記載の半導体デバイスアセンブリ。
  12. 前記窓は、前記第２の基板の材料により側面方向において囲まれる、請求項１〜１１の何れか一項に記載の半導体デバイスアセンブリ。
  13. 前記第１の基板よりも下から、前記第２の基板の幾何中心から末端の前記第２の基板まで延伸する構造的支持部を更に含む、請求項１〜１２の何れか一項に記載の半導体デバイスアセンブリ。
  14. 前記第１及び第２のアレイの前記導電性素子は、前記第１の基板の前記上面と少なくとも実質的に同一平面上にある導電性材料の対応するパッドまで直接、前記第２の基板から延伸する導電性材料のボールを夫々含む、請求項１〜１３の何れか一項に記載の半導体デバイスアセンブリ。
  15. 第１の基板の上面上に設置された導電性素子の第１のアレイを含む前記第１の基板と、
    前記第１の基板の前記上面上の第１の半導体デバイスと、
    前記第１の半導体デバイスの上面上で支持された熱管理構造体と
    を含む、第１の半導体デバイスパッケージと、
    第２の基板の下面上に設置された導電性素子の第２のアレイを含む前記第２の基板と、
    前記第２の基板の前記下面から上面まで前記第２の基板を通って延伸する窓であって、導電性素子の前記第２のアレイは、前記窓の外周を少なくとも部分的に側面方向において囲み、前記第２の基板は、導電性素子の前記第２のアレイを側面方向に越えて延伸する、前記窓と、
    導電性素子の前記アレイの外周の周囲の前記第２の基板の前記上面上で支持された付加的な半導体デバイスであって、前記窓に向かって前記付加的な半導体デバイスから延伸するルーティング素子によって前記第２のアレイの前記導電性素子の少なくとも幾つかに電気的に接続された前記付加的な半導体デバイスと
    を含み、
    前記熱管理構造体の少なくとも一部は前記窓内に設置され、前記第１の基板の外周の少なくとも一部は、前記窓の前記外周を画定する前記第２の基板の内側部分に結合される、
    前記第１の半導体デバイスパッケージ上で支持された第２の半導体デバイスパッケージと
    を含む、半導体デバイスパッケージのアセンブリ。
  16. 第１の基板の上にある第２の基板中の窓を少なくとも部分的に通って、前記第１の基板の上面上で支持された処理ユニットを位置付けることと、
    前記窓を少なくとも部分的に通って、前記処理ユニットの上面上で支持された熱管理構造体を位置付けることと、
    前記第１の基板の前記上面上に設置された導電性素子の第１のアレイの少なくとも幾つかの導電性素子を、前記第２の基板の下面上に設置された導電性素子の第２のアレイの少なくとも幾つかの対応する導電性素子と電気的に接続することと
    を含む、半導体デバイスアセンブリを製作する方法。
  17. 前記第２の基板の前記窓を少なくとも部分的に通って前記処理ユニットを位置付けることは、前記第１の基板の外周を側面方向に越えて、前記第２の基板の前記下面の表面積の少なくとも一部を位置付けることを含む、請求項１６に記載の方法。
  18. 前記第２の基板の前記窓を少なくとも部分的に通って前記処理ユニットを位置付けることは、前記第１の基板の前記外周を側面方向に越えて、前記第２の基板の前記下面上で支持された少なくとも１つの電気コンポーネントを位置付けることを含む、請求項１７に記載の方法。
  19. 前記第１の基板よりも下から延伸する構造的支持部上で、前記第２の基板の幾何中心から末端の前記第２の基板の一部を支持することを更に含む、請求項１６〜１８の何れか一項に記載の方法。
  20. 前記第１のアレイの前記少なくとも幾つかの導電性素子を、前記第２のアレイの前記少なくとも幾つかの対応する導電性素子と電気的に接続することは、ボールをパッドに電気的に接続するために、前記第１の基板の前記上面と少なくとも実質的に同一平面上にある導電性材料の対応する前記パッドまで直接、前記第２の基板から延伸する導電性材料の前記ボールを流すことを含む、請求項１６〜１９の何れか一項に記載の方法。
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