JP2016039251A - Pop構造体およびその製造方法 - Google Patents
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Abstract
【課題】POP構造体において、上基板と下基板とを電気的に接続するめっき銅コラムの接続信頼性を高めるとともに、そのめっき銅コラムの多ピン化を可能にする。【解決手段】何れも半導体素子を実装したパッケージ基板である上基板2と下基板1とを積み重ねて互いにめっき銅コラム3により電気的に接続したPOP構造体において、下基板1の上面を覆うとともにその下基板1の中央部の電子部品接続用電極パッド1dとその下基板1の周辺部の上基板接続用電極パッド1eとを露出させる第1ソルダーレジスト層4と、その第1ソルダーレジスト層4の周辺部を覆うとともに上基板接続用電極パッド1eを露出させる枠状の第2ソルダーレジスト層5とを備える。めっき銅コラム3が、それら第1ソルダーレジスト層4と第2ソルダーレジスト層5とを貫通して上基板接続用電極パッド1eと上基板2の下面の下基板接続用電極パッド2eとを電気的に接続する。【選択図】図1
Description
本発明は、半導体素子を実装したパッケージ基板を積み重ねて互いに電気的に接続したPOP(Package On Package)構造体およびその製造方法に関する。
従来のPOP構造体としては例えば、CPUを実装したパッケージ基板である下基板の上に、メモリを実装したパッケージ基板である上基板を積み重ねて、それらのパッケージ基板を導体により互いに電気的に接続したものが知られている(特許文献1)。
このようなPOP構造体を製造する際には、導体としてめっき銅コラム(銅柱)を用いて上基板と下基板とを電気的に接続することとし、CPU実装下基板の上に一旦めっきレジストを設け、そのめっきレジストに形成した開口内にめっき銅コラムを形成し、めっきレジストを剥してめっき銅コラムを露出させた後、めっき銅コラムの周囲に絶縁モールドを充填してめっき銅コラムを絶縁することが考えられる。
しかし、上述の如くして形成しためっき銅コラムによる接続では、熱サイクル試験等の際の熱応力に起因する基板の反りにより接続信頼性が低下するという問題がある。さらに、メモリの超多ビット化によりPOP構造にも多ピン化の要求があり、めっき銅コラムの形成後にめっきレジストを剥して絶縁モールドを形成したのでは多ピン化の要求を満たす狭ピッチ化に限界がある。
本発明の目的は、POP構造体において、上基板と下基板とを電気的に接続するめっき銅コラムの接続信頼性を高めるとともに、そのめっき銅コラムの多ピン化を可能にすることである。
本発明のPOP構造体は、何れも半導体素子を実装したパッケージ基板である上基板と下基板とを積み重ねて互いにめっき銅コラムにより電気的に接続したPOP構造体において、前記下基板の上面を覆うとともにその下基板の中央部の電子部品接続用電極パッドとその下基板の周辺部の上基板接続用電極パッドとを露出させる第1ソルダーレジスト層と、その第1ソルダーレジスト層の周辺部を覆うとともに上基板接続用電極パッドを露出させる枠状の第2ソルダーレジスト層とを備え、前記めっき銅コラムが、それら第1ソルダーレジスト層と第2ソルダーレジスト層とを貫通して上基板接続用電極パッドと前記上基板の下面の下基板接続用電極パッドとを電気的に接続することを特徴としている。
また、本発明のPOP構造体の製造方法は、何れも半導体素子を実装したパッケージ基板である上基板と下基板とを積み重ねて互いにめっき銅コラムで電気的に接続したPOP構造体を製造する方法において、前記上基板および下基板を準備し、前記下基板の上面上に、その下基板の上面を覆うとともにその下基板の中央部の電子部品接続用電極パッドとその下基板の周辺部の上基板接続用電極パッドとを露出させる第1ソルダーレジスト層を形成し、次いでその第1ソルダーレジスト層上に、その第1ソルダーレジスト層の周辺部を覆うとともに上基板接続用電極パッドを露出させる枠状の第2ソルダーレジスト層を形成し、次いで下基板の周辺部の上基板接続用電極パッドに電気的に接続するとともにそれら第1ソルダーレジスト層と第2ソルダーレジスト層とを貫通して第2ソルダーレジスト層から露出するめっき銅コラムを形成し、次いでそのめっき銅コラム上または前記上基板の下面の下基板接続用電極パッドに設けた半田バンプのリフローによりそのめっき銅コラムを前記上基板の下面の下基板接続用電極パッドに電気的に接続することを特徴としている。
なお、本発明のPOP構造体およびその製造方法においては、前記下基板はCPUチップを実装したパッケージ基板としても良く、また、前記上基板はメモリチップを実装したパッケージ基板としても良い。
さらに、本発明のPOP構造体およびその製造方法においては、前記めっき銅コラムは、無電解めっきで形成しても良く、電解めっきで形成しても良い。さらに、前記上基板接続用電極パッドの、前記第2ソルダーレジスト層から露出する表面と前記めっき銅コラムとの間に、ニッケル層、パラジウム層および金層のうち少なくとも一層からなる接合層を設けても良い。
以下に、本発明の実施形態が図面に基づいて説明される。図1は、本発明のPOP構造体の一実施形態を示す断面図である。図中符号1は下基板、2は上基板、3はめっき銅コラム、4は第1ソルダーレジスト層、5は第2ソルダーレジスト層をそれぞれ示す。
図1に示す実施形態のPOP構造体は、半導体素子としてのCPUチップC1を実装した、CPUチップC1の実装用のパッケージ基板である下基板1と、半導体素子としてのメモリチップC2を実装した、メモリチップC2の実装用のパッケージ基板である上基板2とを積み重ねて互いにめっき銅コラム3により電気的に接続したものである。
下基板1は、積層された樹脂製の例えば2層の絶縁層1aを有するとともに、積層された絶縁層1aの上下面および層間に位置する配線層1bおよび、各絶縁層1aを貫通するバイアホール導体1cを有し、配線層1bは、積層された絶縁層1aのCPUチップC1を実装する側の面である上面で中央部に位置する複数の電子部品接続用電極パッド1dとその積層された絶縁層1aの上面で周辺部に位置する複数の上基板接続用電極パッド1eとを有し、また積層された絶縁層1aの、上面と反対の側の面である下面にマザーボード等の他のプリント配線板への接続用の複数の外部接続用電極パッド1fを有して積層型プリント配線板を構成している。下基板1は、単層両面配線型プリント配線板でも良い。
上基板2は、積層された樹脂製の例えば2層の絶縁層2aを有するとともに、積層された絶縁層2aの上下面および層間に位置する配線層2bおよび、各絶縁層2aを貫通するバイアホール導体2cを有し、配線層2bは、積層された絶縁層2aのメモリチップC2を実装する側の面である上面で中央部に位置する複数の電子部品接続用電極パッド2dを有し、また積層された絶縁層2aの、上面と反対の側の面である下面に下基板1への接続用の複数の下基板接続用電極パッド2eを有して積層型プリント配線板を構成している。上基板2は、単層両面配線型プリント配線板でも良い。
下基板1の上面上には、その下基板1の上面を覆うとともに下基板1の中央部の電子部品接続用電極パッド1dと下基板1の周辺部の上基板接続用電極パッド1eとを露出させる第1ソルダーレジスト層4が形成され、その第1ソルダーレジスト層4上には、第1ソルダーレジスト層4の周辺部を覆うとともに上基板接続用電極パッド1eを露出させる枠状の第2ソルダーレジスト層5が形成されている。
CPUチップC1は、その枠状の第2ソルダーレジスト層5で囲まれる下基板1の中央部でソルダーレジスト層4上に配置され、CPUチップC1の下面の電極はそこに形成されたはんだバンプからリフローによって形成されたはんだ接続部1gにより、電子部品接続用電極パッド1dに電気的に接続されている。
上基板2の上面上には、その上基板2の上面を覆うとともに上基板2の中央部の電子部品接続用電極パッド2dを露出させるソルダーレジスト層6が形成され、メモリチップC2は、そのソルダーレジスト層6上に配置され、メモリチップC2の下面の電極はそこに形成されたはんだバンプからリフローによって形成されたはんだ接続部2fにより、電子部品接続用電極パッド2dに電気的に接続されている。
めっき銅コラム3は、例えば電解めっきあるいは無電解めっきにより形成されて下基板1の第1ソルダーレジスト層4と第2ソルダーレジスト層5とを貫通するとともに、第2ソルダーレジスト層5から突出するパッド部3aを有しており、上基板2の下面の下基板接続用電極パッド2eはそこに形成されたはんだバンプからリフローによって形成されたはんだ接続部2gにより、めっき銅コラム3のパッド部3aに電気的に接続され、これによりめっき銅コラム3を介して上基板接続用電極パッド1eに電気的に接続されている。
この実施形態のPOP構造体によれば、第1ソルダーレジスト層4と第2ソルダーレジスト層5とを利用しためっき銅コラム3で下基板1と上基板2との電気的接続を行うので、狭ピッチ接続が可能になる。また、枠状の第2ソルダーレジスト層5が下基板1全体の剛性を高くして、熱サイクル試験等の際の熱応力に起因する下基板1の反りを抑制するので、接続信頼性を向上させることができる。さらに、第1ソルダーレジスト層4と第2ソルダーレジスト層5とを利用してめっき銅コラム3を形成するので、めっき銅コラム3の形成後にめっきレジストを剥す工程を不要にできる。
なお、下基板1と上基板2との間の隙間に、はんだ接続部1g,2gを囲むとともにCPUチップC1と第1ソルダーレジスト層4および第2ソルダーレジスト層5との隙間を埋めるように図示しない絶縁モールドを充填して、この絶縁モールドを硬化させることにより複数のはんだ接続部1g,2gをそれぞれ互いに電気的に絶縁するとともにCPUチップC1を下基板1と上基板2とに固定しても良い。
また、上基板2の上面とメモリチップC2との間の隙間とメモリチップC2の周囲とに図示しない絶縁モールドを充填して、この絶縁モールドを硬化させることにより複数のはんだ接続部2fを互いに電気的に絶縁するとともにメモリチップC2を上基板2上に固定しても良い。さらに、下基板1の下面に、外部接続用電極パッド1fを露出させる図示しないソルダーレジスト層を設けて、外部接続用電極パッド1fに図示しないはんだバンプを形成しても良い。
図2(A)〜図2(F)は、図1に示されるPOP構造体を製造するための、本発明のPOP構造体の製造方法の一実施形態における製造手順を示す断面図である。この実施形態では、先ず、図2(A)に示されるように、例えば積層型プリント基板から構成される、CPUチップC1の実装用のパッケージ基板である下基板1が準備される。この下基板1は、樹脂からなる絶縁層1aと、例えばアディティブ法、セミアディティブ法、サブトラクティブ法等によって形成された例えば銅からなる配線層1bとを交互に複数層積層されて有し、また各絶縁層1aに貫通形成された例えば銅からなるバイアホール導体1cを有している。なお、バイアホール導体1cに代えてあるいは加えて、積層された絶縁層1aに貫通形成された例えば銅からなるスルーホール導体を有していても良い。
下基板1の積層された絶縁層1aの、CPUチップC1の実装側の面である上面に位置する配線層1bは、その上面の中央部に位置する複数の電子部品接続用電極パッド1dと、その上面の周辺部に位置する複数の上基板接続用電極パッド1eとを含み、さらに、積層された絶縁層1aの、上面と反対の側の面である下面に位置するマザーボード等の他のプリント配線板への接続用の複数の外部接続用電極パッド1fを有している。
また、例えば積層型プリント基板から構成される、メモリチップC2の実装用のパッケージ基板である上基板2も準備される。上基板2は、積層された絶縁層2aの、メモチップC2の実装側の面である上面に位置する配線層2bが、その上面の周辺部に上基板接続用電極パッドを含まない点を除いて、下基板1と同様の構成を備えるので、下基板1と同様の工程で製造することができる。
次いで図2(B)に示されるように、下基板1の上面上全体に第1ソレダーレジスト層4が塗布等により形成され、その第1ソレダーレジスト層4に例えばマスクを用いた露光および現像処理によって、電子部品接続用電極パッド1dを露出させる開口部4aと上基板接続用電極パッド1eを露出させる開口部4bとが形成される。なお、開口部4a,4bは、レーザーで形成されても良い。
次いで図2(C)に示されるように、第1ソレダーレジスト層4の上面上全体に第2ソレダーレジスト層5が塗布等により形成され、その第2ソレダーレジスト層5に例えばマスクを用いた露光および現像処理によって、下基板1の上面上のCPUチップC1の搭載領域である中央部を開口させるとともに電子部品接続用電極パッド1dを露出させる開口部5aと、第1ソレダーレジスト層4の開口部4b内に位置して上基板接続用電極パッド1eを露出させる開口部5bとが形成される。
次いで図2(D)に示されるように、第2ソレダーレジスト層5の開口部5aに設けられためっきマスクMによって第1ソレダーレジスト層4の電子部品接続用電極パッド1dを露出させる開口部4aが液密に覆われた状態で、先ず上基板接続用電極パッド1e上に例えばニッケル層とパラジウム層と金めっき層とが積層されて接合層が形成され、次いで電解めっきまたは無電解めっき(化学めっき)により、第2ソレダーレジスト層5の開口部5b内にめっき銅コラム3が形成され、このめっき銅コラム3には、第2ソレダーレジスト層5の表面から突出した、例えば開口部5aよりも大径のパッド部3aが形成される。なお、上記接合層は、めっきマスクMが設けられる前に上基板接続用電極パッド1eと併せて電子部品接続用電極パッド1d上にも形成されても良い。
次いで図2(E)に示されるように、めっきマスクMが除去された下基板1の第2ソレダーレジスト層5の中央部の開口部5a内の第1ソレダーレジスト層4上にCPUチップC1が搭載され、CPUチップC1の下面の電極パッドまたは下基板1の電子部品接続用電極パッド1dに設けられたはんだバンプのリフローによって、CPUチップC1の下面の電極パッドと下基板1の電子部品接続用電極パッド1dとを電気的に接続するはんだ接続部1gが形成され、これにより下基板1上にCPUチップC1が実装される。
一方、図1に示されるように、上基板2の上面上全体にもソレダーレジスト層6が塗布等により形成され、そのソレダーレジスト層6に例えばマスクを用いた露光および現像処理によって、上基板2の上のメモリチップC2の搭載領域である中央部の電子部品接続用電極パッド2dを露出させる開口部6aが形成される。なお、開口部6aは、レーザーで形成されても良い。
次いで、上基板2のソレダーレジスト層6の中央部のソレダーレジスト層6上にメモリチップC2が搭載され、メモリチップC2の下面の電極パッドまたは上基板2の電子部品接続用電極パッド2dに設けられたはんだバンプのリフローによって、メモリチップC2の下面の電極パッドと上基板2の電子部品接続用電極パッド2dとを電気的に接続するはんだ接続部2fが形成され、これにより上基板2上にメモリチップC2が実装される。
次いで図2(E)に示されるように、CPUチップC1が実装された下基板1上に、メモリチップC2が実装された上基板2が搭載され、上基板2の下面の下基板接続用電極パッド2eに形成されたはんだバンプ2hからリフローによって、図1に示されるようにはんだ接続部2gが形成される。このはんだ接続部2gにより、上基板2の下面の下基板接続用電極パッド2eが、めっき銅コラム3のパッド部3aに電気的に接続され、ひいてはめっき銅コラム3を介して上基板接続用電極パッド1eに電気的に接続されて、図1に示す実施形態のPOP構造体が製造される。
1 下基板
1a 樹脂層
1b 配線層
1c バイアホール導体
1d 電子部品接続用電極パッド
1e 上基板接続用電極パッド
1f 外部接続用電極パッド
1g はんだ接続部
1h はんだバンプ
2 上基板
2a 樹脂層
2b 配線層
2c バイアホール導体
2d 電子部品接続用電極パッド
2e 下基板接続用電極パッド
2f,2g はんだ接続部
2h はんだバンプ
3 めっき銅コラム
3a パッド部
4 第1ソルダーレジスト層
4a,4b 開口部
5 第2ソルダーレジスト層
5a,5b 開口部
6 ソルダーレジスト層
6a 開口部
M めっきマスク
1a 樹脂層
1b 配線層
1c バイアホール導体
1d 電子部品接続用電極パッド
1e 上基板接続用電極パッド
1f 外部接続用電極パッド
1g はんだ接続部
1h はんだバンプ
2 上基板
2a 樹脂層
2b 配線層
2c バイアホール導体
2d 電子部品接続用電極パッド
2e 下基板接続用電極パッド
2f,2g はんだ接続部
2h はんだバンプ
3 めっき銅コラム
3a パッド部
4 第1ソルダーレジスト層
4a,4b 開口部
5 第2ソルダーレジスト層
5a,5b 開口部
6 ソルダーレジスト層
6a 開口部
M めっきマスク
Claims (4)
- 何れも半導体素子を実装したパッケージ基板である上基板と下基板とを積み重ねて互いにめっき銅コラムにより電気的に接続したPOP構造体において、
前記下基板の上面を覆うとともにその下基板の中央部の電子部品接続用電極パッドとその下基板の周辺部の上基板接続用電極パッドとを露出させる第1ソルダーレジスト層と、
その第1ソルダーレジスト層の周辺部を覆うとともに上基板接続用電極パッドを露出させる枠状の第2ソルダーレジスト層とを備え、
前記めっき銅コラムが、それら第1ソルダーレジスト層と第2ソルダーレジスト層とを貫通して上基板接続用電極パッドと前記上基板の下面の下基板接続用電極パッドとを電気的に接続することを特徴とするPOP構造体。 - 何れも半導体素子を実装したパッケージ基板である上基板と下基板とを積み重ねて互いにめっき銅コラムで電気的に接続したPOP構造体を製造する方法において、
前記上基板および下基板を準備し、
前記下基板の上面上に、その下基板の上面を覆うとともにその下基板の中央部の電子部品接続用電極パッドとその下基板の周辺部の上基板接続用電極パッドとを露出させる第1ソルダーレジスト層を形成し、
次いでその第1ソルダーレジスト層上に、その第1ソルダーレジスト層の周辺部を覆うとともに上基板接続用電極パッドを露出させる枠状の第2ソルダーレジスト層を形成し、
次いで下基板の周辺部の上基板接続用電極パッドに電気的に接続するとともにそれら第1ソルダーレジスト層と第2ソルダーレジスト層とを貫通して第2ソルダーレジスト層から露出するめっき銅コラムを形成し、
次いでそのめっき銅コラム上または前記上基板の下面の下基板接続用電極パッドに設けた半田バンプのリフローによりそのめっき銅コラムを前記上基板の下面の下基板接続用電極パッドに電気的に接続することを特徴とするPOP構造体の製造方法。 - 請求項2記載のPOP構造体の製造方法において、前記下基板はCPUチップを実装したパッケージ基板であり、また、前記上基板はメモリチップを実装したパッケージ基板である。
- 請求項2または3記載のPOP構造体の製造方法において、前記めっき銅コラムは電解めっきで形成する。
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JP2014161596A JP2016039251A (ja) | 2014-08-07 | 2014-08-07 | Pop構造体およびその製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019519103A (ja) * | 2016-06-30 | 2019-07-04 | マイクロン テクノロジー,インク. | 1つ以上の窓を含むパッケージオンパッケージ半導体デバイスアセンブリ並びに関連する方法及びパッケージ |
-
2014
- 2014-08-07 JP JP2014161596A patent/JP2016039251A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2019519103A (ja) * | 2016-06-30 | 2019-07-04 | マイクロン テクノロジー,インク. | 1つ以上の窓を含むパッケージオンパッケージ半導体デバイスアセンブリ並びに関連する方法及びパッケージ |
US10777530B2 (en) | 2016-06-30 | 2020-09-15 | Micron Technology, Inc. | Package-on-package semiconductor device assemblies including one or more windows and related methods and packages |
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