JP2009277916A - 配線基板及びその製造方法並びに半導体パッケージ - Google Patents

配線基板及びその製造方法並びに半導体パッケージ Download PDF

Info

Publication number
JP2009277916A
JP2009277916A JP2008128196A JP2008128196A JP2009277916A JP 2009277916 A JP2009277916 A JP 2009277916A JP 2008128196 A JP2008128196 A JP 2008128196A JP 2008128196 A JP2008128196 A JP 2008128196A JP 2009277916 A JP2009277916 A JP 2009277916A
Authority
JP
Japan
Prior art keywords
wiring
layer
wiring board
external connection
outermost
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008128196A
Other languages
English (en)
Other versions
JP2009277916A5 (ja
Inventor
Toshihisa Yoda
稔久 依田
Shunichiro Matsumoto
俊一郎 松元
Masako Sato
雅子 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008128196A priority Critical patent/JP2009277916A/ja
Priority to TW098115511A priority patent/TWI446847B/zh
Priority to KR1020090040878A priority patent/KR101550467B1/ko
Priority to US12/464,307 priority patent/US8119927B2/en
Priority to CNA2009101404478A priority patent/CN101582406A/zh
Publication of JP2009277916A publication Critical patent/JP2009277916A/ja
Publication of JP2009277916A5 publication Critical patent/JP2009277916A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch, thickness; Using different connections on the pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Abstract

【課題】配線基板の最外配線層の配線が高密度となる配線基板等を提供することを目的とする。
【解決手段】複数の配線層１１，１３，１５及び絶縁層１２，ｌ４が交互に積層され、配線層が絶縁層に形成されたビアホールを介して電気的に接続されている配線基板であって、最外配線層１５より内側の配線層上に設けた接続用パッド３と、接続用パッド３上に設けられ配線基板表面から突出した外部接続端子５とを有し、外部接続端子５が最外配線層１５を貫通して設けられていることを特徴とする。
【選択図】図１Ｄ

Description

本発明は、複数の配線層及び絶縁層が交互に積層され、配線層が絶縁層に形成されたビアホールを介して電気的に接続されている配線基板及びその製造方法並びに半導体パッケージに関するものである。
情報通信機器の高性能化、高機能化の要求に伴う、その機能を実現する機器の中枢の電子部品としての半導体パッケージの高密度実装化に応じて、半導体チップや半導体装置を搭載するための配線基板における高密度化が進んでいる。これらの用途に使用される基板には、通常複数の配線層及び絶縁層が交互に積層され、配線層同士が、絶縁層に形成されたビアホールを介して電気的に接続されている多層の配線基板が用いられている。当該基板へ搭載すべき半導体チップの高集積化や、半導体装置の基板への接続端子の狹ピッチ化に対応して、配線基板の接続端子も、微細化された構成が必要となり、特に、基板の最外層の配線において、その配線密度を最大限にすることが求められている。具体的には、最外層の配線のデザインルールについて、外部接続端子の接続用パッドと表面ソルダーレジスト開口部との位置精度を上げる等の手段がとられ、例えば、特許文献１には、フォトリソグラフィ及びレーザを使用して開口を精度よく形成する方法が記載されている。また、特許文献２には、ソルダーレジスト層の材料に感光性の樹脂を使わずレーザを用いて開口を形成する技術が開示されている。
特開２００３−１５２３１１号公報 特開２０００−２４４１２５号公報
従来の配線基板の最外層の配線設計において、円形等の形状をなす接続用パッドは、その縁辺をソルダーレジスト層にて覆うため、接続用パッドに対応するソルダーレジスト層の開口部の形成について、精度合わせが必要であり、基板表面の配線密度のデザインルールに影響を与えていた。該開口部の形成精度を向上させるため、特許文献１及び特許文献２に示されているように、レーザの技術を用いる手段の提案はあるが、更に配線の高密度化ができないという問題があった。
本発明は、このような問題点を解決するためになされたものであって、配線基板の最外配線層の配線が高密度となる配線基板及び製造方法並びに半導体パッケージを提供することができる。
上記目的を達成するため、本件発明の配線基板は、複数の配線層及び絶縁層が交互に積層され、前記配線層が前記絶縁層に形成されたビアホールを介して電気的に接続されている配線基板であって、最外配線層より内側の配線層上に設けた接続用パッドと、該接続用パッド上に設けられ当該配線基板表面から突出した外部接続端子とを有し、該外部接続端子が前記最外配線層を貫通して設けられているように構成することができる。
また、上記目的を達成するため、本発明の配線基板は、複数の配線層及び絶縁層が交互に積層され、前記配線層が前記絶縁層に形成されたビアホールを介して電気的に接続されている配線基板であって、当該配線基板に搭載される半導体チップもしくは半導体装置を接続するための外部接続端子が挿入されるべき空間が、最外配線層より内側にある配線層上に設けた接続用パッドから、当該配線基板の表面に向かって最外配線層を貫いて形成されているように構成することができる。
また、上記目的を達成するため、本発明の製造方法は、複数の配線層及び絶縁層が交互に積層され、前記配線層が前記絶縁層に形成されたビアホールを介して電気的に接続されている配線基板の製造方法であって、前記配線基板に搭載される半導体チップもしくは半導体装置を接続するための外部接続端子が、最外配線層より内側にある配線層上の接続用パッドに接続され、最外配線層を貫くように形成されるはんだ外部接続端子形成工程を有するように構成することができる。
また、上記目的を達成するため、本発明の製造方法は、複数の配線層及び絶縁層が交互に積層され、前記配線層が前記絶縁層に形成されたビアホールを介して電気的に接続されている配線基板の製造方法であって、前記配線基板に搭載される半導体チップもしくは半導体装置を接続するための外部接続端子が装入されるべき空間を、最外配線層より内側にある配線層上に設けた接続用パッドから、当該配線基板の表面に向かって、表面のソルダーレジスト層と該ソルダーレジスト層の下層の絶縁層とで構成される最外配線層を貫いて形成する工程を有するように構成することができる。
本発明により、配線基板の最外配線層の配線が高密度となる配線基板及び製造方法並びに半導体パッケージを提供することができた。
以下、図面を参照して、本発明を実施するための最良の実施の形態を説明する。
（第１の実施の形態）
本発明の第１の実施の形態は、最外配線層を貫通する外部接続端子の１形態である。
図１Ａは、本発明の配線基板の量産工程における形態を示している。当配線基板１０は、積層工程の終了後に破線に沿って切断分離されて、最終製品として使用される各々の配線基板１となり、電子機器に組み込まれる。
図１Ｂ（ａ）は、配線基板１の表面を示している。配線基板１の表面は、接続用パッド２と、内側の配線層上に設けられた接続用パッド３と、配線６と、ソルダーレジスト層７から形成されている。
図１Ｂ（ｂ）は、接続用パッド２及び３の上に設けられ表面から突出した外部接続端子４及び５を示している。他の接続用パッド上にも同様に外部接続端子が接続される。外部接続端子には、はんだバンプが使用される。
図１Ｃは、図１Ｂ（ａ）における隣接する接続用パッド２及び３計４個についての、各中心を含む切断線Ａ−Ａによる配線基板１の断面図である。本第１の実施の形態は、コア層の片側に各々３層ずつ積層された６層で構成される配線基板である。基板１は、コア層１００、コア層上の配線層１１、第１の絶縁層１２、コア層上の第２の配線層１３、第２の絶縁層１４、コア層上の第３の配線層（最外配線層）１５、ソルダーレジスト層７、及び外部接続端子４と５からなる。搭載されるべき半導体チップ又は半導体装置１５０の外形を２点鎖線により示す。積層の構造の、第１の絶縁層１２及び第２の配線層１３を一組の層として、「コア層上の第２の層１０１」とし、また、第２の絶縁層１４、第３の配線層１５及びソルダーレジスト層７を一組の層として、「コア層上の第３の層１０２」とする。本第１の実施の形態においては、コア層上の第３の層１０２は、配線基板１の最も外側の層となるので、以下これを「最外層１０２」とする。同じく、コア層上の第３の配線層１５も最も外側の配線層となるので、以下これを「最外配線層１５」とする。
図１Ｄは、図１ＣにおけるＢ部の詳細図である。半導体チップ又は半導体装置１５０を搭載すべき配線基板１の表面側の最外層付近の接続用パッド、配線、絶縁層及び外部接続端子の構造を示す。最外層１０２に、配線６を挟み隣接する外部接続端子４、５が設けられる。一方の外部接続端子４は、接続用パッド２上に設けられ、表層にソルダーレジスト層７を有する最外層１０２の表面８から突出している。他方の外部接続端子５は、最外配線層１５より内側にある配線層（本第１の実施の形態ではコア層上第２の配線層）１３上の接続用パッド３上に設けられ、最外層１０２を貫通して基板表面８に突出している。搭載されるべき半導体チップ又は半導体装置１５０の配線基板１との接続状態が基板表面８と略平行になるよう、外部接続端子４の頭頂部９の基板表面８からの高さ１０ａは、外部接続端子５の頭頂部９の基板表面８からの高さ１０ａと同一のレベルである。
なお、当構造の説明においては、接続用パッド３は、最外配線層１５より内側のコア層上第２の配線層１３に設けられているが、更に内側のコア層上の配線層１１に設けられてもよい。あるいは、更にその内側に配線層を有する構造の配線基板の場合には、その配線層上に設けられてもよい。また、設計の条件に合わせて、積層数を増加あるいは減少させた構造が可能である。コア層１００についての、裏面の側の積層構造は、上述の３層の積層と同じ構造にすることができるので、詳細な説明は省略する。また、コア層を有しない複数の配線が積層された構成も可能である。
（第１の実施の形態の効果）
本発明の第１の実施の形態による、最外配線層における配線の高密度化と信頼性の向上の効果について説明する。比較のため、従来の配線基板における配線の構造を図２Ａ〜図２Ｃに示す。
図２Ａ（ａ）は、図１Ｂ（ａ）と同様に、配線基板１ｂの表面を示している。接続用パッド２と、配線６と、ソルダーレジスト層７から形成されている。図２Ａ（ｂ）は、接続用パッド２の上に設けられ表面から突出した外部接続端子４を示している。他の接続用パッド２上にも同様に外部接続端子４が接続される。
図２Ｂは、図２Ａ（ａ）における切断線Ｄ−Ｄによる配線基板１ｂの断面の詳細図であり、前記の図１Ｄに対応する。特に、最外配線層１５における配線６について、接続パッド２、バンプピッチｘ[μｍ]及びソルダーレジストとパッド合わせ部の長さｚ[μｍ]との相互関係を示している。従来の最外配線層の配線設計の際に、配線幅が設計の許容最小値の近傍となるような狭隘部において隣接する配線用パッドの中間の位置に配線を設ける場合には、バンプピッチをｘ[μｍ]、ソルダーレジスト開口径をｙ[μｍ]、ソルダーレジストとパッド合わせ部の長さをｚ[μｍ]とおけば、配線の幅Ｐ０[μｍ]と配線間の絶縁部の幅Ｑ０[μｍ]は、通常同じ値とするので、２本の配線を中間の位置に配置する場合を例にとると、図２Ｂにより、配線幅Ｐ０は、２本の配線と３本の絶縁部の間隔の構成より、Ｐ０＝｛ｘ−（ｙ＋２×ｚ）｝/５で与えられる。ここで、ｘ＝１８５μｍ、ｙ＝９０μｍ、ｚ＝１０μｍの場合には、Ｐ０＝１５μｍとなる。
本発明の第１の実施の形態においては、上記の従来の配線設計と同様な図１Ｄの狭隘部において、２本の配線を配置する場合を例にとると、配線幅Ｐ１は、２本の配線と３本の絶縁部の間隔の構成より、Ｐ１＝｛ｘ−（ｙ＋ｚ）｝/５で与えられる。製造の実例において、バンプピッチｘ＝１８５μｍ、ソルダーレジスト開口径ｙ＝９０μｍ、ソルダーレジストとパッド合わせ部の長さｚ＝１０μｍの場合、Ｐ１＝１７μｍとなる。従来の配線の配置における結果であるＰ０＝１５μｍと比較すると、２μｍの余裕代を有する配線を行うことができるので、配線幅が不足することによる導通不良や、絶縁部の幅が狭いことによる絶縁不良を抑制することができる。また半導体装置の高密度実装の要請により、配線の導通抵抗、絶縁層の絶縁抵抗の設計の許容値の近傍となるような狭い幅を有する配線の設定の場合であっても、信頼性を低下させることなく、最外層における配線の高密度な配置を実現することができる。
（第１の実施の形態の変形例）
図４は、上記図１Ｄに対応する基板の最外配線層付近の断面図であって、外部接続端子が設けられる前の状態を表している。搭載されるべき半導体チップ又は半導体装置の接続端子側に、はんだバンプ等の外部接続端子が接続された状態により搭載される場合には、配線基板における表面から突出した外部接続端子の形成は不要であるので、図４に示す、外部接続端子が挿入されるべき空間３０が形成された形態の配線基板５０を使用することができる。
（第１の実施の形態の適用例１）
図５は、本発明の配線基板に、半導体チップがはんだバンプにより搭載された、半導体パッケージ構造の実施の形態を示している。半導体チップ２００、半導体チップ上の接続端子２０１、はんだバンプ等の外部接続端子２０２、充填樹脂２０３及び配線基板５１の構成である。なお、基板への搭載前に、半導体チップの配線基板への接続面側にはんだバンプ等の外部接続端子を接続することができる場合には、上記第１の実施の形態の変形例に記した図４の形態の配線基板を使用することができる。
（第１の実施の形態の適用例２）
図６は、本発明の配線基板に、半導体装置３１０がはんだバンプにより搭載された、半導体パッケージ構造の実施の形態を示している。半導体装置３１０は、半導体チップ３００、中間基板３０１、半導体チップ３００と中間基板３０１との接続バンプ３０２及び接続端子３０３により構成される。この半導体装置３１０がはんだバンプ等の外部接続端子３０４により配線基板３２０に搭載される。なお、配線基板３２０への搭載前に、半導体装置３１０の配線基板への接続面側に、はんだバンプ等の外部接続端子を接続することができる場合には、前記第１の実施の形態の変形例に記したように、図４の形態の配線基板５０を使用することができる。
（第２の実施の形態）
前記第１の実施の形態においては、隣接する外部接続端子の片側のみが、最外配線層より内側にある配線層上の接続用パッド上に設けられていたが、第２の実施の形態においては、隣接する外部接続端子が、ともに最外配線層より内側にある配線層上の接続用パッド上に設けられている構造である。
図３は、第２の実施の形態における断面の詳細を示す図であって、前記第１の実施の形態における図１Ｄの断面の詳細図に対応している。外部接続端子の形態は、第１の実施の形態における図１Ｄの外部接続端子５と同様に、最外配線層１５より内側にある第２の配線層１３上の接続用パッド３上に設けられ、最外層１０２を貫通して基板表面８に突出している。外部接続端子５の頭頂部９の基板表面８からの高さ１０ｂの調整も、第１の実施の形態と同様である。接続用パッド３は、第２の配線層１３に設けられているが、更に内側にあるコア層上の配線層１１に設けられてもよい。あるいは、更にその内側に配線層を有する基板構造の場合には、その配線層上に設けられてもよい。また、設計の条件に合わせて、積層数を増加あるいは減少させた構造が可能である。コア層１００及び他の積層については、第１の実施の形態の場合と同様に多様な構成が可能であり、詳細な説明は省略する。
（第２の実施の形態の効果）
次に、図３を参照して、上記第２の実施の形態による、最外配線層の配線の高密度化と信頼性の向上の実現を説明する。最外層１０２においては、ソルダーレジスト開口部縁辺とパッドとの合わせ部を生じないので、当該合わせ部による配線設計への寸法制約を回避することができる。隣接する外部接続端子の中間に配線を配置する際に、配線幅が設計の許容最小値の近傍となるような狭隘部において、第１の実施の形態におけると同様に、バンプピッチをｘ[μｍ]、ソルダーレジスト開口径をｙ[μｍ]とおき、２本の配線を配置する場合を例にとると、配線幅Ｐ２[μｍ]は、２本の配線と３本の絶縁部の間隔の構成より、Ｐ２＝（ｘ−ｙ）/５で与えられる。製造の実例において、ｘ＝１８５μｍ、開口径ｙ＝９０μｍの場合、Ｐ２＝１９μｍとなる。図２Ｂを用いて示したように、接続用パッドが最外配線層上に設定されている従来の場合には、１５μｍとなるので、４μｍの余裕代のある配線を行うことができ、配線幅が不足することによる導通不良や、絶縁部の絶縁不良を抑制することができる。また半導体装置の高密度実装の要請により、配線の導通抵抗、絶縁層の絶縁抵抗の設計の許容値の近傍となるような幅を有する配線の配置の場合であっても、信頼性を低下させることなく、最外層における配線の高密度な配置を実現することができる。
（第２の実施の形態の変形例）
図７は、上記図３に対応する基板の最外配線層付近の断面図であって、外部接続端子が設けられる前の状態を表している。搭載されるべき半導体チップ又は半導体装置の接続端子側に、はんだバンプ等の外部接続端子が接続された状態により搭載される場合には、配線基板における表面から突出した外部接続端子の形成は不要であるので、図７に示す、外部接続端子が挿入されるべき空間３１が形成された形態の配線基板６０を使用することができる。
（第２の実施の形態の適用例１）
図８は、本発明の配線基板に、半導体チップがはんだバンプにより搭載された、半導体パッケージ構造の実施の形態を示している。半導体チップ２００、半導体チップ上の接続端子２０１、はんだバンプ等の外部接続端子２０２、充填樹脂２０３及び配線基板６１の構成である。なお、基板への搭載前に、半導体チップの配線基板への接続面側にはんだバンプ等の外部接続端子を接続することができる場合には、上記第２の実施の形態の変形例に記した図７の形態の配線基板を使用することができる。
（第２の実施の形態の適用例２）
図９は、本発明の配線基板に、半導体装置４１０がはんだバンプにより搭載された、半導体パッケージ構造の実施の形態を示している。半導体装置４１０は、半導体チップ３００、中間基板３０１、半導体チップ３００と中間基板３０１との接続バンプ３０２及び接続端子３０３により構成される。この半導体装置４１０がはんだバンプ等の外部接続端子３０４により配線基板４２０に搭載される。なお、配線基板４２０への搭載前に、半導体装置４１０の配線基板への接続面側に、はんだバンプ等の外部接続端子を接続することができる場合には、前記第２の実施の形態の変形例に記したように、図７の形態の配線基板６０を使用することができる。
（第３の実施の形態）
本発明の第３の実施の形態は、第１及び第２の実施の形態である配線基板についての製造方法である。図１Ｃに示すコア層の片側に各々３層ずつ積層された６層の配線基板に、最外配線層１５を貫通する外部接続端子を設ける製造方法である。
図１０Ａ〜図１０Ｇを参照して詳細を説明する。配線基板の積層の工程は、コアとなる銅張積層板の表面銅箔の配線形成（パターニング）により開始され、接続用パッドの表面処理により完成する。
図１０Ａは、コアの配線形成の状態を示す図である。コアとしての銅張積層板の表面銅箔に配線形成（パターニング）を施し、必用に応じてコア両面の配線層の導通のため、スルーホールのめっきを行う。配線層１１の形成の工程は、例えば、スルーホール穴明け、スルーホール内壁洗浄、スルーホール内めっき、無電解銅めっき、パターン用レジスト塗布、パターニング用レジストの露光・現像・キュア、電解銅めっき、パターニング用レジスト除去及びエッチングの一連の工程として良く知られた、配線基板の製造工程（サブトラクティブプロセス）等により実施することができる。
図１０Ｂ〜図１０Ｆは、コア層１００上の第２の配線層の形成工程の図である。
図１０Ｂに、第１の絶縁層１２にビアホール２３が形成された状態を示す。図１０Ａにおける配線形成がなされたコア層１００の上に第１の絶縁層１２を設けた後、コア層１００の配線層１１をその1層上側の層における配線層と電気的に接続をさせるため、ビアホール２３を、炭酸ガス等を利用するレーザ加工により形成する。なお、第１の絶縁層１２の材料には、エポキシ系又はポリイミド系等の樹脂を使用することができる。レーザ加工においては、加工されたレジスト樹脂の残渣（図示せず）が、加工された空間の側壁部や底部の表面に付着して、接続不良等の支障が生ずるおそれがあるので、強アルカリ溶液等を使用して除去する（デスミア）。次にコア層１００の１層上側の配線層を形成する。
図１０Ｃに、第１の絶縁層１２にビアホール２３が開口された状態の表面全体に、シード層としての無電解銅めっき２４が施された状態を示す。
図１０Ｄに、第２の配線層形成のためのパターン用レジスト層２２が形成されパターニングされた状態を示す。次に電解銅めっきを施す。
図１０Ｅに、コア層上の第２の配線層１３が形成された状態を示す。電解銅めっきにより、図１０Ｄに示したパターン用レジスト層２２のパターニング対応部分に配線層が形成され、その後、シード層としての無電解銅の部分及びパターンレジスト層を除去して、第２の配線層１３が形成される。
図１０Ｆに、最外配線層１５が形成された状態を示す。コア層上の第２の配線層１３の上側に更に配線層を形成するため、前記コア層上の第２の配線層１３の形成の場合と同様にして、第２の絶縁層１４を積層し、無電解銅めっきを施し、パターン用レジスト層（図示せず）を形成し、電解銅めっきを行うことにより、コア層上の第３の配線層１５を形成する。この配線層の形成工程において、「接続用パッドから配線基板の表面に向かって最外配線層を貫いて形成される、外部接続端子が装入されるべき空間」３０ａが設けられる。なお、本第３の実施の形態においては、コア層上の第３の配線層１５が最外配線層に相当する。
図１０Ｇに、基板表面におけるソルダーレジスト層が形成された状態を示す。最外配線層１５の表面に、ソルダーレジスト層７の塗布・露光・現像・キュアの処理を行い、ソルダーレジスト層の外形が形成される。同時に、最外層１０２を貫通する開口部３０ｂを形成する。このとき、最外配線層より内側の配線層（本実施の形態でコア層上の第２の配線層に相当する。）１３の上に設定されている接続用パッド３の開口部３０ａと、ソルダーレジスト層７における開口部３０ｂの位置合わせが必要である。
図１０Ｈに、接続用パッドに表面処理が施された状態を示す。最外配線層１５の上又は最外配線層１５より内側の配線層の上に設けられた接続用パッド２又は３の表面に、無電解めっきによりニッケルめっき２８及び金めっき２９を施す。
図１０Ｉに、配線基板に外部接続端子が形成された状態を示す。はんだ等の材料を用いて、最外層１０２を貫通する外部接続端子５及び最外配線層１５上の外部接続端子４を接続用パッド３及び２の上に形成して、本発明の実施の形態である配線基板の製造方法が完成する。
なお、当第３の実施の形態では、最外配線層に一番近い内側の、コア層上の第２の配線層上に設けられた接続用パッドに接続する外部接続端子の形成の例を示したが、必要に応じて、更に内側の配線層上に接続用パッドを形成して、その上に外部接続端子を形成してもよい。
また、当第３の実施の形態の後工程として、半導体チップ又は半導体装置を当該配線基板に搭載することができる。
（第３の実施の形態の効果）
以上、第３の実施の形態において示した配線基板の形成工程は、高密度配線による表面実装設計により得られた最小の外形寸法を有する電子部品を製造する方法として、また製造工程における歩留向上の点において、その機能及び信頼性の向上に効果を生ずる。
（第３の実施の形態の変形例１）
前記の図４に対応する製造方法についての実施の形態である。搭載されるべき半導体チップ又は半導体装置の接続端子側に、はんだバンプ等の外部接続端子が接続された状態である場合には、配線基板について、外部接続端子の接続工程を経ることなく、外部接続端子によって装入されるべき当該空間３０を有したまま製造すればよいので、工程の簡素化、信頼性の向上を実現することができる。また、後工程として、更に半導体チップまたは半導体装置を当該配線基板に搭載することができる。リフロー工程により、はんだバンプ等の外部接続端子を介して、半導体チップまたは半導体装置と配線基板が電気的及び機械的に接続された後、半導体チップまたは半導体装置と配線基板の間の空間が樹脂により充填されて、搭載が終了する。
（第３の実施の形態の変形例２）
前記の図７に対応する製造方法についての実施の形態である。搭載されるべき半導体チップ又は半導体装置の接続端子側に、はんだバンプ等の外部接続端子が接続された状態である場合には、配線基板について、外部接続端子の接続工程を経ることなく、外部接続端子によって装入されるべき当該空間３１を有したまま製造すればよいので、工程の簡素化、信頼性の向上を実現することができる。また、後工程として、更に半導体チップまたは半導体装置を当該配線基板に搭載することができる。リフロー工程により、はんだバンプ等の外部接続端子を介して、半導体チップまたは半導体装置と配線基板が電気的及び機械的に接続された後、半導体チップまたは半導体装置と配線基板の間の空間が樹脂により充填されて、搭載が終了する。
（第３の実施の形態の変形例３）
本発明の第３の実施の形態の変形例３は、配線基板の表面のソルダーレジスト層とその下層の絶縁層を同時に穿孔する製造方法についての実施形態である。
図４又は図７において、ソルダーレジスト層７と、その下層の絶縁層１４とを穿孔して、外部接続端子が装入されるべき空間３０又は３１を形成する。当空間の形成のための穿孔には、機械的方法または電磁気的方法を使用することが可能である。例えば、炭酸ガス、ＹＡＧまたはエキシマを利用したレーザを用いて、２層を同時に穿孔することが可能である。かかる穿孔方法によれば、ソルダーレジスト層７の形成の際のその下層の絶縁層１４との位置合わせ精度対応に起因するデザインルールの緩和による製品歩留の向上や、ソルダーレジスト層７の形成工程における歩留向上等の効果を上げることができる。
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
本発明の配線基板の量産工程における形態を例示する図である。 本発明の第１の実施の形態に係る配線基板１の表面を例示する図である。 本発明の第１の実施の形態に係る、接続用パッドの上に設けられた外部接続端子を例示する図である。 本発明の第１の実施の形態に係る、隣接している接続用パッド中心を含む切断線Ａ−Ａ（図１Ｂ（ａ））による配線基板１の断面を例示する図である。 図１ＣにおけるＢ部の詳細を例示する図である。 従来の配線基板１ｂの表面を例示する図である。 従来の配線基板１ｂの外部接続端子を例示する図である。 従来の配線基板１ｂの、隣接している接続用パッド中心を含む切断線Ｄ−Ｄ（図２Ａ（ａ））による断面を例示する図である。 本発明の第２実施の形態に係る配線基板の断面を例示する詳細図である。 本発明の第１の実施の形態の変形例に係る、配線基板５０の断面を例示する図である。 本発明の第１の実施の形態の適用例１に係る、配線基板５１に半導体チップ２００が搭載された半導体パッケージを例示する図である。 本発明の第１の実施の形態の適用例２に係る、配線基板３２０に半導体装置３１０が搭載された半導体パッケージを例示する図である。 本発明の第２の実施の形態の変形例に係る、配線基板６０の断面を例示する図である。 本発明の第２の実施の形態の適用例１に係る、配線基板６１に半導体チップ２００が搭載された半導体パッケージを例示する図である。 本発明の第２の実施の形態の適用例２に係る、配線基板４２０に半導体装置４１０が搭載された半導体パッケージを例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、コアの配線形成の状態を例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、第１の絶縁層１２にビアホールが形成された状態を例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、無電解銅めっき２４が施された状態を例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、パターン用レジスト層２２がパターニングされた状態を例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、第２の配線層１３が形成された状態を例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、最外配線層１５が形成された状態を例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、基板表面におけるソルダーレジスト層７が形成された状態を例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、接続用パッドの表面処理が施された状態を例示する図である。 本発明の第３の実施の形態に係る配線基板の製造方法における、配線基板に外部接続端子が形成された状態を例示する図である。
符号の説明
１，５０，５１，６０，６１，３２０，４２０ 配線基板
１ｂ 従来の配線基板
２，３ 接続用パッド
４，５ 外部接続端子
６ 配線
７ ソルダーレジスト層
８ 基板表面
１１ コア層上の配線層
１２ 第１の絶縁層
１３ コア層上の第２の配線層
１４ 第２の絶縁層
１５ コア層上の第３の配線層
２２ パターン用レジスト
２３ ビアホール
２４ 無電解銅めっき
２８ ニッケルめっき
２９ 金めっき
１００ コア層
１０１ コア層上の第２の層
１０２ コア層上の第３の層
１５０ 半導体チップ又は半導体装置
２００，３００ 半導体チップ
２０１ 半導体チップ上の接続端子
２０２，３０４ はんだバンプ等の外部接続端子
２０３ 充填樹脂
３０３ 半導体装置上の接続端子
３１０，４１０ 半導体装置
３０１ 中間基板
３０２ 接続バンプ

Claims (8)

  1. 複数の配線層及び絶縁層が交互に積層され、前記配線層が前記絶縁層に形成されたビアホールを介して電気的に接続されている配線基板であって、最外配線層より内側の配線層上に設けた接続用パッドと、
    該接続用パッド上に設けられ当該配線基板表面から突出した外部接続端子とを有し、該外部接続端子が前記最外配線層を貫通して設けられていることを特徴とする配線基板。
  2. 複数の配線層及び絶縁層が交互に積層され、前記配線層が前記絶縁層に形成されたビアホールを介して電気的に接続されている配線基板であって、
    当該配線基板に搭載される半導体チップもしくは半導体装置を接続するための外部接続端子が挿入されるべき空間が、最外配線層より内側にある配線層上に設けた接続用パッドから、当該配線基板の表面に向かって最外配線層を貫いて形成されていることを特徴とする配線基板。
  3. 半導体チップ又は半導体装置が、前記外部接続端子により請求項１記載の配線基板に搭載された半導体パッケージ。
  4. 半導体チップ又は半導体装置が前記外部接続端子を有し、当該外部接続端子が前記接続用パッドに接続された、請求項２記載の配線基板に搭載された半導体パッケージ。
  5. 複数の配線層及び絶縁層が交互に積層され、前記配線層が前記絶縁層に形成されたビアホールを介して電気的に接続されている配線基板の製造方法であって、
    前記配線基板に搭載される半導体チップもしくは半導体装置を接続するための外部接続端子が、最外配線層より内側にある配線層上の接続用パッドに接続され、最外配線層を貫くように形成される、はんだ外部接続端子形成工程を有することを特徴とする製造方法。
  6. 複数の配線層及び絶縁層が交互に積層され、前記配線層が前記絶縁層に形成されたビアホールを介して電気的に接続されている配線基板の製造方法であって、
    前記配線基板に搭載される半導体チップ又は半導体装置を接続するための外部接続端子が挿入されるべき空間を、最外配線層より内側にある配線層上に設けた接続用パッドから、当該配線基板の表面に向かって、表面のソルダーレジスト層と該ソルダーレジスト層の下層の絶縁層とで構成される最外配線層を貫いて形成する工程を有することを特徴とする配線基板の製造方法。
  7. 前記ソルダーレジスト層と、前記ソルダーレジスト層の下層の絶縁層とを同時に穿孔して、前記空間を形成することを特徴とする、請求項６記載の配線基板の製造方法。
  8. 前記ソルダーレジスト層と、前記ソルダーレジスト層の下層の絶縁層とをレーザを用いて同時に穿孔して、前記空間を形成することを特徴とする、請求項６記載の配線基板の製造方法。
JP2008128196A 2008-05-15 2008-05-15 配線基板及びその製造方法並びに半導体パッケージ Pending JP2009277916A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008128196A JP2009277916A (ja) 2008-05-15 2008-05-15 配線基板及びその製造方法並びに半導体パッケージ
TW098115511A TWI446847B (zh) 2008-05-15 2009-05-11 佈線板，其製造方法及半導體封裝
KR1020090040878A KR101550467B1 (ko) 2008-05-15 2009-05-11 배선기판, 배선기판의 제조방법, 및 반도체 패키지
US12/464,307 US8119927B2 (en) 2008-05-15 2009-05-12 Wiring board, method for manufacturing the same, and semiconductor package
CNA2009101404478A CN101582406A (zh) 2008-05-15 2009-05-15 配线基板、配线基板的制造方法以及半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008128196A JP2009277916A (ja) 2008-05-15 2008-05-15 配線基板及びその製造方法並びに半導体パッケージ

Publications (2)

Publication Number Publication Date
JP2009277916A true JP2009277916A (ja) 2009-11-26
JP2009277916A5 JP2009277916A5 (ja) 2011-04-14

Family

ID=41315960

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008128196A Pending JP2009277916A (ja) 2008-05-15 2008-05-15 配線基板及びその製造方法並びに半導体パッケージ

Country Status (5)

Country Link
US (1) US8119927B2 (ja)
JP (1) JP2009277916A (ja)
KR (1) KR101550467B1 (ja)
CN (1) CN101582406A (ja)
TW (1) TWI446847B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9622347B2 (en) 2014-02-05 2017-04-11 Shinko Electric Industries Co., Ltd. Wiring substrate, semiconductor device, method of manufacturing wiring substrate, and method of manufacturing semiconductor device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP5623308B2 (ja) * 2010-02-26 2014-11-12 日本特殊陶業株式会社 多層配線基板及びその製造方法
TWI419277B (zh) * 2010-08-05 2013-12-11 Advanced Semiconductor Eng 線路基板及其製作方法與封裝結構及其製作方法
US20120032337A1 (en) * 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
US20120152606A1 (en) * 2010-12-16 2012-06-21 Ibiden Co., Ltd. Printed wiring board
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
JP2013135080A (ja) * 2011-12-26 2013-07-08 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
JP2015032649A (ja) * 2013-08-01 2015-02-16 イビデン株式会社 配線板の製造方法および配線板
KR20160010960A (ko) * 2014-07-21 2016-01-29 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN106817836A (zh) * 2015-12-02 2017-06-09 富葵精密组件(深圳)有限公司 电路板及其制作方法
US20180350630A1 (en) * 2017-06-01 2018-12-06 Qualcomm Incorporated Symmetric embedded trace substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286392A (ja) * 1991-03-15 1992-10-12 Fujitsu Ltd 印刷回路基板
JP2000244125A (ja) * 1999-02-22 2000-09-08 Ibiden Co Ltd 多層ビルドアップ配線板及びその製造方法
JP2002289911A (ja) * 2000-12-06 2002-10-04 Ibiden Co Ltd 光通信用デバイス
JP2003007894A (ja) * 2001-06-12 2003-01-10 Internatl Business Mach Corp <Ibm> ボール・グリッド・アレイ・モジュール及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126945A (ja) * 1997-07-07 1999-01-29 Toagosei Co Ltd 多層プリント配線板の製造方法
KR100855530B1 (ko) * 1998-09-03 2008-09-01 이비덴 가부시키가이샤 다층프린트배선판 및 그 제조방법
JP3232562B2 (ja) 1999-10-22 2001-11-26 日本電気株式会社 電磁干渉抑制部品および電磁干渉抑制回路
JP2003152311A (ja) 2001-11-15 2003-05-23 Ngk Spark Plug Co Ltd 配線基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286392A (ja) * 1991-03-15 1992-10-12 Fujitsu Ltd 印刷回路基板
JP2000244125A (ja) * 1999-02-22 2000-09-08 Ibiden Co Ltd 多層ビルドアップ配線板及びその製造方法
JP2002289911A (ja) * 2000-12-06 2002-10-04 Ibiden Co Ltd 光通信用デバイス
JP2003007894A (ja) * 2001-06-12 2003-01-10 Internatl Business Mach Corp <Ibm> ボール・グリッド・アレイ・モジュール及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9622347B2 (en) 2014-02-05 2017-04-11 Shinko Electric Industries Co., Ltd. Wiring substrate, semiconductor device, method of manufacturing wiring substrate, and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
CN101582406A (zh) 2009-11-18
TW201002171A (en) 2010-01-01
US8119927B2 (en) 2012-02-21
KR101550467B1 (ko) 2015-09-04
TWI446847B (zh) 2014-07-21
US20090284943A1 (en) 2009-11-19
KR20090119704A (ko) 2009-11-19

Similar Documents

Publication Publication Date Title
JP2009277916A (ja) 配線基板及びその製造方法並びに半導体パッケージ
JP5826532B2 (ja) 半導体装置及びその製造方法
JP5355380B2 (ja) 多層配線基板
KR101281410B1 (ko) 다층 배선기판
JP2011023751A (ja) 電子部品内蔵型多層印刷配線基板及びその製造方法
JP2008300507A (ja) 配線基板とその製造方法
TWI479972B (zh) Multi - layer flexible printed wiring board and manufacturing method thereof
JP2013520007A (ja) 印刷回路基板及びその製造方法
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP3577421B2 (ja) 半導体装置用パッケージ
JP2017084997A (ja) プリント配線板及びその製造方法
JP2017152536A (ja) プリント配線板及びその製造方法
JP2018032657A (ja) プリント配線板およびプリント配線板の製造方法
JP5555368B1 (ja) 配線基板の製造方法
JP2005236067A (ja) 配線基板と配線基板の製造方法、および半導パッケージ
KR101089986B1 (ko) 캐리어기판, 그의 제조방법, 이를 이용한 인쇄회로기판 및 그의 제조방법
JP4717316B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP4934444B2 (ja) 半導体装置とその製造方法
JP5189672B2 (ja) 部品内蔵基板およびその製造方法
JP2018032661A (ja) プリント配線板およびその製造方法
JP4319917B2 (ja) 部品内蔵配線板の製造方法
JP4279090B2 (ja) 部品内蔵配線板の製造方法、部品内蔵配線板
JP2005236220A (ja) 配線基板と配線基板の製造方法、および半導パッケージ
JP2004111578A (ja) ヒートスプレッダー付きビルドアップ型の配線基板の製造方法とヒートスプレッダー付きビルドアップ型の配線基板
JP4279089B2 (ja) 部品内蔵配線板の製造方法、部品内蔵配線板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110228

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121212

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130910