KR101550467B1 - 배선기판, 배선기판의 제조방법, 및 반도체 패키지 - Google Patents

배선기판, 배선기판의 제조방법, 및 반도체 패키지 Download PDF

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Abstract

배선기판에서, 복수의 배선층과 복수의 절연층이 교호 적층된다. 상기 배선층은 상기 절연층에 형성되는 비아홀을 통하여 서로 전기적으로 접속된다. 상기 배선기판은, 최외 배선층보다 내측의 하나의 배선층에 마련되는 접속패드; 및 상기 접속패드 상에 마련되고, 당해 배선기판의 표면으로부터 돌출되는 외부접속단자가 포함된다. 상기 외부접속단자는 상기 최외 배선층을 관통한다.
Figure R1020090040878
배선기판

Description

배선기판, 배선기판의 제조방법, 및 반도체 패키지{WIRING BOARD, METHOD OF MANUFACTURING THE SAME, AND SEMICONDUCTOR PACKAGE}
본 개시내용은, 복수의 배선층 및 절연층이 교호 적층되고, 배선층이, 절연층에 형성된 비아홀을 통하여(개재하여) 서로 전기적으로 접속되어 있는 배선기판, 그 배선기판의 제조방법, 및 반도체 패키지에 관한 것이다.
정보통신기기의 고성능화, 고기능화 요구에 동반하여, 그 기능을 실현하는 기기의 중추적인 전자부품으로서 반도체 패키지는 고밀도로 실장된다. 고밀도 실장에 따라서, 반도체 패키지나 반도체 장치를 탑재하기 위한 배선기판의 실장밀도는 증가하고 있다. 실장 밀도를 목적으로 하는 기판으로는, 통상, 복수의 배선층 및 절연층이 교호 적층되고, 배선층들이 서로, 절연층에 형성된 비아홀을 통하여 전기적으로 접속되어 있는 다층 배선기판이 이용되고 있다. 당해 기판에 탑재해야 하는 반도체 칩의 고집적화와, 기판에 접속되는 반도체 장치의 단자의 협 피치화에 대응하여, 배선기판의 접속단자도 미세화되어야만 한다. 특히, 기판의 최외층의 배선에 있어서는, 그 배선밀도를 최대한으로 하는 것이 요구되고 있다. 구체적으로는, 최외층의 배선 디자인 룰에 대해서는, 예를 들어, 외부접속단자의 접속패드와 표면 솔더 레지스트 개구부와의 위치정도(精度)가 향상된다. 예를 들어, 일본공개특허공보 2003-152311(이하, 특허문헌 1)에는, 포토 리소그라피 및 레이저를 사용하여 개구를 정확하게 형성하는 종래 배선기판의 제조방법이 개시되어 있다. 일본공개특허공보 2000-244125(이하, 특허문헌 2)에는, 솔더 레지스트 층의 재료로서 감광성 수지를 사용하지 않고 레이저를 이용하여 개구를 형성하는 종래 배선기판의 제조방법이 개시되어 있다.
종래 배선기판의 최외층 배선설계에서, 원형 등을 형상을 이루는 각 접속패드의 가장자리는 솔더 레지스트 층으로 덮여진다. 그러므로 접속패드와 대응되는 솔더 레지스트 층의 개구부는 정확하게 형성되어야만 하고, 그 형성의 정확도는 기판표면의 배선밀도의 디자인 룰에 영향을 미친다. 개구부 형성의 정도(精度)를 향상시키기 위하여, 특허문헌 1과 특허문헌 2에 개시되는 바와 같이, 레이저 기술이 사용된다. 그러나 그 종래 기술에서는, 배선밀도는 더 이상 향상될 수 없다.
본 발명의 다양한 측면들은, 배선기판의 가장 바깥쪽(최외) 배선층의 배선이 고밀도로 형성될 수 있는 배선기판, 배선기판의 제조방법, 및 반도체 패키지를 제공한다.
상기 목적을 달성하기 위한 본 발명의 배선기판은, 복수의 배선층과 복수의 절연층이 교호 적층되고, 상기 배선층은 상기 절연층에 형성되는 비아홀을 통하여 서로 전기적으로 접속되는 배선기판이고,
상기 배선기판은, 배선기판의 최외 배선층보다 내측의 적어도 하나의 배선층에 마련되는 접속패드; 및 상기 접속패드 상에 마련되고, 당해 배선기판의 표면으로부터 돌출되는 외부접속단자가 포함되고, 상기 외부접속단자는 상기 최외 배선층을 관통한다.
상기 목적을 달성하기 위한 본 발명의 배선기판은, 복수의 배선층과 복수의 절연층이 교호 적층되고, 상기 배선층은 상기 절연층에 형성되는 비아홀을 통하여 서로 전기적으로 접속되는 배선기판이고,
상기 배선기판에 탑재되는 반도체 칩 또는 반도체 장치를 접속하기 위한 외부접속단자가 안으로 삽입하기 위한 공간이, 최외 배선층보다 내측의 적어도 하나의 배선층에 마련되는 접속패드로부터 상기 배선기판의 표면을 향하는 방향으로, 최외 배선층을 관통하여 형성된다.
상기 목적을 달성하기 위한 본 발명의 배선기판의 제조방법은, 복수의 배선층 및 절연층이 교호 적층되고, 상기 배선층은 상기 절연층에 형성된 비아홀을 통하여 서로 전기적으로 접속되어 있는 배선기판의 제조방법이고,
상기 배선기판의 제조방법은, 상기 배선기판에 탑재되는 반도체 칩 또는 반도체 장치를 연결하는 외부접속단자를 형성하는 땝납 외부접속단자 형성단계를 가지고, 최외 배선층보다 내측에 있는 적어도 하나의 상기 배선층에 마련되는 접속패드에 상기 외부접속단자를 접속하고, 최외 배선층을 통하여 상기 외부접속단자를 통과시킨다.
상기 목적을 달성하기 위한 본 발명의 배선기판의 제조방법은, 복수의 배선층 및 절연층이 교호 적층되고, 상기 배선층이 상기 절연층에 형성된 비아홀을 통하여 서로 전기적으로 접속되어 있는 배선기판의 제조방법이고,
상기 배선기판에 탑재되는 반도체 칩 또는 반도체 장치를 접속하기 위한 외부접속단자가 안으로 삽입하기 위한 공간이 형성되는 단계를 가지고, 상기 외부접속단자는, 최외 배선층보다 내측의 적어도 하나의 배선층에 마련되는 접속패드로부터 상기 배선기판의 표면을 향하는 방향으로, 최외 배선층을 관통하여 상기 공간을 통과하고, 상기 최외 배선층은 표면의 솔더 레지스터층과 상기 솔더 레지스터 하측의 절연층으로 구성된다.
본 발명에 따르면, 배선기판의 최외 배선층의 배선이 고밀도로 되는 배선기판 및 제조방법, 및 반도체 패키지를 제공하는 것이 가능하다.
이하, 도 1a 내지 조 10i를 참조하여, 본 발명을 실시하기 위한 예시적인 실시형태를 설명한다.
(제 1 실시형태)
본 발명의 제 1 실시형태에서, 최외 배선층을 관통하는 외부접속단자가 설명된다.
도 1a는, 양산공정에서, 제 1 실시형태의 배선기판쉬트(10)의 형태를 나타내고 있다. 당해 배선기판쉬트(10)는, 적층 공정의 종료 후에 파선을 따라 절단 분리되어 각각의 배선기판(1)으로 되고, 최종제품으로서 사용되고, 전자기기에 조립된다.
도 1b는, 배선기판(1)의 표면을 나타내고 있다. 배선기판(1)의 표면은, 접속패드(2), 내측의 배선층 상에 마련된 접속패드(3), 배선(6), 및 솔더 레지스트 층(7)으로 형성되어 있다.
도 1c는, 접속패드(2)(3) 상에 각각 마련되고, 배선기판(1)의 표면으로부터 돌출한 외부접속단자(4)(5)를 나타내고 있다. 유사하게, 다른 접속패드에도 다른 외부접속단자가 접속된다. 외부접속단자로는 땜납 범프가 사용된다.
도 1d는, 도 1b의 절단선 A-A에 따른 배선기판(1)의 단면도이다. 절단선 A-A는 서로 인접하는 접속패드(2)(3)의 중심을 포함한다. 본 제 1 실시형태는, 코어층의 일측에 각각 3층씩 적층된 6층으로 구성되는 배선기판(1)이다. 배선기판(1)은, 코어층(100), 코어층(100) 상의 배선층(11), 제 1 절연층(12), 코어층(100) 상의 제 2 배선층(13), 제 2 절연층(14), 코어층(100) 상의 제 3 절연층(최외 배선층)(15), 솔더 레지스트 층(7), 및 외부접속단자(4)(5)로 이루어진다. 탑재되어야 하는 반도체 칩 및 반도체 장치(150)의 외형을 2점쇄선으로 나타낸다. 적층구조에서, 제 1 절연층(12) 및 제 2 배선층(13)을 한 조의 층으로서, [코어층 상의 제 2 층(101)]로 언급한다. 제 2 절연층(14), 제 3 배선층(15), 및 솔더 레지스트 층(7)을 한 조의 층으로서, [코어층 상의 제 3 층(102)]으로 한다. 제 1 실시형태에 있어서, 코어층(100) 상의 제 3 층(102)은, 배선기판(1)의 최외층(가장 바깥쪽 층)이 되기 때문에, 이하 제 3 층(102)은 [최외층(102)]으로 부르도록 한다. 마찬가지로, 코어층(100) 상의 제 3 배선층(15)도 최외 배선층이 되기 때문에, 이하 제 3 배선층(15)은 [최외 배선층(15)]으로 부르도록 한다.
도 1e는, 도 1d에서 B부의 상세도로서, 최외층(102) 부근의 접속패드, 배선, 절연층, 및 외부접속단자의 구조를 나타낸다. 배선(6)을 가로질러 서로 인접하는 상기 외부접속단자(4)(5)는 최외층(102)에 마련된다. 상기 외부접속단자(4)는 접속패드(2)에 마련되고, 표층에 솔더 레지스트 층(7)을 가지는 최외층(102)의 표면(8)으로부터 돌출하고 있다. 상기 외부접속단자(5)는, 최외 배선층(15)의 내측에 있는 배선층(본 제 1 실시형태에서는 코어층 상 제 2 배선층)(13)의 접속패드(3)에 마련되고, 최외층(102)을 관통하여 기판표면(8)으로부터 돌출되어 있다. 반도체 칩 또는 반도체 장치(150)의 배선기판(1)과의 접속상태가 기판표면(8)과 실질적으로 평행이 되도록, 외부접속단자 4의 꼭대기부(9)의 기판표면(8)으로부터의 높이 10a는, 외부접속단자 5의 꼭대기부(9)의 기판표면(8)으로부터 높이 10a와 동일한 레벨이 다.
접속패드(3)는, 최외 배선층(15) 보다 내측의 코어층 상의 제 2 배선층(13)에 마련된다. 다른 방법으로, 보다 더 내측의 코어층 상의 배선층(11)에 마련되어도 좋다. 더욱이 그 내측에 배선층을 가지는 구조의 배선기판의 경우에는, 그 배선층 상에 마련되어도 좋다. 설계의 조건에 맞추어서, 적층수는 증가 혹은 감소시킬 수 있다. 코어층(100)에 대한 이면(裏面) 측의 적층구조는, 상술한 3층의 적층과 마찬가지 구조로 하는 것이 가능하므로 상세한 설명은 생략한다. 다른 방법으로, 본 발명의 배선층은 코어층을 가지지 않는 복수의 배선이 적층된 구조로도 할 수도 있다.
(제 1 실시형태의 효과)
최외 배선층(15)에서 배선의 고밀도화와 신뢰성 향상에 대한 제 1 실시형태의 효과에 대하여 설명한다. 비교를 위하여, 종래의 배선기판에서 배선구조를 도 2a ~ 도 2c에 나타낸다.
도 2a는, 도 1b와 동양으로서, 종래 배선기판(1b)의 표면을 나타내고 있다. 배선기판(1b)의 표면은, 접속패드(2), 배선(6), 솔더 레지스트 층(7)으로 형성되어 있다. 도 2b는, 접속패드(2) 상에 마련되고 배선기판(1b)의 표면으로부터 돌출되는 외부접속단자(4)를 나타내고 있다. 유사하게, 다른 접속패드(2) 상에도 동양으로 다른 외부접속단자(4)가 접속된다.
도 2b는, 도 2a에서 절단선 D-D에 따라서 취한 종래 배선기판(1b) 단면의 상세도이고, 상기 도 1e에 대응한다. 특히, 최외 배선층(15)에서 배선(6)에 대하여, 도 2c는 접속패드(2), 범프 피치 x[㎛], 및 솔더 레지스트와 패드 겹침부의 길이 z[㎛]와의 상호관계를 나타내고 있다. 배선은, 종래 최외 배선층의 배선설계 시에, 배선폭이 설계 허용 최소치에 가까운 좁은 부분에서, 인접하는 배선 패드 사이의 중간 위치에 마련된다. 범프 피치를 x[㎛], 솔더 레지스트 개구경을 y[㎛], 솔더 레지스트와 패드 겹침부의 길이를 z[㎛]로 둔다. 통상, 배선 폭 P0[㎛]은 배선 간의 절연부의 폭 Q0[㎛]과 같은 값으로 설정된다. 그러므로 2 본의 배선이 중간 위치에 배치하는 경우를 예로 들면, 도 2b에 보이듯이, 배선폭 P0는, 2 본의 배선과 3 본의 절연부의 간극의 구성으로부터, P0={x-(y+2×z)}/5로 주어진다. 여기서, x=185㎛, y=90㎛, 및 z=10㎛의 경우에, P0=15㎛로 된다.
본 발명의 제 1 실시형태에서, 상기 종래 배선설계와 동양의 도 1e의 좁은 부분에 2 본의 배선을 배치하는 경우를 예로 들어 설명한다. 배선폭 P1은, 2 본의 배선과 3 본의 절연부 간극의 구성에 의해, P1={x-(y+z)}/5로 주어진다. 제조의 실 예에 있어서, 범프 피치 x=185㎛, 솔더 레지스트 개구경 y=90㎛, 솔더 레지스트와 패드 겹침부의 길이 z=10㎛의 경우, P1=17㎛로 된다. 종래 배선배치의 결과인 P0=15㎛와 비교하면, 제 1 실시형태의 배선은 2㎛의 여유를 가질 수 있다. 그러므로 배선폭 부족에 기인하는 통전불량이나, 절연부 폭이 좁은 것에 기인하는 절연불량을 억제하는 것이 가능하다. 반도체 장치의 고밀도 실장의 요청에 의해서, 배선의 도통저항, 절연층의 절연저항이 각각 설계 허용치에 가깝게 좁은 폭을 가지게 설정된다. 제 1 실시형태에서는, 신뢰성을 저하시키는 일이 없이, 최외층에서 배선의 고밀도 배치를 실현하는 것이 가능하다.
(제 1 실시형태의 변형예)
도 4는, 상기 도 1e에 대응하는 기판의 최외층 부근의 단면도로서, 외부접속단자가 마련되기 전의 상태를 표시하고 있다. 반도체 칩 또는 반도체 장치의 접속단자 측에, 땜납범프 등의 외부접속단자가 접속되는 경우에는, 배선기판의 표면으로부터 돌출되는 외부접속단자를 형성할 필요가 없다. 그러므로 도 4에 나타내는 바와 같이, 외부접속단자가 삽입되어야 하는 공간(30)이 형성된 형태의 배선기판(50)을 사용하는 것이 가능하다.
(제 1 실시형태의 적용예 1)
도 5는, 본 발명의 배선기판에, 반도체 칩(200)이 땜납범프에 의해 탑재된, 반도체 패키지 구조의 예시적인 실시형태를 나타내고 있다. 반도체 패키지 구조는, 반도체 칩(200), 반도체 칩(200)의 접속단자(201), 땜납범프 등의 외부접속단자(202), 충전수지(203), 및 배선기판(51)을 포함한다. 반도체 칩(200)이 배선기판에 탑재되기 전에, 반도체 칩의 배선기판 접속면 측에 땜납범프 등의 외부접속단자를 접속하는 것이 가능한 경우에는, 도 4의 배선기판(50)을 사용할 수 있다.
(제 1 실시형태의 적용예 2)
도 6은 본 발명의 배선기판에, 반도체 장치(310)가 땜납범퍼에 의해 탑재된, 반도체 패키지 구조의 또 다른 예시적인 실시형태를 나타내고 있다. 반도체 장치(310)는, 반도체 칩(300), 중간기판(301), 및 반도체 칩(300)과 중간기판(301)을 연결하기 위한 접속범프(302) 및 접속단자(303)를 포함한다. 이 반도체 장치(310)가 땜납범프 등의 외부접속단자(304)에 의해 배선기판(320)에 탑재된다. 반도체 장 치(310)가 배선기판(320)에 탑재되기 전에, 반도체 장치(310)의 배선기판 접속면 측에 땜납범프 등의 외부접속단자를 접속하는 것이 가능한 경우에는, 도 4의 배선기판(50)을 사용하는 것이 가능하다.
(제 2 실시형태)
상기 제 1 실시형태에 있어서는, 인접하는 외부접속단자의 일측만이, 최외 배선층보다 내측에 있는 배선층의 접속패드에 마련되어 있다. 이와 대조적으로, 제 2 실시형태에 있어서는, 인접하는 외부접속단자가 함께 최외 배선층보다 내측에 있는 배선층 상의 접속패드 상에 마련되어 있는 구조이다.
도 3은, 제 2 실시형태의 단면을 상세하게 나타내는 도면으로, 상기 제 1 실시형태에서 도 1e의 단면의 상세한 도면과 대응된다. 외부접속단자(5)는, 도 1e의 외부접속단자(5)와 동양으로, 최외 배선층(15)보다 내측에 있는 제 2 배선층(13) 상의 접속패드(3) 상에 마련되고, 최외층(102)을 관통하여 기판표면(8)으로부터 돌출되어 있다. 외부접속단자(5)의 꼭대기부(9)의 기판표면(8)으로부터의 높이(10b)조정은 제 1 실시형태와 동양이다. 접속패드(3)는, 제 2 배선층(13)에 마련되어 있고, 다른 방법으로 더 내측에 있는 코어층 상의 배선층(11)에 마련될 수도 있다. 배선층이 내측에 더 마련되는 경우에는, 더 내측의 배선층 상에 마련될 수도 있다. 설계 조건에 맞추어, 적층수는 증가 혹은 감소할 수 있다. 코어층(100) 및 다른 적층에 대해서는, 제 1 실시형태와 동양으로 다양하게 구성될 수 있으므로 그들의 상세한 설명은 생략한다.
(제 2 실시형태의 효과)
다음으로, 도 3을 참조하여, 상기 제 2 실시형태에 의해서 최외 배선층의 배선 고밀도화와 신뢰성 향상의 실현을 설명한다. 최외층(102)에서, 솔더 레지스트의 개구부 주변과 패드와는 겹침부가 생기지 않는다. 그러므로 상기 겹침부에 기인하는 배선설계의 치수 제한을 피하는 것이 가능하다. 제 1 실시형태와 동양으로, 배선폭이 설계 허용 최소치에 가까운 좁은 부분에, 인접하는 외부접속단자 사이의 중간 위치에 마련된다. 범프피치를 x[㎛], 솔더 레지스트 개구경을 y[㎛]로 지시하고, 2 본의 배선이 배치된다. 배선폭 P2[㎛]는, 2 본의 배선과 3 본의 절연부의 간극 구성에 의해, P2=(x-y)/5로 주어진다. 실 예로서의 제조에 있어서, 범프피치 x=185㎛, 개구경 y=90㎛의 경우, P2=19㎛로 된다. 도 2c에 나타낸 바와 같이, 접속패드가 최외 배선층 상에 설정되는 종래의 경우에는, 15㎛로 된다. 그러므로 제 2 실시형태의 배선은 4㎛의 여유를 가질 수 있다. 나아가서, 배선폭 부족에 기인하는 도통불량, 절연부의 절연불량을 억제할 수 있다. 또한, 반도체 장치의 고밀도 실장의 요청에 따라서, 배선의 도통저항과 절연층의 절연저항이 각각의 설계 허용치 가까이 되는 좁은 폭을 가지는 배선 배치의 경우라도, 신뢰성을 저하시키는 일이 없이, 최외층에서 배선의 고밀도 배치를 실현할 수 있다.
(제 2 실시형태의 변형예)
도 7은, 도 3에 대응하는 기판의 최외층 부근의 단면도로서, 외부접속단자가 마련되기 전의 상태를 나타내고 있다. 탑재되어야 하는 반도체 칩 또는 반도체 장치의 접속단자 측에, 땜납범프 등의 외부접속단자가 접속된 상태에 의해 탑재되는 경우에는, 배선기판에서 표면으로부터 돌출되는 외부접속단자를 형성하는 것은 불 필요하다. 그러므로 도 7에 나타내는 바와 같이, 외부접속단자가 삽입되는 공간(31)이 형성된 형태의 배선기판(60)을 사용할 수 있다.
(제 2 실시형태의 적용예 1)
도 8은, 제 2 실시형태의 반도체 패키지 구조의 실시형태를 나타내고 있다. 도 8에 나타내는 바와 같이, 반도체 칩이 땜납범프에 의해 본 발명의 배선기판에 탑재되어 있다. 반도체 패키지 구조는, 반도체 칩(200), 반도체 칩(200) 상의 접속단자(201), 땜납범프 등의 외부접속단자(202), 충전수지(203) 및 배선기판(61)을 포함한다. 반도체 칩(200)이 기판에 탑재되기 전에, 반도체 칩의 배선기판 접속면 측에 땜납범프 등의 외부접속단자를 접속하는 것이 가능한 경우에는, 도 7의 배선기판이 사용될 수 있다.
(제 2 실시형태의 적용예 2)
도 9는, 본 발명의 배선기판에, 반도체 장치(410)가 땜납범프에 의해 탑재된, 반도체 패키지 구조의 실시형태를 나타내고 있다. 반도체 장치(410)는, 반도체 칩(300), 중간기판(301), 반도체 칩(300)과 중간기판(301)과의 접속범프(302) 및 접속단자(303)가 포함된다. 이 반도체 장치(410)는 땜납범프 등의 외부접속단자(304)에 의해 배선기판(420)에 탑재된다. 반도체 장치(410)가 배선기판(420)에 탑재되기 전에, 반도체 장치(410)의 배선기판 접속면 측에 땜납범프 등의 외부접속단자를 접속하는 것이 가능한 경우에는, 도 7의 배선기판(60)이 사용될 수 있다.
(제 3 실시형태)
본 발명의 제 3 실시형태는, 제 1 및 제 2 실시형태인 배선기판의 제조방법 이다. 제조방법에 따르면, 도 1d에 나타내는 코어층의 일측에 각각 3층씩 적층된 6층의 배선기판에, 최외 배선층(15)을 관통하는 외부접속단자가 마련하는 제조방법이다.
도 10a ~ 도 10g를 참조하여 상세하게 설명한다. 배선기판의 적층 공정은, 코어로 작용하는 동장적층판의 표면 동박에 배선형성(패터닝)에 의해 개시되고, 접속패드의 표면처리에 의해 완성된다.
도 10a는, 코어층의 배선형성 상태를 나타내는 도면이다. 코어로 작용하는 동장적층판의 표면동박에 배선형성(패터닝) 공정이 먼저 실시된다. 그리고 필요에 따라 코어 양면의 배선층의 관통을 위하여, 쓰루홀의 도금을 행한다. 예를 들어, 배선층(11)의 형성공정은, 잘 알려진 배선기판의 제조공정(서브트랙티브 프로세스) 등에 의해 실시할 수 있다. 상기 배선기판 제조공정은, 쓰루홀 공 파기, 쓰루홀 내벽 세정, 쓰루홀 내 도금, 무전해 동 도금, 패턴용 레지스트 도포, 패턴용 레지스트의 노광ㆍ현상ㆍ큐어, 전해 동 도금, 패턴용 레지스트 제거, 및 에칭을 포함하는 일련의 공정이다.
도 10b ~ 도 10g는, 코어층(100) 상의 제 2 배선층 형성공정의 도면이다.
도 10b는, 제 1 절연층(12)에 비아홀(23)이 형성된 상태를 나타낸다. 도 10a의 배선이 형성된 코어층(100) 상에 제 1 절연층(12)이 마련된다. 그 후에, 코어층(100)의 배선층(11)을 그 한 층 상측의 층에서 배선층과 전기적으로 접속을 시키기 위하여, 비아홀(23)이 탄산가스 등을 이용하는 레이저가공에 의해 형성한다. 제 1 절연층(12)의 재료로는, 에폭시계 또는 폴리이미드계 등의 수지를 사용될 수 있 다. 레이저가공에 있어서는, 가공된 레지스트 수지의 침전물(미도시)이, 가공된 공간의 측벽부나 바닥부의 표면에 부착하여, 접속불량 등의 지장이 발생할 우려가 있기 때문에, 침전물은 강 알칼리 용액 등을 사용하여 제거한다(디스미어). 다음으로, 코어층(100)의 한 층 상측의 배선층을 형성한다.
도 10c에, 제 1 절연층(12)에 비아홀(23)이 개구된 상태의 표면 전체에, 시드층으로 작용하는 무전해 동 도금(24)이 실시된 상태를 나타낸다.
도 10d에, 제 2 배선층 형성을 위한 패턴 레지스트 층(22)이 형성되고 패터닝된 상태를 나타낸다. 다음으로, 전해 동 도금을 실시한다.
도 10e에, 코어층 상의 제 2 배선층(13)이 형성된 상태를 나타낸다. 전해 동 도금에 의해, 도 10d에 나타낸 패턴 레지스트 층(22)의 패터닝과 대응하는 부분에 배선층이 형성된다. 그 후, 시드층으로 작용하는 무전해 동 부분 및 패턴 레지스트 층이 제거되어, 제 2 배선층(13)이 형성된다.
도 10f에, 최외 배선층(15)이 형성된 상태를 나타낸다. 코어층 상의 제 2 배선층(13)의 상측에 배선층을 더 형성하기 위하여, 상기 코어층 상의 제 2 배선층(13)을 형성하는 경우와 동양으로 하여, 제 2 절연층(14)을 적층하고, 무전해 동 도금을 실시하고, 패턴 레지스트 층(미도시)을 형성하고, 전해 동 도금을 행하는 것에 의해, 코어층 상의 제 3 배선층(15)을 형성한다. 이 배선층의 형성공정에서, [접속패드로부터 배선기판의 표면을 향하여 최외 배선층을 관통하여 형성되고, 외부접속단자가 삽입되어야 하는 공간](30a)가 마련된다. 제 3 실시형태에 있어서, 코어층 상의 제 3 배선층(15)은 최외 배선층에 대응한다.
도 10g에, 배선기판 표면에 솔더 레지스트 층이 형성된 상태를 나타낸다. 최외 배선층(15)의 표면에, 솔더 레지스트 층(7)의 도포ㆍ노광ㆍ현상ㆍ큐어처리를 행하여, 솔더 레지스트 층의 외형이 형성된다. 동시에, 최외층(102)을 관통하는 개구부(30b)가 형성된다. 이때, 최외 배선층보다 내측의 배선층(본 실시형태에서 코어층 상의 제 2 배선층과 대응된다)(13) 상에 설정되어 있는 접속패드(3)를 위한 개구부(30a)와, 솔더 레지스트층(7)에서 개구부(30b)의 위치맞춤이 필요하다.
도 10h에, 접속패드에 표면처리가 실시된 상태를 나타낸다. 최외 배선층(15) 또는 최외 배선층(15)보다 내측의 배선층에 마련된 접속패드(2)(3)의 표면에, 무전해 도금에 의해 니켈 도금(28) 및 금 도금(29)을 실시한다.
도 10i에, 배선기판에 외부접속단자가 형성된 상태를 나타낸다. 땜납 등의 재료를 이용하여, 최외층(102)을 관통하는 외부접속단자(5)가 접속패드(3)에 형성되고, 최외 배선층(15)의 외부접속단자(4)가 접속패드(2)에 형성되고, 이로써, 본 발명의 실시형태인 배선기판의 제조방법이 완성된다.
제 3 실시형태에서는, 코어층 상의 제 2 배선층에 마련된 접속패드에 접속되기 위하여 형성되는 외부접속단자 형성의 예를 나타낸다. 필요에 따라서, 더욱 내측의 배선층에 접속패드를 형성하여, 그 접속패드 위에 외부접속단자가 형성될 수도 있다.
또한, 제 3 실시형태의 후공정으로서, 반도체 칩 또는 반도체 장치가 당해 배선기판에 탑재되는 것이 가능하다.
(제 3 실시형태의 효과)
배선기판의 형성공정은, 고밀도 배선에 기초하는 표면실장설계에 의해 얻어지는 최소 치수를 가지는 전자부품을 제조하는 방법의 기능 및 신뢰성을 향상시킬 수 있다. 또한, 배선기판의 형성공정은 배선기판의 수율을 향상시킬 수 있다.
(제 3 실시형태의 변형예 1)
도 4에 대응하는 배선기판 제조방법의 변형예 1을 설명한다. 반도체 칩 또는 반도체 장치의 접속단자 측에, 땜납범프 등의 외부접속단자가 접속된 상태인 경우에, 배선기판은, 외부접속단자를 접속하는 공정없이 형성될 수 있다. 배선기판은 외부접속단자가 삽입되어야 하는 공간(30)을 가진 채로 제조될 수 있다. 그러므로 배선기판의 형성공정은 간소화되고, 배선기판의 신뢰성이 향상될 수 있다. 후공정에서, 반도체 칩 또는 반도체 장치는 당해 배선기판에 탑재될 수 있다. 리플로우 공정에서, 땜납범프 등의 외부접속단자를 통하여, 반도체 칩 또는 반도체 장치와 배선기판이 전기적 및 기계적으로 접속된다. 그 후에, 반도체 칩 또는 반도체 장치와 배선기판과의 사이의 공간이 수지에 의해서 충전되고, 이로써 탑재가 종료된다.
(제 3 실시형태의 변형예 2)
도 7에 대응하는 배선기판 제조방법의 변형예 2를 설명한다. 반도체 칩 또는 반도체 장치의 접속단자 측에, 땜납범프 등의 외부접속단자가 접속된 상태인 경우에, 배선기판은, 외부접속단자를 접속하는 공정없이 제조될 수 있다. 배선기판은 외부접속단자가 삽입되어야 하는 공간(31)을 가진 채로 제조될 수 있다. 그러므로 배선기판 제조공정은 간소화될 수 있고, 배선기판의 신뢰성이 향상될 수 있다. 후공정에서, 반도체 칩 또는 반도체 장치는 배선기판에 탑재될 수 있다.
리플로우 공정에서, 땜납범프 등의 외부접속단자를 통하여, 반도체 칩 또는 반도체 장치와 배선기판이 전기적 및 기계적으로 접속된다. 그 후에, 반도체 칩 또는 반도체 장치와 배선기판과의 사이의 공간이 수지에 의해 충전되고, 이로써 탑재가 종료된다.
(제 3 실시형태의 변형예 3)
배선기판의 표면의 솔더 레지스트 층과 그 하층의 절연층을 동시에 천공하는 배선기판의 제조방법인 변형예 3이 설명된다.
도 4 또는 도 7을 참조하면, 솔더 레지스트층(7)과 그 하층의 절연층이 천공되어, 외부접속단자가 삽입되는 공간(30)(31)을 형성한다. 당해 공간의 형성을 위한 천공에서, 기계적 방법 또는 전자기적 방법을 사용하는 것이 가능하다. 예를 들어, 탄산가스, YAG 또는 엑시머를 사용하는 레이저를 이용하여, 솔더 레지스트 층(7)과 절연층 두 층을 동시에 천공하는 것이 가능하다. 그러한 천공 방법에 따르면, 솔더 레지스트층(7) 형성 공정의 제조수율의 향상과 디자인 룰의 완화에 의한 제조수율의 향상과 같은 효과를 얻을 수 있다. 디자인 룰의 완화는 절연층에 대응하는 솔더 레지스트 층(7)의 위치맞춤의 정도(精度)에 기인한다.
이상, 본 발명의 바람직한 실시형태에 대하여 설명하였지만, 본 발명은 상술한 실시형태로 제안되는 일이 없이, 본 발명의 범위를 일탈하는 일이 없이, 다양한 변경과 변형이 상술한 실시형태에 적용될 수 있다.
도 1a는 양산공정에서 본 발명의 배선기판쉬트(10)를 예시하는 도면이다.
도 1b는 본 발명에 제 1 실시형태에서, 배선기판(1)의 표면을 예시하는 도면이다.
도 1c는 본 발명의 제 1 실시형태에서, 접속패드 상에 마련된 외부접속단자를 예시하는 도면이다.
도 1d는 본 발명의 제 1 실시형태에서, 인접하고 있는 접속패드의 중심을 포함하는 절단선 A-A(도 1b)을 따라서 취한 배선기판(1)의 단면을 예시하는 도면이다.
도 1e는 도 1c에서 B부를 상세하게 예시하는 도면이다.
도 2a는 종래 배선기판(1b)의 표면을 예시하는 도면이다.
도 2b는 종래 배선기판(1b)의 외부접속단자를 예시하는 도면이다.
도 2c는 종래 배선기판(1b)의 인접하고 있는 접속패드 중심을 포함하는 절단선 D-D(도 2a)를 따라서 취한 종래 배선기판(1b)의 단면을 예시하는 도면이다.
도 3은 본 발명의 제 2 실시형태에서, 배선기판의 단면을 예시하는 상세도이다.
도 4는 본 발명의 제 1 실시형태의 변형예에서, 배선기판(50)의 단면을 예시하는 도면이다.
도 5는 본 발명의 제 1 실시형태의 적용예 1에서, 배선기판(51)에 반도체 칩(200)이 탑재된 반도체 패키지를 예시하는 도면이다.
도 6은 발명의 제 1 실시형태의 적용예 2에서, 배선기판(320)에 반도체 장치(310)가 탑재된 반도체 패키지를 예시하는 도면이다.
도 7은 본 발명의 제 2 실시형태의 변형예에서, 배선기판(60)의 단면을 예시하는 도면이다.
도 8은 본 발명의 제 2 실시형태의 적용예 1에서, 배선기판(61)에 반도체 칩(200)이 탑재된 반도체 패키지를 예시하는 도면이다.
도 9는 본 발명의 제 2 실시형태의 적용예 2에서, 배선기판(420)에 반도체 장치(410)가 탑재된 반도체 패키지를 예시하는 도면이다.
도 10a는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 코어의 배선형상의 상태를 예시하는 도면이다.
도 10b는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 제 1 절연층(12)에 비아홀이 형성된 상태를 예시하는 도면이다.
도 10c는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 무전해 동 도금(24)이 실시된 상태를 예시하는 도면이다.
도 10d는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 패턴 레지스트 층(22)이 패터닝된 상태를 예시하는 도면이다.
도 10e는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 제 2 배선층(13)이 형성된 상태를 예시하는 도면이다.
도 10f는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 최외 배선층(15)이 형성된 상태를 예시하는 도면이다.
도 10g는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 기판표면에 솔더 레지스트 층(7)이 형성된 상태를 예시하는 도면이다.
도 10h는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 접속패드에 표면처리가 실시된 상태를 예시하는 도면이다.
도 10i는 본 발명의 제 3 실시형태에 관한 배선기판의 제조방법에서, 배선기판에 외부접속단자가 형성된 상태를 예시하는 도면이다.

Claims (14)

  1. 배선기판으로서:
    상기 배선기판의 표면에 최근접하는 최외 배선층인 제1배선층과, 상기 제1배선층의 내측에 위치하는 한편 상기 제1배선층 보다 상기 배선기판의 표면으로부터 더욱 멀리 떨어진 제2배선층을 포함하는 복수의 배선층과;
    상기 배선층과 교호 적층되고, 상기 배선층이 서로 전기적으로 접속되는 통로가 되는 비아홀이 형성된 복수의 절연층과;
    상기 제2배선층에 배치된 접속패드와;
    상기 접속패드 상에 배치되고, 상기 배선기판의 표면으로부터 돌출되는 외부접속단자를 포함하고,
    상기 외부접속단자는 상기 제1배선층을 관통하고,
    상기 제1배선층은 솔더 레지스트층으로 덮이고,
    상기 접속패드를 노출하기 위한 공간이 상기 솔더 레지스트층, 상기 제1배선층, 및 절연층을 일체로 관통시켜 형성되고,
    상기 외부접속단자는 상기 공간에 노출된 접속패드에 배치되며,
    상기 제1배선층에는 다른 접속패드가 배치되고,
    상기 솔더 레지스트층에는 타 접속패드를 노출하기 위한 다른 공간이 형성되며,
    상기 다른 공간에 노출된 상기 타 접속 패드에는 다른 외부접속단자가 배치되는, 배선기판.
  2. 반도체 칩 또는 반도체 장치가, 제1항에 따른 배선기판에 상기 외부접속단자를 사용하는 것에 의해 탑재된, 반도체 패키지.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1배선층은 배선패턴을 포함하고,
    상기 배선패턴은 상기 타 접속패드와 상기 타 접속패드에 인근한 공간 사이에 배치되는, 배선기판.
  6. 복수의 배선층 및 복수의 절연층이 교호 적층된 배선기판의 제조방법으로서,
    상기 복수의 배선층은 상기 배선기판의 표면에 최근접하는 최외 배선층인 제1배선층과 상기 제1배선층의 내측에 위치하는 한편 상기 제1배선층보다 상기 배선기판의 표면으로부터 더욱 멀리 떨어진 제2배선층을 포함하고, 상기 배선층은 상기 절연층에 형성된 비아홀을 통하여 서로 전기적으로 접속되어 있으며, 상기 배선기판의 제조방법은:
    솔더 레지스트층을 포함하는 제1배선층과 상기 솔더 레지스트층 아래에 위치한 절연층을 형성하는 단계와;
    상기 제2배선층에 배치된 접속패드를 형성하는 단계와;
    상기 접속패드로부터 상기 배선기판의 표면으로 향하는 방향으로 상기 제1배선층을 관통하도록 공간을 형성하는 단계;
    를 포함하고,
    상기 공간은 상기 배선기판에 탑재된 반도체 칩 또는 반도체 장치를 접속하는 외부접속단자를 삽입하기 위해 형성되고,
    상기 공간은, 상기 솔더 레지스트층과 상기 절연층을 동시에 천공하여 형성되는 배선기판의 제조방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 공간은, 레이저를 이용하여 형성되는, 배선기판의 제조방법.
  9. 배선기판으로서:
    상기 배선기판의 표면에 최근접하는 최외 배선층인 제1배선층과, 상기 제1배선층의 내측에 위치하는 한편 상기 제1배선층보다 상기 배선기판의 표면으로부터 더욱 멀리 떨어진 제2배선층을 포함하는 복수의 배선층과;
    상기 배선층과 교호 적층되고, 상기 배선층이 서로 전기적으로 접속되는 통로가 되는 비아홀이 형성된 복수의 절연층과;
    상기 제2배선층에 배치된 접속패드와;
    상기 접속패드로부터 상기 배선기판의 표면으로 향하는 방향으로 상기 제1배선층을 관통하도록 형성된 공간;
    을 포함하고,
    상기 공간은 상기 접속패드를 노출하고 상기 배선기판에 탑재된 반도체 칩 또는 반도체 장치를 접속하는 외부접속단자를 삽입하기 위해 형성되는, 배선기판.
  10. 제9항에 따른 배선기판에, 상기 외부접속단자를 구비한 반도체 칩 또는 반도체 장치가 탑재되고,
    상기 외부접속단자는 상기 배선기판의 상기 접속패드에 접속되는, 반도체 패키지.
  11. 제9항에 있어서,
    상기 제1배선층은 솔더 레지스트층으로 덮이고,
    상기 접속패드를 노출하고 상기 외부접속단자를 삽입하기 위한 공간이 상기 솔더 레지스트층, 상기 제1배선층, 및 절연층을 일체로 관통시켜 형성되는, 배선기판.
  12. 제11항에 있어서,
    상기 제1배선층에는 다른 접속패드가 배치되고,
    상기 솔더 레지스트층에는 타 접속패드를 노출하기 위한 다른 공간이 형성되는, 배선기판.
  13. 제12항에 있어서,
    상기 제1배선층은 배선패턴을 포함하고,
    상기 배선패턴은 상기 타 접속패드와 상기 타 접속패드에 인근한 공간 사이에 배치되는, 배선기판.
  14. 복수의 배선층 및 복수의 절연층이 교호 적층된 배선기판의 제조방법으로서,
    상기 복수의 배선층은 상기 배선기판의 표면에 최근접하는 최외 배선층인 제1배선층과 상기 제1배선층의 내측에 위치하는 한편 상기 제1배선층 보다 상기 배선기판의 표면으로부터 더욱 멀리 떨어진 제2배선층을 포함하고, 상기 배선층은 상기 절연층에 형성된 비아홀을 통하여 서로 전기적으로 접속되어 있으며, 상기 배선기판의 제조방법은:
    상기 배선기판에 탑재된 반도체 칩 또는 반도체 장치를 접속하는 외부접속단자를 형성하는 단계와;
    상기 제2배선층에 배치된 접속 패드에 상기 외부접속단자를 접속하는 단계와;
    상기 제1배선층에 상기 외부접속단자를 관통시키는 단계;
    를 포함하는 배선기판의 제조방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP5623308B2 (ja) * 2010-02-26 2014-11-12 日本特殊陶業株式会社 多層配線基板及びその製造方法
TWI419277B (zh) * 2010-08-05 2013-12-11 Advanced Semiconductor Eng 線路基板及其製作方法與封裝結構及其製作方法
US20120032337A1 (en) * 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
US20120152606A1 (en) * 2010-12-16 2012-06-21 Ibiden Co., Ltd. Printed wiring board
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
JP2013135080A (ja) * 2011-12-26 2013-07-08 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
JP2015032649A (ja) * 2013-08-01 2015-02-16 イビデン株式会社 配線板の製造方法および配線板
JP6316609B2 (ja) 2014-02-05 2018-04-25 新光電気工業株式会社 配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法
KR20160010960A (ko) * 2014-07-21 2016-01-29 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN106817836A (zh) * 2015-12-02 2017-06-09 富葵精密组件(深圳)有限公司 电路板及其制作方法
US20180350630A1 (en) * 2017-06-01 2018-12-06 Qualcomm Incorporated Symmetric embedded trace substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244125A (ja) 1999-02-22 2000-09-08 Ibiden Co Ltd 多層ビルドアップ配線板及びその製造方法
JP3232562B2 (ja) 1999-10-22 2001-11-26 日本電気株式会社 電磁干渉抑制部品および電磁干渉抑制回路
JP2003007894A (ja) * 2001-06-12 2003-01-10 Internatl Business Mach Corp <Ibm> ボール・グリッド・アレイ・モジュール及びその製造方法
JP2003152311A (ja) 2001-11-15 2003-05-23 Ngk Spark Plug Co Ltd 配線基板の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286392A (ja) * 1991-03-15 1992-10-12 Fujitsu Ltd 印刷回路基板
JPH1126945A (ja) * 1997-07-07 1999-01-29 Toagosei Co Ltd 多層プリント配線板の製造方法
KR20010088796A (ko) * 1998-09-03 2001-09-28 엔도 마사루 다층프린트배선판 및 그 제조방법
JP2002289911A (ja) * 2000-12-06 2002-10-04 Ibiden Co Ltd 光通信用デバイス

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244125A (ja) 1999-02-22 2000-09-08 Ibiden Co Ltd 多層ビルドアップ配線板及びその製造方法
JP3232562B2 (ja) 1999-10-22 2001-11-26 日本電気株式会社 電磁干渉抑制部品および電磁干渉抑制回路
JP2003007894A (ja) * 2001-06-12 2003-01-10 Internatl Business Mach Corp <Ibm> ボール・グリッド・アレイ・モジュール及びその製造方法
JP2003152311A (ja) 2001-11-15 2003-05-23 Ngk Spark Plug Co Ltd 配線基板の製造方法

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JP2009277916A (ja) 2009-11-26

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