JP2015032649A - 配線板の製造方法および配線板 - Google Patents

配線板の製造方法および配線板 Download PDF

Info

Publication number
JP2015032649A
JP2015032649A JP2013160267A JP2013160267A JP2015032649A JP 2015032649 A JP2015032649 A JP 2015032649A JP 2013160267 A JP2013160267 A JP 2013160267A JP 2013160267 A JP2013160267 A JP 2013160267A JP 2015032649 A JP2015032649 A JP 2015032649A
Authority
JP
Japan
Prior art keywords
wiring board
layer
solder resist
conductor
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013160267A
Other languages
English (en)
Inventor
宏幸 西岡
Hiroyuki Nishioka
宏幸 西岡
慎介 石川
Shinsuke Ishikawa
慎介 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2013160267A priority Critical patent/JP2015032649A/ja
Priority to US14/447,687 priority patent/US20150034365A1/en
Publication of JP2015032649A publication Critical patent/JP2015032649A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/244Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0562Details of resist
    • H05K2203/0594Insulating resist or coating with special shaped edges
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/09Treatments involving charged particles
    • H05K2203/095Plasma, e.g. for treating a substrate to improve adhesion with a conductor or for cleaning holes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】ソルダレジスト層の下部への潜り込みがなく,導体パッド面の平坦性や導体パッド間の分離性に優れた配線板が得られる製造方法,およびその配線板を提供すること。【解決手段】導体パターン12と絶縁層11とが積層され,導体パターン12中に導体パッド15が形成され,導体パターン12が,導体パッド15の部分を除いてソルダレジスト層13で覆われている状態の配線板1を準備し,配線板1にマイクロ波プラズマ処理を施し,その後の配線板1の導体パッド15上に表面処理層17を形成する。これにより,導体パターン12におけるソルダレジスト層13の下の部分に潜り込みエッチング形状が形成されることなく,導体パッド15の部分とソルダレジスト層13の下の部分とが平坦面をなしている配線板が得られる。【選択図】図4

Description

本発明は,導体パターンと絶縁層とが積層されている配線板に関する。さらに詳細には,導体パターンの一部に導体パッドが形成されるとともに,導体パッド以外の部分がソルダレジスト層に覆われている構成の配線板を製造する方法,およびその配線板に関するものである。
従来から,配線板においては,導体パターンの一部を導体パッドとするとともに,導体パッド以外の部分をソルダレジスト層で覆った構成とすることが行われている。このような技術の例として,特許文献1に記載されているものが挙げられる。同文献は,半導体装置の配線部分に係るものである。同文献の技術では,その図1等に示されるように,配線3の上を覆う絶縁膜4の一部を開口させてバイアホール5としている。この技術ではさらに,バイアホール5開口後にプラズマ処理を行っている(同文献の[0020],図1等)。これは,バイアホール5の底部に露出している配線3,すなわち導体パッドの表面の自然酸化膜を除去するためである。自然酸化膜を除去した後の導体パッドの表面上に,金メッキその他の表面処理が行われる。
特開平8−46038号公報
しかしながら前記した従来の技術には,配線板に適用しようとすると,次のような問題点があった。配線板の場合には,導体パッドを含む導体パターンの上に形成される絶縁層は多くの場合,ソルダレジスト層である。ソルダレジストに開口を形成すると,図1に示すように,開口60の底部の縁辺にソルダレジスト61の残留端62が残りやすい。そこでこのソルダレジストの残留端62をプラズマ処理により行うこととなる。このためのプラズマ処理は,酸素ガス雰囲気により行われる。しかし,酸素ガス雰囲気でのプラズマ処理では,導体パッド63の表面の自然酸化膜の除去はできない。それどころか逆に酸化膜の膜厚を増加させてしまう。
そのため,プラズマ処理後にさらに,酸化膜除去のための処理が必要となる。つまり,導体パッドの表面処理を行うに至るまでの必要な工程数が多いのである。また,酸化膜除去の手法としてウェットエッチングが用いられる場合がある。その場合,エッチングの作用がソルダレジスト層の下部にも回り込んでしまう。このため図2に示すように,開口部60の周囲に,ソルダレジスト61の下面と導体パッド面63との間に楔状に彫り込まれた形状の隙間64ができてしまう。このような状況では,エッチング液中の金属イオン濃度に場所によるばらつきが大きい。このため,導体パッド面63の平坦性が悪くなる。
さらに,この楔状の隙間64がある状態で表面処理を行うと,表面処理液が当該隙間64の中にも入り込むことになる。このため,表面処理層が,ソルダレジスト61の下側に開口部60よりも少し広がって形成されることとなる。これをハローイングという。このハローイングが生じると,隣接する導体パッド同士の間の短絡につながることがあり,よくない。
本発明は,前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは,ソルダレジスト層の下部への潜り込みがなく,導体パッド面の平坦性や導体パッド間の分離性に優れた配線板が得られる製造方法,およびその配線板を提供することにある。
本発明の一態様における配線板の製造方法は,導体パターンと絶縁層とが積層されているとともに,導体パターン中に導体パッドが形成されており,導体パターンを,導体パッドの部分を除いて覆うソルダレジスト層を有する状態の配線板を準備する準備工程と,準備工程で準備した配線板にマイクロ波プラズマ処理を施すプラズマ処理工程と,プラズマ処理工程後の配線板の導体パッド上に表面処理層を形成する表面処理層形成工程とを有している。
上記態様における配線板の製造方法では,導体パターンをソルダレジスト層を加工して,導体パターンのうち導体パッドの部分を露出させる状態にした状態で,表面処理層形成工程に先立ち,プラズマ処理工程が行われる。そのため,加工後のソルダレジスト層や露出している導体パッド部分が清浄化される。特に,ソルダレジスト層の開口部の底部に残留している残留ソルダレジストや,底部の先端の突起形状部分も,プラズマ処理工程で除去される。その清浄化された状態で表面処理層形成工程が行われるので,導体パッド上の表面処理層の密着性が高い。
また,プラズマ処理工程では導体パッドをエッチングする訳ではない。このため,上層導体層に,ソルダレジスト層に覆われている部分と露出している導体パッド部分との間の段差ができることはない。また,ソルダレジスト層の開口部の周囲に,ソルダレジスト層の下部と上層導体層との間の楔状の隙間ができることもない。よって,表面処理層がいわゆるハローイング伴って形成されることもない。また,導体パッドの平坦性にも優れる。また,準備工程で準備される配線板におけるソルダレジスト層は,直径0.1〜10μmの範囲内の無機フィラーを,15〜70重量%の範囲内の含有量で含有する液状またはフィルム状の感光性樹脂により形成されたものであることが好ましい。
上記態様における配線板の製造方法ではさらに,プラズマ処理工程を,不活性ガスと水素ガスとの混合雰囲気により行うことが好ましい。これにより,上層導体層の表面に酸化層が存在していたとしても,ソルダレジスト層から露出している導体パッドの範囲内では,プラズマ処理工程でその酸化層が還元されることとなる。このため,上層導体層と表面処理層との密着性がよりよい。
上記態様における配線板の製造方法ではまた,表面処理層形成工程で形成する表面処理層が,ニッケル−パラジウム−金めっき層,ニッケル−金めっき層,プリフラックス皮膜から成る群の1つであることが好ましい。これにより,導体パッドと表面処理層とのより高い密着性が得られる。また,導体パッド上に形成する層は,半田バンプ層であってもよい。前記のめっき層等の上に半田バンプ層を形成するのが一般的であるが,導体パッド上に直接半田バンプ層を形成することもできる。
また,本発明の一態様における配線板は,導体パターンと絶縁層とが積層されているとともに,導体パターン中に導体パッドが形成されている配線板であって,導体パターンを覆うとともに,導体パッド上の部分が開口部とされているソルダレジスト層と,導体パッド上に形成された表面処理層とを有し,導体パターンは,ソルダレジスト層の下の部分に潜り込みエッチング形状が形成されることなく,導体パッドの部分とソルダレジスト層の下の部分とが平坦面をなしているものである。
本構成によれば,ソルダレジスト層の下部への潜り込みがなく,導体パッド面の平坦性や導体パッド間の分離性に優れた配線板が得られる製造方法,およびその配線板が提供されている。
ソルダレジストに開口部を形成した状況を示す断面図である。 さらにウェットエッチングにより酸化膜を除去した後の状況を示す断面図である。 実施の形態に係る配線板の構造を示す断面図である。 図3の一部の拡大した断面図である。 ソルダレジストに開口部を形成した状況を示す断面図である。 プラズマ処理装置の構成の一例を示す模式図である。 プラズマ処理後の状態を示す断面図である。 半田バンプを形成した状況を示す断面図である。
以下,本発明を具体化した実施の形態について,添付図面を参照しつつ詳細に説明する。本形態は,図3に示す配線板1およびその製造プロセスに本発明を適用したものである。配線板1は,下層部分10の上に,ビルドアップ絶縁層11と,上層導電層12と,ソルダレジスト層13とを設けたものである。下層部分10は,それ自体も絶縁層と導電層との積層体である。下層部分10の具体的構成については特段の限定はなく,絶縁層と導電層との積層により配線板として機能するように構成されていれば何でもよい。
図3中におけるビルドアップ絶縁層11には,1箇所,バイアホール14が設けられている。バイアホール14は,上層導電層12と下層部分10内の導電層とを接続するための部分である。バイアホール14の箇所では,ビルドアップ絶縁層11に開口が形成されるとともに,その開口内が上層導電層12の金属と同種の金属で充填されている。
図3中における上層導電層12には,対外的接続のための導体パッド15,16が形成されている。導体パッド15は,上層導電層12のパターン中における,バイアホール14の直上の箇所に設けられたパッドである。導体パッド16は,上層導電層12のパターン中における,バイアホール14とつながらない配線部分の箇所に設けられたパッドである。ソルダレジスト層13は,配線板1の保護層であり,上層導電層12の導体パッド部分(導体パッド15,16,およびその他のパッド)を除いた全部分を覆っている。つまりソルダレジスト層13には,導体パッド15,16の位置に開口20が形成されている。
ここで,図4に拡大して示すように,導体パッド15における上層導電層12の表面上には,表面処理層17が形成されている。表面処理層17は,ニッケル−パラジウム−金めっき層,ニッケル−金めっき層,プリフラックス皮膜(OSP被膜)のいずれかである。また,上層導電層12の表面は,表面処理層17の直下の箇所とソルダレジスト層13の直下の箇所との間に段差のない平坦面である。さらに,表面処理層17は,導体パッド15におけるソルダレジスト層13の開口範囲内のみに存在している。言い替えると,表面処理層17の縁辺がソルダレジスト層13の下側に及ぶハローイングは生じていない。なお,導体パッド16の箇所も当然,バイアホール14がない点を除いて同様の構成である。
続いて,図3に示した配線板1の製造プロセスを説明する。配線板1は,以下の手順で製造される。
1.始まりからソルダレジスト層13の形成まで

2.プラズマ処理

3.パッドの表面処理
[1.始まりからソルダレジスト層13の形成まで]
配線板1の製造プロセスのうちこの部分については別段特徴点はなく,公知技術を用いて行われる。すなわち,何らかの出発板に対し,積層やパターニング,穴開けなどを繰り返して下層部分10を作製する。さらに,ビルドアップ絶縁層11の形成およびその加工,上層導電層12の形成およびそのパターニング,ソルダレジスト層13の形成,その加工および熱硬化を行う。ビルドアップ絶縁層11の加工とは,バイアホール14の箇所の開口の形成のことである。上層導電層12のパターニングにより形成される上層の回路パターンには,導体パッド15,16となるべき部分が含まれている。ソルダレジスト層13の加工とは,例えばフォトリソグラフィ等により,導体パッド15,16の位置の開口を形成することである。
ここでソルダレジスト層13は,無機フィラーを含有する,液状またはフィルム状の感光性樹脂により形成されたものである。無機フィラーの直径は,0.1〜10μmの範囲内であり,その成分はシリカまたは硫酸バリウムである。感光性樹脂における無機フィラーの含有量は,15〜70重量%の範囲内である。感光性樹脂の種類としては,エポキシアクリレートやフェノール−エポキシ,フェノール−シアネートがある。このようなものとしては例えば,日立化成製SR7200シリーズ(液状),同SR7300シリーズ(液状),太陽インキ製SR−1シリーズ(フィルム状),などがある。
この時点における,図3中の導体パッド15の位置,つまり図4に示す位置と同じ位置の構造を図5に示す。つまり,図3に示したものの大部分が形成されている。ただしこの時点では当然,表面処理層17はまだない。また,ソルダレジスト層13の開口部の底部の先端には,残留端18が存在している。これは,図1で説明した残留端62に相当する。なお,図3中の導体パッド16に相当する位置のソルダレジスト層13の開口部の底部の先端にも,同様に残留端が存在している。
[2.プラズマ処理]
図5の状態の配線板1に対して,プラズマ処理を行う。ここでのプラズマ処理には,例えば図6に示すような装置を用いる。図6のプラズマ処理装置は,処理槽101,導波管102,誘電体隔壁103,発振機104,アイソレーター105,ガス供給部106を有している。処理槽101には排気口107が設けられている。排気口107は図外の排気ポンプに接続されている。
発振機104でマイクロ波を発生させると,導波管102内を伝播するマイクロ波により誘電体隔壁103を介して処理槽101内にプラズマが発生するようになっている。このとき処理槽101内は,ガス供給部106からのガス供給と,排気口107からの吸引とにより,一定のガス組成および一定の圧力に維持されている。また,アイソレーター105からは,導波管102内のマイクロ波のうち反射波成分が除去される。これにより,処理槽101内に置かれた配線板1にプラズマ処理が施される。
本形態のプラズマ処理では,処理槽101内に導入される雰囲気ガスとして,非酸化性のガスを用いる。より具体的には,N2ガスとH2ガスとの混合ガスを用いる。つまり,不活性ガスと還元性ガスとの混合ガスである。不活性ガスとしては,N2 ガスの代わりにArガスやNeガスなどの希ガス,あるいはそれらの混合ガスを用いてもよい。雰囲気ガスおよびマイクロ波についてのより詳細な条件の例を,以下に示す。
圧力:25〜100Pa
2ガス濃度:0.1〜5%(体積比)
流量:300〜1200sccm(N2),10〜50sccm(H2
マイクロ波の周波数:2.56GHz
投入電力:3kW
処理時間:20〜60秒
処理温度:150℃以下
この,非酸化性雰囲気下でのプラズマ処理により,配線板1には次の2つの変化が起こる。1つは,ソルダレジスト層13の残渣の除去であり,もう1つは上層導電層12の表面の還元である。
ソルダレジスト層13の残渣とは,ソルダレジスト層13を開口させる加工(レーザ加工等)の際に生じた,ソルダレジスト層13の成分の微粒子(主として無機フィラー)である。こうした残渣は,ソルダレジスト層13の開口の底面(つまり導体パッド15,16の表面)や側壁面に付着しており,ソルダレジスト層13の熱硬化を行った後でも存在している。プラズマ処理によりこの残渣が取り除かれるのである。この残渣の除去は,処理槽101内の雰囲気ガスによる化学的な処理ではなく,ガス中の高エネルギー分子または高エネルギーイオンによる物理的な除去である。この作用により,図5に示したソルダレジスト層13の開口部の底部の先端の残留端18も除去される。
プラズマ処理により配線板1に起こるもう1つの変化は,上層導電層12の表面の還元である。上層導電層12の材質は通例では銅であるが,その表面には大気との接触による酸化層が不可避的に存在している。プラズマ処理の雰囲気ガスにH2 ガスが含まれているため,上層導電層12の表面の酸化層が還元されるのである。
配線板1における図5に示した箇所は,プラズマ処理の後には,図7に示す状態となる。図7の配線板1では図5と異なり,ソルダレジスト層13の開口部の底部の先端の残留端18がなくなっている。また,図では分からないが,図7中の上層導電層12の表面は,酸化層がほとんどない清浄な面である。その一方で,上層導電層12の表面には,ソルダレジスト層13に覆われている箇所と覆われていない箇所との間の段差がない。つまり,図2に示したような事態にはなっていない。プラズマ処理では,上層導電層12の表面をエッチングする訳ではなく,酸化層を還元するだけだからである。そしてそのことは,図2に示した楔状の隙間64が,図7の配線板1にはないことを意味する。むろんこのことも,図3中の導体パッド16に相当する位置でも同様である。
[3.パッドの表面処理]
プラズマ処理を経た配線板1に対して,パッドの表面処理を行う。つまり,図4に示した表面処理層17を形成する。表面処理層17の形成方法自体は公知のものでよい。これにより,図4に示した状態となる。ここで,上層導体層12の表面とその上の表面処理層17との密着性はよい。プラズマ処理にて上層導電層12の表面が還元されており,酸化層がほとんどない状態で表面処理が行われるからである。また,この状態では図2に示したものと異なり,表面処理層17がソルダレジスト層13の開口範囲内のみに形成されている。つまりハローイングが起こっていない。図7の状態で,図2に示した楔状の隙間64がないからである。このため,隣接する導体パッド同士の間の短絡が生じにくい。むろんこのことも,図3中の導体パッド16に相当する位置でも同様である。
以上で図3に示した配線板1が製造されたことになる。図3の配線板についてはその後,導体パッド15,16への半田バンプの形成を行うことができる。半田バンプの形成の手法は,半田ボールを用いる方法でも印刷法でもどちらでもよい。半田バンプを形成した状態を図8に示す。図8に示すのは,リフロー後の状態である。図8の配線板1では,導体パッド15,16ともに,上層導電層12が半田バンプ19で覆われている。半田バンプ19により,ソルダレジスト層13の開口部が充填されている。図8の状態では,上層導電層12と半田バンプ19との密着性が優れている。プラズマ処理で上層導体層12の表面を清浄化したことにより,表面処理層17が良好に形成されたためである。図8の状態ではまた,半田バンプ19の頂部の高さの精度がよい。上層導電層12がウェットエッチングを受けておらず平坦性が高いからである。
図4に示した表面処理層17の種類がニッケル−パラジウム−金めっき層またはニッケル−金めっき層である場合には,図8の状態においてもむろん,上層導電層12と半田バンプ19との間には実際には,表面処理層17が存在している。ただし表面処理層17のの種類がプリフラックス皮膜である場合には,図8の状態ではその存在は明瞭ではないが,それでも,プラズマ処理を行ったことによる効果はある。なお,表面処理層17の形成をせず,プラズマ処理を経た上層導体層12上に直接半田バンプ19を形成してもよい。つまり,表面処理層は半田バンプ19そのものであってもよい。その場合でも,プラズマ処理を行ったことにより,プラズマ処理をしなかった場合と比較して,上層導電層12と半田バンプ19との密着性が優れている。
以上詳細に説明したように本実施の形態によれば,図3に示す配線板1を製造するに際し,ソルダレジスト層13の加工・硬化後にプラズマ処理を行っている。これにより,ウェットエッチング処理を行うことなく,ソルダレジスト層13の加工残差および残留端18を除去している。さらにこのとき,プラズマ処理の炉内雰囲気として還元性雰囲気を用いているので,上層導電層12の表面の酸化層の還元も,ウェットエッチング処理なくして達成している。
このため,プラズマ処理の後には,導体パッド15,16の箇所での上層導電層12の表面について,酸化層のない正常性と,ソルダレジスト層13に覆われている部分との間に段差のない平坦性とを達成している。したがって,ソルダレジスト層13の下部と上層導電層12との間に潜り込みエッチング形状の隙間もない。よって,その後の表面処理工程で,形成される表面処理層17によるハローイングが生じることがない。こうして,パッド同士間での短絡が生じにくい配線板1が得られる。また,導体パッド15,16の箇所に半田バンプ19を形成した場合のその高さ精度も向上している。
なお,本実施の形態は単なる例示にすぎず,本発明を何ら限定するものではない。したがって本発明は当然に,その要旨を逸脱しない範囲内で種々の改良,変形が可能である。例えば,上層導体層12の材質は,銅に限らず,ニッケルやアルミなど,導電性のものなら何でもよい。また,層間絶縁層の材質も,絶縁性や必要な強度などを満たしていれば何でもよい。
11 ビルドアップ絶縁層
12 上層導電層
13 ソルダレジスト層
15,16 導体パッド
17 表面処理層
18 残留端
19 半田バンプ
20 ソルダレジスト層の開口

Claims (8)

  1. 導体パターンと絶縁層とが積層されているとともに,導体パターン中に導体パッドが形成されており,前記導体パターンを,前記導体パッドの部分を除いて覆うソルダレジスト層を有する状態の配線板を準備する準備工程と,
    前記準備工程で準備した配線板にマイクロ波プラズマ処理を施すプラズマ処理工程と, 前記プラズマ処理工程後の配線板の前記導体パッド上に表面処理層を形成する表面処理層形成工程とを有することを特徴とする配線板の製造方法。
  2. 請求項1に記載の配線板の製造方法において,
    前記プラズマ処理工程を,不活性ガスと水素ガスとの混合雰囲気により行うことを特徴とする配線板の製造方法。
  3. 請求項1または請求項2に記載の配線板の製造方法において,
    前記プラズマ処理工程では,前記ソルダレジスト層から露出している前記導体パッドの表面の酸化層を還元することを特徴とする配線板の製造方法。
  4. 請求項1から請求項3に記載の配線板の製造方法において,
    前記プラズマ処理工程では,前記ソルダレジスト層の,前記導体パッドを露出させる開口部の底部に残留している残留ソルダレジストを除去することを特徴とする配線板の製造方法。
  5. 請求項1から請求項4に記載の配線板の製造方法において,前記ソルダレジスト層は,
    直径0.1〜10μmの範囲内の無機フィラーを,15〜70重量%の範囲内の含有量で含有する液状またはフィルム状の感光性樹脂により形成されたものであることを特徴とする配線板の製造方法。
  6. 請求項1から請求項5に記載の配線板の製造方法において,
    前記表面処理層形成工程で形成する前記表面処理層が,ニッケル−パラジウム−金めっき層,ニッケル−金めっき層,プリフラックス皮膜から成る群の1つであることを特徴とする配線板の製造方法。
  7. 請求項1から請求項5に記載の配線板の製造方法において,
    前記表面処理層形成工程で形成する前記表面処理層が,半田バンプ層であることを特徴とする配線板の製造方法。
  8. 導体パターンと絶縁層とが積層されているとともに,導体パターン中に導体パッドが形成されている配線板において,
    前記導体パターンを覆うとともに,前記導体パッド上の部分が開口部とされているソルダレジスト層と,
    前記導体パッド上に形成された表面処理層とを有し,
    前記導体パターンは,前記ソルダレジスト層の下の部分に潜り込みエッチング形状が形成されることなく,前記導体パッドの部分と前記ソルダレジスト層の下の部分とが平坦面をなしているものであることを特徴とする配線板。


JP2013160267A 2013-08-01 2013-08-01 配線板の製造方法および配線板 Pending JP2015032649A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013160267A JP2015032649A (ja) 2013-08-01 2013-08-01 配線板の製造方法および配線板
US14/447,687 US20150034365A1 (en) 2013-08-01 2014-07-31 Method for manufacturing wiring board and wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013160267A JP2015032649A (ja) 2013-08-01 2013-08-01 配線板の製造方法および配線板

Publications (1)

Publication Number Publication Date
JP2015032649A true JP2015032649A (ja) 2015-02-16

Family

ID=52426626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013160267A Pending JP2015032649A (ja) 2013-08-01 2013-08-01 配線板の製造方法および配線板

Country Status (2)

Country Link
US (1) US20150034365A1 (ja)
JP (1) JP2015032649A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160141470A (ko) * 2015-06-01 2016-12-09 삼성전기주식회사 인쇄회로기판

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10192840B2 (en) * 2015-09-25 2019-01-29 Intel Corporation Ball pad with a plurality of lobes
JP6688049B2 (ja) * 2015-11-24 2020-04-28 マクセルイズミ株式会社 ロータリー式電気かみそりおよびロータリー式電気かみそりの内刃の製造方法
CN113038731A (zh) * 2021-02-22 2021-06-25 惠州市金百泽电路科技有限公司 一种用于制作线路板焊盘的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5853957A (en) * 1995-05-08 1998-12-29 Tamura Kaken Co., Ltd Photosensitive resin compositions, cured films thereof, and circuit boards
EP1491927B1 (en) * 2002-04-01 2013-02-27 Ibiden Co., Ltd. Ic chip mounting substrate, and ic chip mounting substrate manufacturing method
JPWO2004034147A1 (ja) * 2002-10-08 2006-02-09 日立化成工業株式会社 感光性樹脂組成物、これを用いた感光性エレメント、レジストパターンの形成方法及びプリント配線板
US7626829B2 (en) * 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
JP2009277916A (ja) * 2008-05-15 2009-11-26 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに半導体パッケージ
JP5436836B2 (ja) * 2008-10-30 2014-03-05 新光電気工業株式会社 半導体装置内蔵基板の製造方法
JP5436837B2 (ja) * 2008-10-30 2014-03-05 新光電気工業株式会社 半導体装置内蔵基板の製造方法
JP5590869B2 (ja) * 2009-12-07 2014-09-17 新光電気工業株式会社 配線基板及びその製造方法並びに半導体パッケージ
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
US8698269B2 (en) * 2011-02-28 2014-04-15 Ibiden Co., Ltd. Wiring board with built-in imaging device and method for manufacturing same
US20120217049A1 (en) * 2011-02-28 2012-08-30 Ibiden Co., Ltd. Wiring board with built-in imaging device
JP5886617B2 (ja) * 2011-12-02 2016-03-16 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
JP2013149948A (ja) * 2011-12-20 2013-08-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP6075825B2 (ja) * 2012-04-26 2017-02-08 新光電気工業株式会社 パッド形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160141470A (ko) * 2015-06-01 2016-12-09 삼성전기주식회사 인쇄회로기판
KR102425755B1 (ko) * 2015-06-01 2022-07-28 삼성전기주식회사 인쇄회로기판

Also Published As

Publication number Publication date
US20150034365A1 (en) 2015-02-05

Similar Documents

Publication Publication Date Title
JP5013973B2 (ja) プリント配線板及びその製造方法、並びに、このプリント配線板を用いた電子部品収容基板及びその製造方法
JP6885800B2 (ja) 配線基板およびその製造方法
JP2010010639A (ja) 配線基板及びその製造方法
JP2009295850A (ja) 多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージ
JP2015032649A (ja) 配線板の製造方法および配線板
WO2000007417A1 (en) Low-impedance high-density deposited-on-laminate structures having reduced stress
JP4624217B2 (ja) 回路基板の製造方法
US8362367B2 (en) Multilayer printed wiring board and method for manufacturing multilayer printed wiring board
JP2015115335A (ja) プリント配線板及びプリント配線板の製造方法
JP6217465B2 (ja) 配線構造の作製方法、配線構造、及びこれを用いた電子機器
TWI665772B (zh) 配線基板
JP2005039233A (ja) ビアホールを有する基板およびその製造方法
JP2015041729A (ja) プリント配線板
JP2005159330A (ja) 多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージ
WO2010113375A1 (ja) 半導体装置及びその製造方法
JP2022120066A (ja) 配線構造体
KR100754061B1 (ko) 인쇄회로기판의 제조방법
CN116234175A (zh) 制造部件承载件的方法以及部件承载件
JP7230908B2 (ja) 銅箔用エッチング液およびそれを用いたプリント配線板の製造方法ならびに電解銅層用エッチング液およびそれを用いた銅ピラーの製造方法
JP6676370B2 (ja) 配線基板及び配線基板の製造方法
JP6523039B2 (ja) プリント配線板及びその製造方法
JP2024011919A (ja) 配線基板の製造方法
US10306769B2 (en) Wiring board and manufacturing method for same
JP2013084842A (ja) 配線構造及びその製造方法
WO2024090336A1 (ja) 配線基板およびそれを用いた実装構造体