JP6676370B2 - 配線基板及び配線基板の製造方法 - Google Patents

配線基板及び配線基板の製造方法 Download PDF

Info

Publication number
JP6676370B2
JP6676370B2 JP2015255104A JP2015255104A JP6676370B2 JP 6676370 B2 JP6676370 B2 JP 6676370B2 JP 2015255104 A JP2015255104 A JP 2015255104A JP 2015255104 A JP2015255104 A JP 2015255104A JP 6676370 B2 JP6676370 B2 JP 6676370B2
Authority
JP
Japan
Prior art keywords
layer
wiring
film
barrier film
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015255104A
Other languages
English (en)
Other versions
JP2017118068A5 (ja
JP2017118068A (ja
Inventor
山崎　智生
智生 山崎
和博 藤田
和博 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2015255104A priority Critical patent/JP6676370B2/ja
Priority to US15/381,964 priority patent/US9780032B2/en
Publication of JP2017118068A publication Critical patent/JP2017118068A/ja
Publication of JP2017118068A5 publication Critical patent/JP2017118068A5/ja
Application granted granted Critical
Publication of JP6676370B2 publication Critical patent/JP6676370B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、配線基板及び配線基板の製造方法に関するものである。
従来、半導体素子等の電子部品が搭載される配線基板として、配線パターンを高密度化するため、ビルドアップ法によりコア基板の上下両面に複数の配線層及び絶縁層を積層した配線基板が知られている（例えば、特許文献１，２参照）。
この種の配線基板では、配線層とその配線層を被覆する絶縁層との間の密着力を向上させるために、配線層に対して粗化処理が施されている。
特開２００３−０２３２５２号公報 特開平０５−１４４８１１号公報
ところが、配線層の微細化が進むと、上述した粗化処理によって配線層の形状が大きく変化し、配線層が所望の形状を維持できなくなる。これに対し、粗化処理を省略すると、配線層とその配線層を被覆する絶縁層との間の密着力が低下するため、配線層と絶縁層との界面で剥離が発生しやすくなる。このような剥離が発生すると、例えばバイアス電圧高度加速ストレス試験（バイアスＨＡＳＴ）などの信頼性試験時に配線層に腐食が発生しやすくなるという問題がある。
本発明の一観点によれば、第１絶縁層と、前記第１絶縁層の上面に形成された配線層と、前記第１絶縁層の上面及び前記配線層の上面及び側面を被覆するバリア膜と、前記バリア膜の上面及び側面を被覆する第２絶縁層と、を有し、前記配線層は、シード層と、前記シード層上に形成された金属層とからなり、前記バリア膜は、前記金属層の上面と、前記金属層の側面と、前記シード層の側面とを被覆しており、前記バリア膜は、炭素原子含有率が０．２〜３．６ａｔｏｍｉｃ％の範囲となるアルミナ膜である
本発明の一観点によれば、絶縁層の剥離を抑制できるという効果を奏する。
（ａ）は、一実施形態の配線基板を示す概略断面図、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大断面図。 （ａ）〜（ｃ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ），（ｂ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、一実施形態のＡＬＤ法を示す説明図。 （ａ），（ｂ）は、一実施形態のＡＬＤ法を示す説明図。 （ａ）〜（ｃ）は、従来のＡＬＤ法を示す説明図。 （ａ），（ｂ）は、従来のＡＬＤ法を示す説明図。 ＡＬＤ法における成膜温度とアルミナ膜中の炭素原子含有率との関係を示すグラフ。 バリア膜と絶縁層との密着強度の評価結果を示すテーブル。
以下、一実施形態について添付図面を参照して説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
図１（ａ）に示すように、配線基板１０は、コア基板２０と、コア基板２０の上面に積層された配線構造３０と、コア基板２０の下面に積層された配線構造４０とを有している。
コア基板２０としては、例えば、補強材であるガラスクロス（ガラス織布）にエポキシ樹脂を主成分とする熱硬化性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ基板を用いることができる。
コア基板２０には、所定位置に上面と下面との間を貫通する複数の貫通孔２０Ｘが形成されている。貫通孔２０Ｘ内には、コア基板２０の上面と下面との間を貫通する貫通電極２１が形成されている。
コア基板２０の上面には、配線層２２が形成されている。また、コア基板２０の下面には、配線層２３が形成されている。これら配線層２２，２３は、貫通電極２１を介して互いに電気的に接続されている。貫通電極２１及び配線層２２，２３の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。
配線構造３０は、例えば、コア基板２０の配線層２２，２３よりも配線密度の高い配線層が形成された高密度配線層である。この配線構造３０は、コア基板２０の上面に、絶縁層３１と、配線層３２と、バリア膜３３と、絶縁層３４と、配線層３５と、バリア膜３６と、ソルダレジスト層３７とが順に積層された構造を有している。絶縁層３１，３４の材料としては、例えば、フェノール樹脂やポリイミド樹脂等の感光性樹脂を主成分とする絶縁性樹脂を用いることができる。また、絶縁層３１，３４の材料としては、例えば、エポキシ樹脂などの熱硬化性樹脂を主成分とする絶縁性樹脂を用いることもできる。絶縁層３１，３４は、例えば、シリカ等のフィラーを含有していてもよい。フィラーとしては、シリカ以外に、例えば、酸化珪素、窒化珪素、炭化珪素、アルミナ、窒化アルミニウム、酸化アルミニウム等の無機化合物を用いることができる。配線層３２，３５の材料としては、例えば、銅や銅合金を用いることができる。ソルダレジスト層３７の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。
配線層３２，３５は、配線層２２，２３よりも薄い配線層である。配線層３２，３５の厚さは、例えば、１〜５μｍ程度とすることができる。配線層３２，３５の配線幅及び配線間隔は、配線層２２，２３の配線幅及び配線間隔よりも小さい。配線層３２，３５のラインアンドスペース（Ｌ／Ｓ）は、例えば、２μｍ／２μｍ以下とすることができる。ここで、ラインアンドスペース（Ｌ／Ｓ）は、配線の幅と、隣り合う配線同士の間隔とを示す。また、絶縁層３１，３４は、コア基板２０よりも薄い絶縁層である。絶縁層３１，３４の厚さは、例えば、３〜１０μｍ程度とすることができる。
配線層３２は絶縁層３１の上面に形成され、配線層３５は絶縁層３４の上面に形成されている。各絶縁層３１，３４には、それぞれの上面と下面との間を貫通するビアホール３１Ｘ，３４Ｘが形成されている。ビアホール３１Ｘには、配線層２２と配線層３２とを電気的に接続するビア配線３８が形成されている。ビアホール３４Ｘには、配線層３２と配線層３５とを電気的に接続するビア配線３９が形成されている。ソルダレジスト層３７には、配線層３５の上面の一部を接続パッドＰ１として露出させるための開口部３７Ｘが形成されている。この接続パッドＰ１は、半導体チップ等の電子部品と電気的に接続するための電子部品搭載用のパッドとして機能する。
図１（ｂ）に示すように、配線層３２は、例えば、絶縁層３１の上面３１Ａに形成されたシード層５０と、そのシード層５０上に形成された金属層５３とを有している。
本例のシード層５０は、絶縁層３１の上面３１Ａを被覆する金属膜５１と、その金属膜５１の上面を被覆する金属膜５２とが順に積層された２層構造のシード層である。金属膜５１，５２としては、例えば、スパッタリング法により形成された金属膜（スパッタ膜）を用いることができる。金属膜５１は、例えば、金属膜５２や金属層５３（例えば、Ｃｕ層）から絶縁層３１にＣｕが拡散することを抑制する金属バリア膜として機能する。金属膜５１の材料としては、金属膜５２を構成する金属（例えば、Ｃｕ）よりも絶縁層３１との密着性が高い金属であることが好ましい。また、金属膜５１の材料としては、金属膜５２を構成する金属（例えば、Ｃｕ）よりも耐腐食性の高い金属であることが好ましい。このような金属膜５１の材料としては、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、クロム（Ｃｒ）を用いることができる。一方、金属膜５２の材料としては、例えば、銅や銅合金を用いることができる。なお、金属膜５１の厚さは例えば２０〜５０ｎｍ程度とすることができ、金属膜５２の厚さは例えば１００〜３００ｎｍ程度とすることができる。
金属層５３は、シード層５０（金属膜５２）の上面を被覆するように形成されている。なお、金属層５３の材料としては、例えば、銅や銅合金を用いることができる。金属層５３の厚さは、例えば、１〜５μｍ程度とすることができる。
バリア膜３３は、配線層３２から露出する絶縁層３１の上面３１Ａ全面と、配線層３２の側面全面と、ビアホール３４Ｘから露出されていない配線層３２の上面全面とを被覆するように形成されている。バリア膜３３は、配線層３２から絶縁層３１，３４に金属が拡散することを抑制する機能を有する。例えば、バリア膜３３は、金属膜５２及び金属層５３（例えば、Ｃｕ層）から絶縁層３１にＣｕが拡散することを抑制する機能を有する。このようなバリア膜３３の材料としては、アルミナ（Ａｌ２Ｏ３）を用いることができる。バリア膜３３（アルミナ膜）には、炭素（Ｃ）が含有されている。例えば、バリア膜３３には、後述するＸ線光電子分光法（ＸＰＳ法）により検出可能な量の炭素原子が含有されている。具体的には、バリア膜３３（アルミナ膜）は、ＸＰＳ法により測定される炭素原子含有率（炭素含有率、炭素原子濃度）が、０．２〜１０．０ａｔｏｍｉｃ％の範囲であることが好ましく、０．２〜３．６ａｔｏｍｉｃ％の範囲であることがより好ましく、さらには０．２〜２．０ａｔｏｍｉｃ％の範囲であることがより好ましい。なお、バリア膜３３の厚さは、例えば、３〜２０ｎｍ程度とすることができる。
このようにバリア膜３３に、絶縁層３１，３４の樹脂成分と同じ炭素原子が含有されることにより、バリア膜３３と絶縁層３１，３４との密着性を向上させることができる。これにより、配線層３２及びバリア膜３３及び絶縁層３４の界面で剥離が生じることが抑制される。
絶縁層３４は、バリア膜３３の上面及び側面を被覆するように形成されている。ビアホール３４Ｘは、絶縁層３４及びバリア膜３３を厚さ方向に貫通して、配線層３２（金属層５３）の上面の一部を露出するように形成されている。
ビアホール３４Ｘの内面には、シード層６０が形成されている。シード層６０は、ビアホール３４Ｘの内面（つまり、ビアホール３４Ｘの内側面とビアホール３４Ｘの底部に露出する配線層３２の上面）と絶縁層３４の上面とを連続的に被覆する金属膜６１と、その金属膜６１の上面を被覆する金属膜６２とが順に積層された２層構造のシード層である。金属膜６１の材料としては金属膜５１と同様の材料を用いることができ、金属膜６２の材料としては金属膜５２と同様の材料を用いることができる。シード層６０よりも内側のビアホール３４Ｘ内には、金属層６３が充填されている。また、金属層６３の上面及び絶縁層３４上に形成されたシード層６０上には、金属層６４が形成されている。例えば、金属層６３と金属層６４とは一体に形成されている。金属層６３，６４の材料としては金属層５３と同様の材料を用いることができる。
そして、ビアホール３４Ｘ内に形成されたシード層６０と金属層６３とによってビア配線３９が構成され、絶縁層３４の上面に形成されたシード層６０と金属層６４とによって配線層３５が構成されている。
図１（ａ）に示すように、バリア膜３６は、絶縁層３４の上面全面と、配線層３５の側面全面と、開口部３７Ｘから露出されていない配線層３５の上面全面とを被覆するように形成されている。バリア膜３６の材料としては、バリア膜３３と同様の材料を用いることができる。
一方、配線構造４０は、例えば、配線構造３０よりも配線密度の低い配線層が形成された低密度配線層である。この配線構造４０は、コア基板２０の下面に、絶縁層４１と、配線層４２と、バリア膜４３と、絶縁層４４と、配線層４５と、バリア膜４６と、ソルダレジスト層４７とが順に積層された構造を有している。
絶縁層４１，４４の材料としては、例えば、絶縁層３１，３４と同様の材料を用いることができる。配線層４２，４５の材料としては、例えば、配線層３２，３５と同様の材料を用いることができる。バリア膜４３，４６の材料としては、バリア膜３３と同様の材料を用いることができる。ソルダレジスト層４７の材料としては、例えば、ソルダレジスト層３７と同様の材料を用いることができる。
配線層４２は絶縁層４１の下面に形成され、配線層４５は絶縁層４４の下面に形成されている。各絶縁層４１，４４には、それぞれの上面と下面との間を貫通するビアホール４１Ｘ，４４Ｘが形成されている。ビアホール４１Ｘには、配線層２３と配線層４２とを電気的に接続するビア配線４８が形成されている。ビアホール４４Ｘには、配線層４２と配線層４５とを電気的に接続するビア配線４９が形成されている。ソルダレジスト層４７には、配線層４５の下面の一部を外部接続用パッドＰ２として露出させるための開口部４７Ｘが形成されている。外部接続用パッドＰ２には、配線基板１０をマザーボード等の実装基板に実装する際に使用される外部接続端子が接続される。なお、開口部４７Ｘから露出する配線層４５自体を、外部接続端子としてもよい。バリア膜４３は、絶縁層４１の下面全面と、配線層４２の側面全面と、ビアホール４４Ｘから露出されていない配線層４２の下面全面とを被覆するように形成されている。バリア膜４６は、絶縁層４４の下面全面と、配線層４５の側面全面と、開口部４７Ｘから露出されていない配線層４５の下面全面とを被覆するように形成されている。
なお、ビア配線３８，４８，４９は、図１（ｂ）に示したビア配線３９と同様の構造を有するため、説明及び図面を省略する。
次に、配線基板１０の製造方法について説明する。ここでは、配線基板１０のうち図１（ｂ）に示した構造体の製造方法について説明する。
まず、図２（ａ）に示す工程では、絶縁層３１の上面３１Ａの全面を被覆するシード層５０を形成する。このシード層５０は、例えば、スパッタリング法や無電解めっき法により形成することができる。本例では、シード層５０をスパッタリング法により形成する。この場合には、まず、絶縁層３１の上面３１Ａ全面にチタンをスパッタリングにより堆積させて金属膜５１（Ｔｉ層）を形成する。その後、金属膜５１上に銅をスパッタリングにより堆積させて金属膜５２（Ｃｕ層）を形成する。これにより、２層構造（Ｔｉ層／Ｃｕ層）のシード層５０を形成することができる。
また、無電解めっき法によりシード層５０を形成する場合には、例えば、無電解銅めっき法により金属膜５１（Ｎｉ層）と金属膜５２（Ｃｕ層）とからなる２層構造（Ｎｉ層／Ｃｕ層）のシード層５０を形成することができる。
次に、図２（ｂ）に示す工程では、シード層５０上に、所定の箇所に開口パターン８０Ｘを有するレジスト層８０を形成する。開口パターン８０Ｘは、配線層３２（図１（ｂ）参照）の形成領域に対応する部分のシード層５０を露出するように形成される。レジスト層８０の材料としては、例えば、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。例えば、レジスト層８０の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば、感光性のドライフィルムレジストを用いる場合には、金属膜５２の上面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングして開口パターン８０Ｘを有するレジスト層８０を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層８０を形成することができる。
続いて、図２（ｃ）に示す工程では、レジスト層８０をめっきマスクとして、シード層５０の上面に、そのシード層５０をめっき給電層に利用する電解めっき法を施す。具体的には、レジスト層８０の開口パターン８０Ｘから露出されたシード層５０の上面に電解めっき法（ここでは、電解銅めっき法）を施すことにより、シード層５０の上面に金属層５３（電解めっき金属層）を形成する。なお、金属層５３は、例えば、スパッタリング法や銅箔のラミネート等により形成することもできる。
続いて、図３（ａ）に示す工程では、図２（ｃ）に示したレジスト層８０を例えばアルカリ性の剥離液により除去する。次いで、図３（ｂ）に示す工程では、金属層５３をエッチングマスクとして、不要な金属膜５２をエッチング（例えば、ウェットエッチング）により除去する。ウェットエッチングのエッチング液としては、例えば、硫酸過水液（硫酸と過酸化水素水の混合水溶液）などの酸性水溶液を用いることができる。続いて、図３（ｃ）に示す工程では、金属層５３をエッチングマスクとして、不要な金属膜５１をエッチングにより除去する。例えば、金属膜５１の材料としてＴｉを用いる場合には、四フッ化炭素（ＣＦ４）等のエッチングガスを用いたドライエッチングや、水酸化カリウム（ＫＯＨ）系のエッチング液を用いたウェットエッチングにより、金属膜５１を除去する。これにより、絶縁層３１の上面３１Ａに、シード層５０（金属膜５１，５２）と金属層５３とからなる配線層３２が形成される。このとき、配線層３２のラインアンドスペースは、２μｍ／２μｍ以下である。
次に、図４（ａ）に示す工程では、配線層３２の上面全面及び側面全面と、配線層３２から露出する絶縁層３１の上面３１Ａ全面とを被覆するバリア膜３３を形成する。バリア膜３３は、例えば、分子レベルでの均一な薄膜形成が可能なＡＬＤ（Atomic Layer Deposition）法を用いて形成することができる。このＡＬＤ法は、プリカーサと、反応ガスとを交互に用いることで、基板表面における吸着と、これに続く化学反応とによって原子レベルで１層ずつ薄膜を成長させていく成膜方法である。以下に、ＡＬＤ法によって絶縁層３１上にアルミナ（Ａｌ２Ｏ３）膜を成膜する原理を簡単に説明する。アルミナ膜を成膜する場合には、プリカーサとして活性に富んだガスであるトリメチルアルミニウム（ＴＭＡ）を用い、反応ガスとしてＨ２Ｏを用いる。
図８（ａ）に示すように、反応ガスとしてＨ２Ｏが供給されると、絶縁層３１の上面３１ＡにＯＨ基が吸着する。続いて、図８（ｂ）に示すように、プリカーサとしてトリメチルアルミニウム（ＴＭＡ）が供給されると、ＴＭＡのＡｌ原子と絶縁層３１上に吸着されたＯ原子が化学反応し、反応生成物としてメタン（ＣＨ４）が発生する。次いで、図８（ｃ）に示すように、反応ガスとしてＨ２Ｏが供給されると、このＨ２ＯのＯ原子と絶縁層３１上のＡｌ原子が反応し、反応生成物としてＣＨ４が発生する。このような反応サイクルにより、絶縁層３１の上面３１Ａ上に１層のアルミナ（Ａｌ２Ｏ３）膜が成膜される。続いて、図９（ａ）及び図９（ｂ）に示すように、上述した反応サイクルを実施することにより、絶縁層３１の上面３１Ａ上に２層のアルミナ膜が成膜される。そして、この反応サイクルを所定回数繰り返すことにより、絶縁層３１の上面３１Ａ上に所望の膜厚のアルミナ膜を成膜することができる。
このとき、従来のＡＬＤ法では、アルミナ膜の成膜温度（例えば、ＡＬＤ装置の成膜室の温度）が１３０〜２５０℃程度の高温に設定されている。しかし、成膜温度を高温に設定してアルミナ膜を形成した場合には、そのアルミナ膜と後工程で形成される絶縁層３４（図１（ｂ）参照）との密着強度が低くなるということが、本発明者らの鋭意研究によって分かってきた。特に、配線層３２の微細化が進み、配線層３２のラインアンドスペースが２μｍ／２μｍ以下になると、配線層３２及び上記アルミナ膜及び絶縁層３４の界面で剥離が発生しやすくなるということが分かってきた。
そして、本発明者らは、上述した問題点について鋭意研究した結果、アルミナ膜中に炭素原子を含有させることにより、アルミナ膜と絶縁層３４との密着強度を向上できることを見出した。さらに、本発明者らは、ＡＬＤ法における成膜温度を低温に設定することにより、アルミナ膜中に炭素原子を含有させることができることを見出した。
そこで、本実施形態のＡＬＤ法では、プリカーサとしてＴＭＡ、反応ガスとしてＨ２Ｏを用い、成膜温度を９０℃以下（好ましくは３０〜９０℃の範囲、より好ましくは５０〜９０℃の範囲）の低温に設定した。このようにＡＬＤ法における成膜温度（反応温度）を低温に設定することにより、絶縁層３１の上面３１Ａ及び配線層３２の表面上に、バリア膜３３として、炭素原子を含有するアルミナ膜を成膜することができる。以下に、成膜温度を低温に設定した場合のバリア膜３３の成膜原理について考察する。
図６（ａ）に示すように、反応ガスとしてＨ２Ｏが供給されると、絶縁層３１の上面３１ＡにＯＨ基が吸着する。続いて、図６（ｂ）に示すように、プリカーサとしてトリメチルアルミニウム（ＴＭＡ）が供給されると、ＴＭＡのＡｌ原子と絶縁層３１上に吸着されたＯ原子が化学反応し、反応生成物としてメタン（ＣＨ４）が発生する。次いで、図６（ｃ）に示すように、反応ガスとしてＨ２Ｏが供給されると、このＨ２ＯのＯ原子と絶縁層３１上のＡｌ原子が反応し、反応生成物としてＣＨ４が発生する。このとき、成膜温度が９０℃以下の低温に設定されていると、反応温度が低くなるため、絶縁層３１上のＡｌ原子にＣＨＸ基（図中梨地模様の部分参照）が残ると推測される。すなわち、上述した反応サイクルにより、絶縁層３１の上面３１Ａ上に、炭素原子が含有された１層のアルミナ膜が成膜される。続いて、図７（ａ）に示すように、プリカーサとしてＴＭＡが供給されると、ＴＭＡのＡｌ原子と絶縁層３１上のＯ原子が反応し、反応生成物としてＣＨ４が発生する。次いで、図７（ｂ）に示すように、反応ガスとしてＨ２Ｏが供給されると、このＨ２ＯのＯ原子と絶縁層３１上のＡｌ原子が反応し、反応生成物としてＣＨ４が発生する。このとき、成膜温度が９０℃以下の低温に設定されているため、上記同様に、絶縁層３１上のＡｌ原子にＣＨＸ基（図中梨地模様の部分参照）が残ると推測される。そして、このような反応サイクルが所定回数繰り返されることによって、絶縁層３１の上面３１Ａ上に、炭素原子が含有されたアルミナ膜（つまり、バリア膜３３）が所望の膜厚で成膜されると推測される。このように成膜されたバリア膜３３は、アルミナ膜のＡｌ原子に結合されたＣＨＸ基を有している。
なお、ここでは、絶縁層３１の上面３１Ａ上にバリア膜３３を成膜する原理について考察したが、配線層３２の表面（上面及び側面）上にバリア膜３３を成膜する原理についても同様に考察することができる。
ここで、上述のように成膜温度を低温に設定することにより、炭素原子が含有されたアルミナ膜が成膜されることを裏付ける実験結果について説明する。
（実験条件）
まず、評価用のサンプルを１０種類作製した。具体的には、各サンプルでは、絶縁層３１の上面３１Ａ上に、プリカーサとしてＴＭＡを用い、反応ガスとしてＨ２Ｏを用いたＡＬＤ法により、膜厚２０ｎｍのアルミナ膜を形成した。このとき、ＡＬＤ法における成膜温度を各サンプルで異なる温度に設定した。具体的には、サンプルＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊにおける成膜温度をそれぞれ、３０℃、５０℃、７０℃、８０℃、９０℃、１１０℃、１３０℃、１８０℃、２３０℃、２５０℃に設定した。なお、成膜温度以外のＡＬＤ法における成膜条件は全てのサンプルＡ〜Ｊで同一に設定されている。
次に、このように作製された全てのサンプルＡ〜Ｊについて、Ｘ線光電子分光法（ＸＰＳ法）により、絶縁層３１上に形成されたアルミナ膜中の炭素原子の含有率を測定した。このＸＰＳ法の測定条件を以下に説明する。Ｘ線光電子分光分析装置としてＵＬＶＡＣ−ＰＨＩ製のＱｕａｎｔｅｒａ ＳＸＭを用いる。まず、アルゴン（Ａｒ）イオンによるスパッタリング（エッチング）にて試料表面（ここでは、アルミナ膜の表面）を清浄化した。このスパッタリング条件は、加速電圧を３ｋＶとし、スパッタリング時間を６０秒間とした。このスパッタリング時間は、アルミナ膜中のアルミニウム（Ａｌ）と酸素（Ｏ）とがＸＰＳ法により安定して検出可能となるまでの時間に設定されている。そして、スパッタリング時間だけスパッタリングを実施した後、１２秒毎に複数回（ここでは、５回）、アルミナ膜中の炭素原子含有率を測定した。すなわち、アルミナ膜の表面からの深さが互いに異なるアルミナ膜中の複数（ここでは、５つ）の位置において、炭素原子の含有率をそれぞれＸＰＳ法により測定した。そして、測定した複数（ここでは、５つ）の炭素原子の含有率を平均化した平均値を、各サンプルＡ〜Ｊにおける炭素原子含有率として算出した。なお、以下の説明では、便宜上、上述したＸＰＳ法により測定された炭素原子含有率（平均値）を単に「炭素原子含有率」と称する。
（実験結果）
以上説明したＸＰＳ法により測定された各サンプルＡ〜Ｊの炭素原子含有率は以下の通りである。
サンプルＡ（成膜温度３０℃）：炭素原子含有率＝３．６ａｔｏｍｉｃ％
サンプルＢ（成膜温度５０℃）：炭素原子含有率＝２ａｔｏｍｉｃ％
サンプルＣ（成膜温度７０℃）：炭素原子含有率＝０．９ａｔｏｍｉｃ％
サンプルＤ（成膜温度８０℃）：炭素原子含有率＝０．４ａｔｏｍｉｃ％
サンプルＥ（成膜温度９０℃）：炭素原子含有率＝０．２ａｔｏｍｉｃ％
サンプルＦ（成膜温度１１０℃）：炭素原子含有率＝０．１ａｔｏｍｉｃ％
サンプルＧ（成膜温度１３０℃）：炭素原子含有率＝０ａｔｏｍｉｃ％
サンプルＨ（成膜温度１８０℃）：炭素原子含有率＝０ａｔｏｍｉｃ％
サンプルＩ（成膜温度２３０℃）：炭素原子含有率＝０ａｔｏｍｉｃ％
サンプルＪ（成膜温度２５０℃）：炭素原子含有率＝０ａｔｏｍｉｃ％
以上の結果をグラフ化して図１０に示した。図１０から明らかなように、アルミナ膜の成膜温度を低くするほど、そのアルミナ膜中の炭素原子含有率が大きくなることが分かる。具体的には、従来のＡＬＤ法のように成膜温度を１３０℃以上の高温に設定した場合（サンプルＧ〜Ｊ）には、アルミナ膜中の炭素原子含有率がＸＰＳ法による検出限界以下（ここでは、０．１ａｔｏｍｉｃ％未満）であった。これに対し、ＡＬＤ法における成膜温度を１１０℃以下の低温に設定すると、その成膜温度を低温に設定するほど、アルミナ膜中の炭素原子含有率が大きくなる。
この実験結果から裏付けられるように、図４（ａ）に示したバリア膜３３をＡＬＤ法により成膜する際の成膜温度を９０℃以下に設定することにより、炭素原子が含有されたアルミナ膜（バリア膜３３）を、絶縁層３１及び配線層３２の表面上に成膜することができる。
次に、図４（ｂ）に示す工程では、バリア膜３３上に、そのバリア膜３３の表面全面を被覆する絶縁層３４を形成する。絶縁層３４として樹脂フィルムを用いる場合には、例えば、バリア膜３３上に樹脂フィルムを熱圧着によりラミネートすることにより絶縁層３４を形成することができる。また、絶縁層３４として液状又はペースト状の絶縁性樹脂を用いる場合には、絶縁層３４の上面に液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布することにより絶縁層３４を形成することができる。
このとき、バリア膜３３の表面に、絶縁層３４の樹脂成分と同じ炭素原子が含有されているため、バリア膜３３と絶縁層３４との密着強度を向上させることができる。
続いて、図４（ｃ）に示す工程では、絶縁層３４及びバリア膜３３を厚さ方向に貫通するビアホール３４Ｘを形成する。ビアホール３４Ｘは、例えば、ＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。また、フォトリソグラフィ法により、絶縁層３４を厚さ方向に貫通する貫通孔を形成し、その貫通孔に露出するバリア膜３３をドライエッチングやウェットエッチングにより除去することにより、ビアホール３４Ｘを形成することもできる。なお、バリア膜３３をエッチング除去する場合には、金属層５３に対してバリア膜３３が選択的にエッチングされるようにエッチング液等の条件が設定される。
次いで、レーザ加工法によりビアホール３４Ｘを形成した場合には、デスミア処理により、ビアホール３４Ｘの底部に露出する配線層３２の上面に付着した樹脂スミア（樹脂残渣）を除去する。
次に、図５（ａ）に示す工程では、図２（ａ）に示した工程と同様に、絶縁層３４の上面と、ビアホール３４Ｘの内側面と、ビアホール３４Ｘの底部に露出する配線層３２の上面とを連続的に被覆するシード層６０を形成する。シード層６０をスパッタリング法により形成する場合には、金属膜６１（Ｔｉ層）と金属膜６２（Ｃｕ）との２層構造のシード層６０を形成することができる。
続いて、図５（ｂ）に示す工程では、図２（ｂ）〜図３（ｃ）に示した工程と同様に、ビアホール３４Ｘを充填するビア配線３９と、絶縁層３４上に形成され、ビア配線３９を介して配線層３２と電気的に接続された配線層３５とを形成する。このとき、ビア配線３９は、ビアホール３４Ｘの内面に形成されたシード層６０と、シード層６０より内側のビアホール３４Ｘ内を充填する金属層６３とから構成されている。また、配線層３５は、絶縁層３４の上面に形成されたシード層６０と、そのシード層６０上及び金属層６３上に形成された金属層６４とから構成されている。
以上説明した製造工程により、図１（ｂ）に示した構造体を製造することができる。なお、ここでは説明を省略するが、図１（ａ）に示したバリア膜３６，４３，４６は、バリア膜３３と同様の方法により形成することができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）成膜温度を９０℃以下の低温に設定したＡＬＤ法により、絶縁層３１の上面３１Ａと配線層３２の上面及び側面とを被覆するバリア膜３３を形成した。これにより、バリア膜３３に、そのバリア膜３３上に形成される絶縁層３４の樹脂成分と同じ炭素原子を含有させることができる。このバリア膜３３中に含有された炭素原子によって、バリア膜３３と絶縁層３４との密着強度を向上させることができる。この結果、配線層３２及びバリア膜３３及び絶縁層３４の界面で剥離が生じることを好適に抑制できる。
（２）また、配線層３２及びバリア膜３３及び絶縁層３４の界面での剥離の発生が抑制されるため、バイアスＨＡＳＴなどの信頼性試験時に、配線層３２が酸化等により腐食することを好適に抑制することができる。
（３）さらに、配線層３２の腐食が抑制されるため、隣接する配線層３２間の絶縁劣化を抑制することができ、配線層３２における配線抵抗が上昇することを好適に抑制することができる。
（４）さらに、配線層３２の腐食が抑制されるため、配線層３２の表面が凹凸に形成されることが抑制される。これにより、高周波伝送特性が低下することを好適に抑制することができる。
（実験結果）
ここで、上述したように、バリア膜３３に炭素原子を含有させることによってバリア膜３３と絶縁層３４との密着強度が向上することを裏付ける実験結果について説明する。
まず、図２（ａ）〜図３（ｃ）に示した製造工程により、絶縁層３１の上面３１Ａに配線層３２を形成した。このとき、金属膜５１（Ｔｉ層）の厚さを３０ｎｍとし、金属膜５２（Ｃｕ層）の厚さを３００ｎｍとし、金属層５３の厚さを２μｍとした。また、配線層３２のラインアンドスペースを２μｍ／２μｍに設定した。
次に、ＡＬＤ法により、絶縁層３１の上面３１Ａと配線層３２の上面及び側面を被覆するバリア膜３３を形成した。ＡＬＤ法では、プリカーサとしてＴＭＡを用い、反応ガスとしてＨ２Ｏを用いた。このＡＬＤ法における成膜温度を、３０℃（サンプル１）、５０℃（サンプル２）、８０℃（サンプル３）、９０℃（サンプル４）、１１０℃（サンプル５）、１３０℃（サンプル６）と変化させて５種類のサンプルを作製した。続いて、各サンプル１〜６のバリア膜３３上に絶縁層３４を形成した。なお、全てのサンプル１〜６において、バリア膜３３の厚さを５ｎｍとし、配線層３２の上面から絶縁層３４の上面までの厚さを５μｍとした。
（評価方法）
各サンプル１〜６の構造体に対してバイアスＨＡＳＴを実施した。バイアスＨＡＳＴの条件は、温度：１３０℃、湿度：８５％ＲＨ、印加電圧：３．５Ｖ、時間：９６時間である。バイアスＨＡＳＴの実施後における各サンプル１〜６の構造体の断面を走査イオン顕微鏡（ＳＩＭ）により観察し、配線層３２及びバリア膜３３及び絶縁層３４の界面の剥離状態を観察した。また、上記ＳＩＭにより、配線層３２の腐食具合についても観察した。
また、各サンプル１〜６について、隣接する配線層３２間における絶縁層３４の抵抗値を、バイアスＨＡＳＴの実施前後で測定した。ここで、絶縁層３４の抵抗値は１ＭΩ以上あれば、実用上支障のない絶縁信頼性を有すると言える。そこで、バイアスＨＡＳＴ実施後の絶縁層３４の抵抗値が１ＭΩ以上である場合は「ＯＫ（配線間絶縁劣化無し）」と判定し、バイアスＨＡＳＴ実施後の絶縁層３４の抵抗値が１ＭΩ未満である場合は「ＮＧ（配線間絶縁劣化有り）」と判定した。さらに、各サンプル１〜６について、配線層３２の抵抗値をバイアスＨＡＳＴの実施前後で測定した。ここで、バイアスＨＡＳＴの実施前後における配線層３２の抵抗値の変化率（上昇率）が１０％以下であれば、実用上支障はない。そこで、バイアスＨＡＳＴの実施前後における配線層３２の抵抗値の上昇率が１０％以下である場合は「ＯＫ（配線抵抗変化無し）」と判定し、配線層３２の抵抗値の上昇率が１０％よりも大きい場合は「ＮＧ（配線抵抗変化有り）」と判定した。
以上説明した４種類の評価結果を図１１に示した。この図１１に示す６種類のサンプル１〜６は各々５個ずつ用意されており、それら５個の評価結果を示している。なお、配線抵抗の上昇率は、６種類のサンプル１〜６でそれぞれ用意した５個のサンプルに対する評価結果（上昇率）を平均した平均値を示している。また、図１１に示す炭素原子含有率は、図１０で説明した実験結果で求められた、各成膜温度における炭素原子含有率を示している。
（評価結果）
図１１に示すように、ＡＬＤ法における成膜温度を１３０℃と高温に設定したサンプル６（つまり、バリア膜３３に炭素原子が含有されていないサンプル６）では、配線層３２及びバリア膜３３及び絶縁層３４の界面で剥離が発生していることが確認された。また、サンプル６では、配線層３２に腐食が発生していることが確認された。これは、バリア膜３３と絶縁層３４との密着性が弱く、配線層３２及びバリア膜３３及び絶縁層３４の界面で剥離が生じると、その剥離によって生じた空間にバイアスＨＡＳＴ時に水分が溜まり、その水分に起因して配線層３２の表面が酸化等により腐食するためと考えられる。さらに、サンプル６では、５個のサンプル中１個のサンプルで配線間絶縁劣化が確認され、配線抵抗の上昇率も１０．８％（≧１０％）であった。これは、配線層３２の表面が腐食したことに起因して、隣接する配線層３２間に位置する絶縁層３４の抵抗値が低下し、配線層３２の抵抗値が上昇したためと考えられる。
また、ＡＬＤ法における成膜温度を１１０℃に設定したサンプル５では、サンプル６に比して、配線間絶縁劣化及び配線抵抗の上昇率の改善が見られる。このような改善は、バリア膜３３に炭素原子が含有されたことに由来するものと考えられる。しかし、サンプル５では、サンプル６と同様に、配線層３２及びバリア膜３３及び絶縁層３４の界面で剥離が発生していることが確認され、配線層３２に腐食が発生していることが確認された。
これに対し、ＡＬＤ法における成膜温度を９０℃以下に設定したサンプル１〜４では、配線層３２及びバリア膜３３及び絶縁層３４の界面で剥離が発生していないことが確認され、配線層３２に腐食が発生していないことが確認された。このような剥離及び腐食の発生防止は、サンプル５，６に比して、バリア膜３３に炭素原子が大量に含有されたことに由来するものと考えられる。すなわち、バリア膜３３中の炭素原子含有率が０．２ａｔｏｍｉｃ％以上となると、そのバリア膜３３と絶縁層３４との密着強度が向上し、それらの界面で剥離が生じることが抑制されると推測される。さらに、サンプル１〜４では、上記剥離の発生が抑制されたことで、配線層３２に腐食が発生することが抑制されるため、サンプル５，６に比して配線間絶縁劣化及び配線抵抗の上昇率の改善が確認された。
図１０及び図１１の結果から、ＡＬＤ法における成膜温度を９０℃以下に設定してバリア膜３３を成膜することにより、バリア膜３３中の炭素含有率を０．２ａｔｏｍｉｃ％以上とすることができ、さらにバリア膜３３と絶縁層３４との密着強度を向上させることができる。すなわち、ＡＬＤ法における成膜温度を９０℃以下に設定することにより、成膜温度を９０℃よりも高温に設定した場合よりも、バリア膜３３と絶縁層３４との密着強度を向上させることができる。また、バリア膜３３中の炭素原子含有率を０．２ａｔｏｍｉｃ％以上とすることにより、バリア膜３３に炭素原子が含有されていない場合よりも、バリア膜３３と絶縁層３４との密着強度を向上させることができる。
以上のことから、本実施形態では、ＡＬＤ法における成膜温度が９０℃以下に設定されており、バリア膜３３中の炭素原子含有率が０．２〜１０．０ａｔｏｍｉｃ％以上となるように設定されている。ここで、ＡＬＤ法における成膜温度、つまりＡＬＤ装置の成膜室の温度を３０℃未満に設定すると、成膜室を冷却するための冷却装置が必要となり、生産コストが増大する。このため、生産性の観点から、ＡＬＤ法における成膜温度は３０〜９０℃の範囲に設定することが好ましく、バリア膜３３中の炭素原子含有率は０．２〜３．６ａｔｏｍｉｃ％の範囲であることが好ましい。さらに、ＡＬＤ装置は、プリカーサや反応ガスを収容するタンクと、そのタンクと成膜室とを繋ぎ、タンクから成膜室にプリカーサ等を供給するための供給路とを有している。この供給路の温度は、通常、１５０℃程度の高温に設定されている。ここで、成膜室の温度（成膜温度）は、生産性の観点から、供給路の温度に極力近づけることが望ましい。そこで、生産性の観点から、ＡＬＤ法における成膜温度は５０〜９０℃の範囲に設定することがより好ましく、バリア膜３３中の炭素原子含有率は０．２〜２．０ａｔｏｍｉｃ％の範囲であることがより好ましい。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態の配線基板１０において、コア基板２０の上面と、配線層２２の上面及び側面とを被覆するバリア膜を形成するようにしてもよい。また、コア基板２０の下面と、配線層２３の下面及び側面を被覆するバリア膜を形成するようにしてもよい。
・上記実施形態では、プリカーサとしてＴＭＡを用い、反応ガスとしてＨ２Ｏを用いたＡＬＤ法によりバリア膜３３を成膜した。これに限らず、例えば、プリカーサとしてＴＭＡを用い、反応ガスとしてオゾン（Ｏ３）を用いたＡＬＤ法によりバリア膜３３を成膜してもよい。この場合にも、ＡＬＤ法における成膜温度を９０℃以下に設定することにより、上記実施形態と同様に、バリア膜３３に炭素原子を含有させることができる。
・また、プリカーサとしてＴＭＡを用い、反応ガスとしてＨ２Ｏ又はＯ３を用いたプラズマＡＬＤ法によりバリア膜３３を成膜してもよい。この場合にも、プラズマＡＬＤ法における成膜温度を９０℃以下に設定することにより、上記実施形態と同様に、バリア膜３３に炭素原子を含有させることができる。
・あるいは、バリア膜３３（つまり、アルミナ膜）を高周波（ＲＦ）スパッタリングや直流（ＤＣ）スパッタリングにより成膜してもよい。例えば、ＲＦスパッタリングでは、通常、アルミナターゲットにＡｒイオンをスパッタリングしてアルミナ膜を成膜する。このとき、Ａｒガスに、ＣＯやＣＯ２等の炭素原子を含んだガスを添加することにより、炭素原子が含有されたアルミナ膜（バリア膜３３）を成膜することができる。また、ＤＣスパッタリングでは、通常、アルミターゲットにＡｒイオンをスパッタリングしてアルミナ膜を成膜する。このとき、Ａｒガスに、ＣＯやＣＯ２等の炭素原子を含んだガスを添加することにより、炭素原子が含有されたアルミナ膜（バリア膜３３）を成膜することができる。なお、ＲＦスパッタリング及びＤＣスパッタリングでは、バリア膜３３中の炭素原子含有率が０．２〜１０．０ａｔｏｍｉｃ％の範囲（好ましくは０．２〜３．６ａｔｏｍｉｃ％の範囲、より好ましくは０．２〜２．０ａｔｏｍｉｃ％の範囲）となるように、Ａｒガスに添加するＣＯやＣＯ２の量を適宜調整する。
・上記実施形態において、配線層３２の下地層となる絶縁層３１の材料は樹脂材料に限定されない。例えば、絶縁層３１の材料として、酸化珪素、窒化珪素、炭化珪素、アルミナ、窒化アルミニウム等の無機絶縁材料を用いることもできる。このような無機絶縁材料からなる絶縁層３１は、例えば、熱酸化法、ＣＶＤ法、ＡＬＤ法、スパッタリング法、ゾルゲル法や焼成法等を用いて形成することができる。
・上記実施形態の配線構造３０における配線層３２，３５及び絶縁層３１，３４の層数や配線の取り回しなどは様々に変形・変更することが可能である。
・上記実施形態の配線構造４０における配線層４２，４５及び絶縁層４１，４４の層数や配線の取り回しなどは様々に変形・変更することが可能である。
・上記実施形態の配線基板１０において、ソルダレジスト層３７，４７を省略してもよい。
・上記実施形態では、コア基板２０を有する配線基板１０に具体化したが、コア基板２０を有していない配線基板１０に具体化してもよい。
・上記各実施形態並びに各変形例は適宜組み合わせてもよい。
１０ 配線基板
３１ 絶縁層（第１絶縁層）
３２ 配線層（第１配線層）
３３ バリア膜
３４ 絶縁層（第２絶縁層）
３４Ｘ ビアホール
３５ 配線層（第２配線層）
３９ ビア配線
５０，６０ シード層
５１，５２，６１，６２ 金属膜

Claims (8)

  1. 第１絶縁層と、
    前記第１絶縁層の上面に形成された配線層と、
    前記第１絶縁層の上面及び前記配線層の上面及び側面を被覆するバリア膜と、
    前記バリア膜の上面及び側面を被覆する第２絶縁層と、を有し、
    前記配線層は、シード層と、前記シード層上に形成された金属層とからなり、
    前記バリア膜は、前記金属層の上面と、前記金属層の側面と、前記シード層の側面とを被覆しており、
    前記バリア膜は、炭素原子含有率が０．２〜３．６ａｔｏｍｉｃ％の範囲となるアルミナ膜であることを特徴とする配線基板。
  2. 前記バリア膜は、前記炭素原子含有率が０．２〜２．０ａｔｏｍｉｃ％の範囲となるアルミナ膜であることを特徴とする請求項１に記載の配線基板。
  3. 前記バリア膜は、前記アルミナ膜中のＡｌ原子に結合したＣＨＸ基を有することを特徴とする請求項１又は２に記載の配線基板。
  4. 前記配線層のラインアンドスペースは、２μｍ／２μｍ以下であることを特徴とする請求項１〜３のいずれか一項に記載の配線基板。
  5. 第１絶縁層の上面に第１配線層を形成する工程と、
    前記第１絶縁層の上面及び前記第１配線層の上面及び側面を被覆するバリア膜を形成する工程と、
    前記バリア膜の上面及び側面を被覆する第２絶縁層を形成する工程と、を有し、
    前記第１配線層は、シード層と、前記シード層上に形成された金属層とからなり、
    前記バリア膜は、前記金属層の上面と、前記金属層の側面と、前記シード層の側面とを被覆するように形成され、
    前記バリア膜は、プリカーサとしてトリメチルアルミニウムを用い、反応ガスとしてＨ２Ｏ又はＯ３を用いて成膜温度を９０℃以下に設定したＡＬＤ（Atomic Layer Deposition）法により形成されることを特徴とする配線基板の製造方法。
  6. 前記バリア膜を形成する工程では、前記ＡＬＤ法における前記成膜温度を３０〜９０℃の範囲に設定したことを特徴とする請求項５に記載の配線基板の製造方法。
  7. 前記バリア膜を形成する工程では、前記ＡＬＤ法における前記成膜温度を５０〜９０℃の範囲に設定したことを特徴とする請求項５に記載の配線基板の製造方法。
  8. 前記第２絶縁層及び前記バリア膜を厚さ方向に貫通し、前記第１配線層の上面の一部を露出するビアホールを形成する工程と、
    前記ビアホールを充填するビア配線を形成するとともに、前記ビア配線上及び前記第２絶縁層上に、前記ビア配線を介して前記第１配線層と電気的に接続される第２配線層を形成する工程と、を更に有する請求項５〜７のいずれか一項に記載の配線基板の製造方法。
JP2015255104A 2015-12-25 2015-12-25 配線基板及び配線基板の製造方法 Active JP6676370B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015255104A JP6676370B2 (ja) 2015-12-25 2015-12-25 配線基板及び配線基板の製造方法
US15/381,964 US9780032B2 (en) 2015-12-25 2016-12-16 Wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015255104A JP6676370B2 (ja) 2015-12-25 2015-12-25 配線基板及び配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2017118068A JP2017118068A (ja) 2017-06-29
JP2017118068A5 JP2017118068A5 (ja) 2018-11-22
JP6676370B2 true JP6676370B2 (ja) 2020-04-08

Family

ID=59087965

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015255104A Active JP6676370B2 (ja) 2015-12-25 2015-12-25 配線基板及び配線基板の製造方法

Country Status (2)

Country Link
US (1) US9780032B2 (ja)
JP (1) JP6676370B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102595293B1 (ko) * 2018-02-12 2023-10-30 삼성전자주식회사 인쇄 회로 기판 및 이를 포함하는 반도체 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144811A (ja) 1991-11-22 1993-06-11 Hitachi Ltd 薄膜半導体装置及びその製造方法
JP2003023252A (ja) 2001-07-10 2003-01-24 Ibiden Co Ltd 多層プリント配線板
US6812110B1 (en) * 2003-05-09 2004-11-02 Micron Technology, Inc. Methods of forming capacitor constructions, and methods of forming constructions comprising dielectric materials
TWI388078B (zh) * 2008-01-30 2013-03-01 Osram Opto Semiconductors Gmbh 電子組件之製造方法及電子組件
JP5672832B2 (ja) * 2010-08-06 2015-02-18 富士通セミコンダクター株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
US9780032B2 (en) 2017-10-03
US20170186684A1 (en) 2017-06-29
JP2017118068A (ja) 2017-06-29

Similar Documents

Publication Publication Date Title
JP6668723B2 (ja) インダクタ部品
JP5602584B2 (ja) 配線基板及びその製造方法
JP4564342B2 (ja) 多層配線基板およびその製造方法
US9875957B2 (en) Wiring substrate and semiconductor device
JP4708407B2 (ja) キャパシタ内蔵型印刷回路基板及びその製造方法
JP5585426B2 (ja) 配線板、電子部品内蔵基板、配線板の製造方法及び電子部品内蔵基板の製造方法
US9232644B2 (en) Wiring substrate
JP2008141070A (ja) 配線基板及びその製造方法
JP2012216773A (ja) 配線基板及びその製造方法
WO2009113198A1 (ja) インターポーザー及びインターポーザーの製造方法
JP5221887B2 (ja) 配線基盤の製造方法
JP2022159478A (ja) キャパシタ内蔵ガラス回路基板及びキャパシタ内蔵ガラス回路基板の製造方法
US8872040B2 (en) Wiring structure and manufacturing method thereof, and electronic apparatus and manufacturing method thereof
US9591771B2 (en) Printed wiring board and method for manufacturing printed wiring board
JP6676370B2 (ja) 配線基板及び配線基板の製造方法
JP4227973B2 (ja) 基板、電子部品、及び、これらの製造方法
JP5865769B2 (ja) 多層配線基板の製造方法
JP4547164B2 (ja) 配線基板の製造方法
JP2016213254A (ja) 配線構造及びその製造方法、並びに半導体装置
JP4445778B2 (ja) 配線基板の製造方法
JP5609424B2 (ja) セラミック多層基板およびその製造方法
JP2016207841A (ja) 配線基板及びその製造方法
JP5846252B2 (ja) 電子部品内蔵基板
JP2019012771A (ja) 回路基板、電子装置、及び、回路基板の製造方法
JP5493020B2 (ja) 配線基板の製造方法及び半導体パッケージの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181011

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200303

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200312

R150 Certificate of patent or registration of utility model

Ref document number: 6676370

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150