KR20160010960A - 인쇄회로기판 및 그 제조방법 - Google Patents

인쇄회로기판 및 그 제조방법 Download PDF

Info

Publication number
KR20160010960A
KR20160010960A KR1020140091766A KR20140091766A KR20160010960A KR 20160010960 A KR20160010960 A KR 20160010960A KR 1020140091766 A KR1020140091766 A KR 1020140091766A KR 20140091766 A KR20140091766 A KR 20140091766A KR 20160010960 A KR20160010960 A KR 20160010960A
Authority
KR
South Korea
Prior art keywords
circuit pattern
insulating layer
metal plate
forming
bump pad
Prior art date
Application number
KR1020140091766A
Other languages
English (en)
Inventor
백용호
고영관
조정현
이재언
최재훈
박정현
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140091766A priority Critical patent/KR20160010960A/ko
Priority to US14/735,870 priority patent/US20160021744A1/en
Priority to CN201510369665.4A priority patent/CN105282969B/zh
Publication of KR20160010960A publication Critical patent/KR20160010960A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil

Abstract

본 발명은 절연층의 일면으로 상면이 노출되도록 상기 절연층 내에 매립된 제 1 회로패턴; 상기 제 1 회로패턴의 하면과 접하도록 상기 절연층 내에 매립된 결합 패드; 및 상기 절연층의 일면 상에 돌출되도록 상기 제 1 회로패턴의 상면 상에 형성된 범프 패드;를 포함하는 인쇄회로기판에 관한 것이다.

Description

인쇄회로기판 및 그 제조방법{Printed circuit board and manufacturing method thereof}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
인쇄회로기판은 절연재에 구리와 같은 전도성 재료로 회로 패턴을 형성한 것으로, 최근 전자 부품의 소형화, 박형화 추세에 대응하기 위하여 회로 패턴이 절연재에 매립되어 있는 임베디드 패턴(Embedded Pattern) 구조의 인쇄회로기판이 사용되고 있다.
한국공개특허 제2013-0057186호
본 발명은 회로패턴이 안정적으로 매립된 임베디드 패턴 구조이면서 실장 부품 등과의 접속성을 향상시킨 인쇄회로기판 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 절연층의 일면으로 상면이 노출되도록 상기 절연층 내에 매립된 제 1 회로패턴; 상기 제 1 회로패턴의 하면과 접하도록 상기 절연층 내에 매립된 결합 패드; 및 상기 절연층의 일면 상에 돌출되도록 상기 제 1 회로패턴의 상면 상에 형성된 범프 패드;를 포함하는 인쇄회로기판을 제공한다.
상기 범프 패드는 상기 제 1 회로패턴과 인접한 하면이 상면보다 면적이 넓은 형상을 나타낸다.
본 발명의 일 실시형태에 따르면, 회로패턴이 절연층 내에 안정적으로 매립되어 어셈블리(Ass'y) 시 떨어져 나가는 불량을 방지할 수 있으며, 돌출된 형상의 범프 패드가 선택적으로 형성됨으로써 실장 부품 등과의 접속성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 2는 도 1의 'A' 부분의 확대도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 결합 패드의 구조를 나타내는 부분 단면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 결합 패드의 구조를 나타내는 부분 단면도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 6 내지 도 23은 본 발명의 일 실시형태에 따른 인쇄회로기판의 제조방법을 순차적으로 나타내는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
인쇄회로기판
도 1은 본 발명의 일 실시형태에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 인쇄회로기판은 절연층(200), 상기 절연층(200)의 일면으로 상면이 노출되도록 상기 절연층(200) 내에 매립된 제 1 회로패턴(110), 상기 제 1 회로패턴(110)과 접하도록 상기 절연층(200) 내에 매립된 결합 패드(80) 및 상기 절연층(200)의 일면 상에 돌출되도록 제 1 회로패턴(110) 상에 형성된 범프 패드(50)를 포함한다.
종래에는 어셈블리(Ass'y) 시 매립된 회로패턴이 떨어져 나가는 불량이 자주 발생하였다. 이는 절연층 내에 회로패턴이 매립된 임베디드 패턴 구조를 형성하기 위하여 금속판을 에칭하는 과정에서 매립된 회로패턴의 일부가 과에칭되어 절연층과 매립된 회로패턴 간의 단차가 발생하고, 틈(crevice)이 발생하기 때문이다.
이에 본 발명의 일 실시형태는 절연층(200) 내에 매립된 상기 제 1 회로패턴(110)의 하면과 접하도록 결합 패드(80)를 형성함으로써 어셈블리(Ass'y) 시 매립된 회로패턴이 떨어져 나가지 않고 안정적으로 매립될 수 있게 하였다.
한편, 절연층(200)의 일면으로 노출된 제 1 회로패턴(110)의 상면은 절연층(200)의 일면과 동일 평면에 위치하거나, 절연층과 매립된 회로패턴 간에 단차가 발생하여 제 1 회로패턴(110)의 상면이 절연층(200)의 일면보다 낮게 위치한다.
이와 같이, 절연층(200)의 일면과 동일 평면 또는 낮은 위치에 매립 형성된 제 1 회로패턴(110)은 IC 등의 전자부품을 실장할 때 접속 불량이 발생할 수 있으며, 특히 제 1 회로패턴(110)이 절연층(200)보다 낮게 위치하는 경우 접속 불량의 확률이 더욱 커진다.
이에 본 발명의 일 실시형태에 따른 인쇄회로기판은 매립 형성된 제 1 회로패턴(110) 중 일부 제 1 회로패턴(110)의 상면 상에 선택적으로 범프 패드(50)를 형성한다.
상기 범프 패드(50)는 절연층(200)의 일면 상에 돌출되게 형성되기 때문에 실장 부품 등과의 접속성을 향상시킬 수 있다.
상기 절연층(200)의 일면과 대향하는 타면 상에는 제 2 회로패턴(120)이 배치될 수 있으며, 상기 절연층(200)을 관통하여 제 1 회로패턴(110) 및 제 2 회로패턴(120)을 연결시키는 비아(150)가 배치될 수 있다.
상기 절연층(200)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제 1 회로패턴(110) 및 제 2 회로패턴(120)은 회로패턴용 도전성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 예를 들어, 구리(Cu)를 사용할 수 있다.
상기 비아(150)는 상기 제 1 회로패턴(110) 및 제 2 회로패터S(120)과 동일 물질로 이루어질 수 있으며, 예를 들어, 구리(Cu)를 사용할 수 있으나, 반드시 이에 제한되는 것은 아니며, 도전성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
상기 인쇄회로기판의 표면에는, 제 1 회로패턴(110) 및 제 2 회로패턴(120) 중 접속 패드용 회로패턴을 노출시키도록 형성된 솔더 레지스트(300)가 배치될 수 있다.
도 2는 도 1의 'A' 부분의 확대도이다.
도 2를 참조하면, 상기 범프 패드(50)는 상기 제 1 회로패턴(110)의 상면(111) 상에 형성되어 상기 절연층(200)의 일면 상에 돌출된다.
상기 제 1 회로패턴(110)의 상면(111)과 인접한 면을 범프 패드(50)의 하면(52), 상기 하면(52)과 대향하는 면을 범프 패드(50)의 상면(51)이라 할 때, 하면(52)의 면적이 상면(51)의 면적보다 넓게 형성된다.
상기 범프 패드(50)의 하면(52)이 상면(51)보다 넓게 형성됨으로써 언더컷(undercut)에 의한 목(neck) 절단 위험성을 없애고, 안정적인 범프 패드(50) 구조를 구현하여 신뢰성이 향상될 수 있다.
상기 범프 패드(50)는 범프 패드(50)의 상면(51)으로부터 하면(52)으로 갈수록, 즉, 절연층(200)의 방향으로 갈수록 직경이 커지는 테이퍼(taper) 형상일 수 있다.
한편, 상기 제 1 회로패턴(110)과 인접한 상기 범프 패드(50)의 하면(52)의 폭(WB)은 상기 제 1 회로패턴(110)의 폭(WC)과 동일하거나 넓게 형성된다.
상기 범프 패드(50)의 하면(52)의 폭(WB)을 상기 제 1 회로패턴(110)의 폭(WC)과 동일하거나 넓게 형성함으로써 안정적인 범프 패드(50)를 형성하고, 범프 패드(50)와 솔더(solder) 간의 접합 면적을 증가시킬 수 있다.
상기 결합 패드(80)는 상기 제 1 회로패턴(110)의 하면(112)과 접하도록 상기 절연층(200) 내에 매립된다.
본 발명의 일 실시형태에 따르면, 상기 결합 패드(80)의 폭(WP)은 상기 제 1 회로패턴(110)의 폭(WC)보다 넓게 형성된다.
상기 제 1 회로패턴(110)의 폭(WC)보다 넓은 결합 패드(80)를 제 1 회로패 턴(110)의 하면(112)과 접하도록 형성함으로써 상기 제 1 회로패턴(110)이 절연층(200) 내에 보다 안정적으로 매립될 수 있다.
도 3 및 도 4는 본 발명의 다른 일 실시형태에 따른 결합 패드의 구조를 나타내는 부분 단면도이다.
도 3을 참조하면, 본 발명의 다른 일 실시형태에 따른 결합 패드(80)는 상기 제 1 회로패턴(110)의 하면(112)의 일부분과 접하도록 형성된다.
상기 제 1 회로패턴(110)의 하면(112)의 일부분과 접하는 결합 패드(80)를 도 3의 본 도면에서는 제 1 회로패턴(110)의 하면(112)의 가장자리와 접하는 형상으로 나타내었으나, 반드시 이에 제한되는 것은 아니며, 제 1 회로패턴(110)의 하면(112)의 일부분과 접하는 다양한 형상의 결합 패드가 형성될 수 있다.
도 4를 참조하면, 본 발명의 다른 일 실시형태에 따른 결합 패드(80)는 상기 제 1 회로패턴(110)의 하면(112)의 중앙부에 형성된다.
상기 제 1 회로패턴(110)의 중앙부에 형성되는 결합 패드(80)의 폭(WP)은 상기 제 1 회로패턴(110)의 폭(WC)보다 좁게 형성될 수 있다.
도 5는 본 발명의 다른 일 실시형태에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 인쇄회로기판은 상기 절연층(200)의 타면에 빌드업 층(500)이 더 적층된다.
이때, 상기 절연층(200)의 타면에 적층되는 빌드업 층(500)은 본 도면에서는 하나의 빌드업 층으로 나타내었으나, 이에 제한되는 것은 아니고, 당업자가 활용할 수 있는 범위 내에서 형성되는 것이라면 둘 이상의 빌드업 층이 형성될 수 있다.
인쇄회로기판의 제조방법
도 6 내지 도 23은 본 발명의 일 실시형태에 따른 인쇄회로기판의 제조방법을 순차적으로 나타내는 도면이다.
도 6을 참조하면, 캐리어 기판(10)을 마련한다.
상기 캐리어 기판(10)은 코어부(13), 코어부(13)의 양면에 배치된 내층 금속판(12) 및 내층 금속판(12) 상에 배치된 외층 금속판(11)을 포함한다.
상기 내층 금속판(12) 및 외층 금속판(11)은 각각 동박(Cu foil)일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 내층 금속판(12) 및 외층 금속판(11)의 접합면 중 적어도 일면은 내층 금속판(12)과 외층 금속판(11)의 분리가 용이하도록 표면처리가 될 수 있다.
도 7을 참조하면, 상기 외층 금속판(11) 상에 제 1 회로패턴(110) 형성용 개구부(21)를 가지는 제 1 도금 레지스트(20)를 형성한다.
상기 제 1 도금 레지스트(20)는 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
감광성 레지스트 필름을 도포하고, 패터닝 마스크를 형성한 후, 노광 및 현상 공정을 수행하여 상기 개구부(21)를 가지는 제 1 도금 레지스트(20)를 형성할 수 있다.
도 8을 참조하면, 상기 개구부(21)에 도전성 금속을 충진하여 제 1 회로패턴(110)을 형성한다.
상기 도전성 금속의 충진은, 예를 들어, 전해 도금 등의 공정을 적용하여 수행할 수 있으며, 상기 도전성 금속은 전기 전도성이 뛰어난 금속이라면 제한 없이 사용할 수 있으며, 예를 들어, 구리(Cu)를 사용할 수 있다.
도 9를 참조하면, 상기 제 1 도금 레지스트(20)를 제거한다.
도 10을 참조하면, 상기 제 1 회로패턴(110)이 형성된 외층 금속판(11) 상에 상기 제 1 회로패턴(110)을 덮는 제 1 절연층(210)을 형성한다.
도 11을 참조하면, 상기 제 1 회로패턴(110)의 일면이 노출되도록 상기 제 1 절연층(210)의 표면을 연삭한다.
상기 제 1 회로패턴(110)의 일면과 상기 제 1 절연층(210)의 표면이 동일 평면을 이루도록 상기 제 1 절연층(210)의 표면을 연삭할 수 있다.
다만, 반드시 이에 제한되는 것은 아니며, 상기 제 1 회로패턴(110)과 접하는 결합 패드(80)를 형성하기 위하여 상기 제 1 회로패턴(110)의 일면이 제 1 절연층(210)의 일면으로 노출되도록 형성하는 공정이라면 적용 가능하다.
도 12를 참조하면, 상기 제 1 절연층(210) 상에 결합 패드(80) 형성용 개구부(23)를 가지는 제 2 도금 레지스트(22)를 형성한다.
도 13을 참조하면, 상기 개구부(23)에 도전성 금속을 충진하여 결합 패드(80)를 형성한다.
상기 제 1 회로패턴(110)과 접하는 결합 패드(80)를 형성함으로써 어셈블리(Ass'y) 시 매립된 회로패턴이 떨어져 나가지 않고 안정적으로 매립될 수 있다.
상기 결합 패드(80)의 폭(WP)은 상기 제 1 회로패턴(110)의 폭(WC)보다 넓은 형상을 갖도록 형성될 수 있다. 또한, 상기 결합 패드(80)는 상기 제 1 회로패턴(110)의 일부분과 접하도록 형성될 수 있다.
상기 결합 패드(80) 형성용 개구부(23)를 가지는 제 2 도금 레지스트(22)를 다양한 형상으로 패터닝하여 상기 결합 패드(80)의 형상을 조절할 수 있다.
도 14를 참조하면, 상기 제 2 도금 레지스트(22)를 제거한다.
도 15를 참조하면, 상기 제 1 절연층(210) 상에 상기 결합 패드(80)를 덮는 제 2 절연층(220)을 형성한다.
도 16을 참조하면, 상기 제 1 회로패턴(110) 중 일부의 제 1 회로패턴(110)이 노출되도록 상기 제 2 절연층(220)에 비아홀(151)을 형성한다.
이때, 상기 비아홀(151)은 기계적 드릴 또는 레이져 드릴을 사용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.
여기에서, 상기 레이져 드릴은 CO2 레이져 또는 YAG 레이져 일 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 비아홀(151)의 형상을 본 도면에서는 하면으로 갈수록 직경이 작아지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 커지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
도 17을 참조하면, 비아홀(151)이 형성된 제 2 절연층(220) 상에 시드층(30)을 형성한다.
상기 시드층(30)은 무전해 도금을 수행하여 형성할 수 있으나, 이에 특별히 한정되는 것은 아니다.
도 18을 참조하면, 상기 시드층(30)이 형성된 제 2 절연층(220) 상에 제 2 회로패턴(120) 형성용 개구부(25)를 가지는 제 3 도금 레지스트(24)를 형성한다.
도 19를 참조하면, 상기 비아홀(151)을 충진하여 비아(150)를 형성하고, 상기 개구부(25)를 충진하여 제 2 회로패턴(120)을 형성한다.
상기 비아(150) 및 제 2 회로패턴(120)은 전해 도금 등의 공정을 적용하여 도전성 금속을 충진함으로써 형성할 수 있으며, 상기 도전성 금속은 전기 전도성이 뛰어난 금속이라면 제한 없이 사용할 수 있고, 예를 들어, 구리(Cu)를 사용할 수 있다.
상기 비아(150)를 통해 제 1 회로패턴(110) 및 제 2 회로패턴(120)은 전기적으로 연결된다.
상기 제 2 회로패턴(120)을 형성한 후, 상기 제 3 도금 레지스트(24)를 제거한다.
상술한 비아 및 회로패턴을 형성하는 과정을 반복하여 상기 절연층(200) 상에 빌드업 층(500)을 더 형성할 수 있다.(미도시) 이때, 적층 되는 빌드업 층은 2층뿐만 아니라 3층, 4층 또는 당업자가 활용할 수 있는 범위 내에서 형성되는 것이 가능하다.
도 20을 참조하면, 상기 내층 금속판(12)과 상기 외층 금속판(11)을 박리시킨다.
이때, 블레이드를 사용하여 박리시킬 수 있으나, 이에 한정되지 않으며, 당업계에 공지된 모든 방법이 사용될 수 있다.
다음으로, 박리된 인쇄회로기판(B)의 상기 외층 금속판(11)을 선택적으로 에칭하여 상기 제 1 회로패턴(110) 중 일부 제 1 회로패턴(110) 상에 선택적으로 범프 패드(50)를 형성한다.
도 21을 참조하면, 선택적으로 범프 패드(50)를 형성하기 위하여 본 발명의 일 실시형태는 상기 제 1 회로패턴(110)이 형성된 외층 금속판(11)의 일면과 대향하는 외층 금속판(11)의 타면에 에칭 레지스트(25)를 형성한다.
상기 에칭 레지스트(25)는 상기 제 1 회로패턴(110) 중 범프 패드(50)를 형성할 제 1 회로패턴(110)이 위치한 일부 영역에만 형성한다.
이때, 상기 에칭 레지스트(25)의 폭은 상기 제 1 회로패턴(110)의 폭보다 넓게 형성할 수 있다.
상기 에칭 레지스트(25)는 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
감광성 레지스트 필름을 도포하고, 패터닝 마스크를 형성한 후, 노광 및 현상 공정을 수행하여 범프 패드(50)를 형성할 제 1 회로패턴(110)이 위치한 일부 영역에만 선택적으로 에칭 레지스트(25)를 형성할 수 있다.
도 22를 참조하면, 상기 에칭 레지스트(25)가 형성되지 않은 영역의 외층 금속판(11)을 에칭해 제거함으로써 범프 패드(50)를 형성한다.
상기 에칭 레지스트(25)가 형성되지 않은 영역의 외층 금속판(11)은 제거되고, 에칭 레지스트(25)가 형성된 영역의 외층 금속판(11)이 제거되지 않고 잔존함으로써 범프 패드(50)가 형성된다.
상기 외층 금속판(11)이 제거된 영역은, 절연층(200)에 매립된 제 1 회로패턴(110)의 상면이 절연층(200)의 일면에 노출된다. 이때, 상기 제 1 회로패턴(110)의 상면은 절연층(200)의 일면과 동일 평면에 위치하거나 낮게 위치하게 된다. 상기 외층 금속판(11)을 에칭하는 과정에서 제 1 회로패턴(110)이 과에칭되어 절연층(200)과의 단차가 발생할 수 있다.
상기 선택적으로 형성된 범프 패드(50)는 외층 금속판(11) 중 제거되지 않고 잔존하는 금속판으로 이루어진다.
상기 에칭되지 않고 잔존하는 금속판으로 이루어진 범프 패드(50)는 상기 절연층(200)의 일면 상에 돌출되게 형성됨으로써 실장 부품 등과의 접속성을 향상시킬 수 있다.
상기 제 1 회로패턴(110)과 인접한 상기 범프 패드(50)의 하면(52)의 폭(WB)은 상기 제 1 회로패턴(110)의 폭(WC)과 동일하거나 넓게 형성한다. 상기 범프 패드(50)의 폭은 상기 에칭 레지스트(25)의 폭을 조절하여 제어할 수 있다.
상기 범프 패드(50)는 하면(52)이 상면(51)보다 넓은 면적을 갖도록 형성된다.
상기 범프 패드(50)의 하면(52)이 상면(51)보다 넓게 형성됨으로써 언더컷(undercut)에 의한 목(neck) 절단 위험성을 없애고, 안정적인 범프 패드(50) 구조를 구현하여 신뢰성이 향상될 수 있다.
상기 범프 패드(50)는 범프 패드(50)의 상면(51)으로부터 하면(52)으로 갈수록, 즉, 절연층(200)의 방향으로 갈수록 직경이 커지는 테이퍼(taper) 형상일 수 있다.
도 23을 참조하면, 상기 인쇄회로기판(B)의 표면에는, 제 1 회로패턴(110) 및 제 2 회로패턴(120) 중 접속 패드용 회로패턴이 노출되도록 솔더 레지스트(300)를 형성한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 실시예에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석 되지 아니한다.
10 : 캐리어 기판 110 : 제 1 회로패턴
11 : 외층 금속판 120 : 제 2 회로패턴
12 : 내층 금속판 150 : 비아
13 : 코어부 151 : 비아 홀
20 : 제 1 도금 레지스트 200 : 절연층
21 : 제 1 회로패턴 형성용 개구부 300 : 솔더 레지스트
22 : 제 2 도금 레지스트 500 : 빌드업 층
23 : 결합 패드 형성용 개구부
24 : 제 3 도금 레지스트
25 : 제 2 회로패턴 형성용 개구부
30 : 시드층
50 : 범프 패드
80 : 결합 패드

Claims (17)

  1. 절연층의 일면으로 상면이 노출되도록 상기 절연층 내에 매립된 제 1 회로패턴;
    상기 제 1 회로패턴의 하면과 접하도록 상기 절연층 내에 매립된 결합 패드; 및
    상기 절연층의 일면 상에 돌출되도록 상기 제 1 회로패턴의 상면 상에 형성된 범프 패드;
    를 포함하는 인쇄회로기판.
  2. 제 1항에 있어서,
    상기 범프 패드는 상기 제 1 회로패턴과 인접한 하면이 상면보다 면적이 넓은 인쇄회로기판.
  3. 제 1항에 있어서,
    상기 범프 패드는 상기 절연층 방향으로 갈수록 직경이 커지는 인쇄회로기판.
  4. 제 1항에 있어서,
    상기 제 1 회로패턴과 인접한 상기 범프 패드의 하면의 폭은 상기 제 1 회로패턴의 폭과 동일하거나 넓은 인쇄회로기판.
  5. 제 1항에 있어서,
    상기 결합 패드의 폭은 상기 제 1 회로패턴의 폭보다 넓은 인쇄회로기판.
  6. 제 1항에 있어서,
    상기 결합 패드는 상기 제 1 회로패턴의 하면의 일부분과 접하도록 형성된 인쇄회로기판.
  7. 제 1항에 있어서,
    상기 절연층의 일면으로 노출된 상기 제 1 회로패턴의 상면은 상기 절연층의 일면과 동일 평면에 위치하거나 낮게 위치한 인쇄회로기판.
  8. 금속판의 일면에 제 1 회로패턴을 형성하는 단계;
    상기 금속판의 일면에 상기 제 1 회로패턴의 일면이 노출되도록 제 1 절연층을 형성하는 단계;
    상기 제 1 회로패턴의 일면 상에 결합 패드를 형성하는 단계;
    상기 금속판을 선택적으로 에칭하여 상기 제 1 회로패턴 중 일부 제 1 회로패턴 상에 선택적으로 범프 패드를 형성하는 단계;
    를 포함하는 인쇄회로기판의 제조방법.
  9. 제 8항에 있어서,
    상기 금속판의 일면에 상기 제 1 회로패턴의 일면이 노출되도록 제 1 절연층을 형성하는 단계는,
    상기 금속판의 일면에 상기 제 1 회로패턴을 덮는 제 1 절연층을 형성하는 단계; 및
    상기 제 1 회로패턴의 일면이 노출되도록 상기 제 1 절연층의 표면을 연삭하는 단계;
    를 포함하는 인쇄회로기판의 제조방법.
  10. 제 9항에 있어서,
    상기 제 1 절연층의 표면을 연삭하는 단계는,
    상기 제 1 회로패턴의 일면과 상기 제 1 절연층의 표면이 동일 평면을 이루도록 상기 제 1 절연층의 표면을 연삭하는 인쇄회로기판의 제조방법.
  11. 제 8항에 있어서,
    상기 금속판을 선택적으로 에칭하여 상기 제 1 회로패턴 중 일부 제 1 회로패턴 상에 선택적으로 범프 패드를 형성하는 단계는,
    상기 금속판의 일면과 대향하는 타면의 일부 영역에 에칭 레지스트를 형성하는 단계; 및
    상기 에칭 레지스트가 형성되지 않은 영역의 금속판을 에칭해 제거하는 단계;
    를 포함하는 인쇄회로기판의 제조방법.
  12. 제 8항에 있어서,
    상기 범프 패드는, 상기 금속판을 선택적으로 에칭함으로써 상기 금속판 중 제거되지 않고 잔존하는 금속판으로 이루어진 인쇄회로기판의 제조방법.
  13. 제 8항에 있어서,
    상기 범프 패드는 상기 제 1 회로패턴과 인접한 하면이 상면보다 넓은 면적을 갖도록 형성하는 인쇄회로기판의 제조방법.
  14. 제 8항에 있어서,
    상기 제 1 회로패턴과 인접한 상기 범프 패드의 하면의 폭은 상기 제 1 회로패턴의 폭과 동일하거나 넓은 인쇄회로기판의 제조방법.
  15. 제 8항에 있어서,
    상기 결합 패드의 폭은 상기 제 1 회로패턴의 폭보다 넓은 인쇄회로기판의 제조방법.
  16. 제 8항에 있어서,
    상기 결합 패드는 상기 제 1 회로패턴의 일부분과 접하도록 형성된 인쇄회로기판의 제조방법.
  17. 제 8항에 있어서,
    상기 제 1 절연층 상에 상기 결합 패드를 덮는 제 2 절연층을 형성하는 단계; 및
    상기 제 2 절연층을 관통하는 비아와 제 2 회로패턴을 형성하는 단계;
    를 더 포함하는 인쇄회로기판의 제조방법.
KR1020140091766A 2014-07-21 2014-07-21 인쇄회로기판 및 그 제조방법 KR20160010960A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140091766A KR20160010960A (ko) 2014-07-21 2014-07-21 인쇄회로기판 및 그 제조방법
US14/735,870 US20160021744A1 (en) 2014-07-21 2015-06-10 Printed circuit board and method of manufacturing the same
CN201510369665.4A CN105282969B (zh) 2014-07-21 2015-06-29 印刷电路板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140091766A KR20160010960A (ko) 2014-07-21 2014-07-21 인쇄회로기판 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20160010960A true KR20160010960A (ko) 2016-01-29

Family

ID=55075818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140091766A KR20160010960A (ko) 2014-07-21 2014-07-21 인쇄회로기판 및 그 제조방법

Country Status (3)

Country Link
US (1) US20160021744A1 (ko)
KR (1) KR20160010960A (ko)
CN (1) CN105282969B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108604588B (zh) * 2016-02-03 2021-12-17 新电元工业株式会社 半导体装置以及半导体装置的制造方法
CN106376184B (zh) * 2016-07-22 2019-02-01 深南电路股份有限公司 埋入式线路制作方法和封装基板
JP6705718B2 (ja) * 2016-08-09 2020-06-03 新光電気工業株式会社 配線基板及びその製造方法
CN109166839B (zh) * 2018-08-30 2020-06-16 业成科技（成都）有限公司 接合垫的区域结构
JP7240909B2 (ja) * 2019-03-13 2023-03-16 新光電気工業株式会社 配線基板及びその製造方法
CN110446328B (zh) * 2019-07-30 2021-02-23 武汉精立电子技术有限公司 一种pcb板及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130057186A (ko) 2011-11-23 2013-05-31 삼성전기주식회사 인쇄 회로 기판 및 그 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652042A (en) * 1993-10-29 1997-07-29 Matsushita Electric Industrial Co., Ltd. Conductive paste compound for via hole filling, printed circuit board which uses the conductive paste
JP3199592B2 (ja) * 1995-01-27 2001-08-20 株式会社日立製作所 多層印刷回路基板
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US6291778B1 (en) * 1995-06-06 2001-09-18 Ibiden, Co., Ltd. Printed circuit boards
US5707894A (en) * 1995-10-27 1998-01-13 United Microelectronics Corporation Bonding pad structure and method thereof
JP2825085B2 (ja) * 1996-08-29 1998-11-18 日本電気株式会社 半導体装置の実装構造、実装用基板および実装状態の検査方法
JP3688429B2 (ja) * 1997-04-25 2005-08-31 株式会社東芝 電子部品実装用基板および電子部品実装基板
US6139777A (en) * 1998-05-08 2000-10-31 Matsushita Electric Industrial Co., Ltd. Conductive paste for filling via-hole, double-sided and multilayer printed circuit boards using the same, and method for producing the same
JP2002134864A (ja) * 2000-10-24 2002-05-10 Ngk Spark Plug Co Ltd 配線基板及び配線基板の製造方法
US6596611B2 (en) * 2001-05-01 2003-07-22 Industrial Technology Research Institute Method for forming wafer level package having serpentine-shaped electrode along scribe line and package formed
JP4029759B2 (ja) * 2003-04-04 2008-01-09 株式会社デンソー 多層回路基板およびその製造方法
JP4580671B2 (ja) * 2004-03-29 2010-11-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2006049804A (ja) * 2004-07-07 2006-02-16 Shinko Electric Ind Co Ltd 配線基板の製造方法
WO2006040847A1 (ja) * 2004-10-14 2006-04-20 Ibiden Co., Ltd. プリント配線板及びプリント配線板の製造方法
TWI295549B (en) * 2005-05-09 2008-04-01 Phoenix Prec Technology Corp Solder ball structure of circuit board and method for fabricating same
WO2007007451A1 (ja) * 2005-07-12 2007-01-18 Murata Manufacturing Co., Ltd. 多層配線基板及びその製造方法
JP2007067147A (ja) * 2005-08-31 2007-03-15 Shinko Electric Ind Co Ltd プリント配線基板およびその製造方法
TWI455672B (zh) * 2007-07-06 2014-10-01 Murata Manufacturing Co A method for forming a hole for connecting a conductor for a layer, a method for manufacturing a resin substrate and a component-mounted substrate, and a method of manufacturing a resin substrate and a component
JP5295596B2 (ja) * 2008-03-19 2013-09-18 新光電気工業株式会社 多層配線基板およびその製造方法
JP5290017B2 (ja) * 2008-03-28 2013-09-18 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP2009277916A (ja) * 2008-05-15 2009-11-26 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに半導体パッケージ
KR101006619B1 (ko) * 2008-10-20 2011-01-07 삼성전기주식회사 라운드형 솔더범프를 갖는 인쇄회로기판 및 그 제조방법
KR20100043547A (ko) * 2008-10-20 2010-04-29 삼성전기주식회사 필드 비아 패드를 갖는 코어리스 기판 및 그 제조방법
JP5269563B2 (ja) * 2008-11-28 2013-08-21 新光電気工業株式会社 配線基板とその製造方法
JP5221315B2 (ja) * 2008-12-17 2013-06-26 新光電気工業株式会社 配線基板及びその製造方法
JP5339928B2 (ja) * 2009-01-15 2013-11-13 新光電気工業株式会社 配線基板及びその製造方法
TWI371998B (en) * 2009-11-03 2012-09-01 Nan Ya Printed Circuit Board Printed circuit board structure and method for manufacturing the same
WO2012111711A1 (ja) * 2011-02-15 2012-08-23 株式会社村田製作所 多層配線基板およびその製造方法
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130057186A (ko) 2011-11-23 2013-05-31 삼성전기주식회사 인쇄 회로 기판 및 그 제조 방법

Also Published As

Publication number Publication date
US20160021744A1 (en) 2016-01-21
CN105282969A (zh) 2016-01-27
CN105282969B (zh) 2018-06-29

Similar Documents

Publication Publication Date Title
US9247644B2 (en) Wiring board and method for manufacturing the same
US8389871B2 (en) Multilayered wiring board and method of manufacturing the same
KR102472945B1 (ko) 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
KR20160010960A (ko) 인쇄회로기판 및 그 제조방법
US9247654B2 (en) Carrier substrate and manufacturing method thereof
KR20150064976A (ko) 인쇄회로기판 및 그 제조방법
US8322596B2 (en) Wiring substrate manufacturing method
US9699916B2 (en) Method of manufacturing wiring substrate, and wiring substrate
KR102268388B1 (ko) 인쇄회로기판 및 그 제조방법
US20150156882A1 (en) Printed circuit board, manufacturing method thereof, and semiconductor package
KR102531075B1 (ko) 배선 기판 및 그 제조 방법
TWI691243B (zh) 印刷電路板的製造方法
KR20160084666A (ko) 인쇄회로기판, 반도체 패키지 및 이들의 제조방법
KR101501902B1 (ko) 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법
KR20120097327A (ko) 다층 배선기판
KR101158213B1 (ko) 전자부품 내장형 인쇄회로기판 및 이의 제조 방법
KR20070007406A (ko) 동축 선로가 내장된 인쇄 회로 기판 및 제조 방법
KR101179716B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조방법
KR102023729B1 (ko) 인쇄회로기판 및 그 제조 방법
KR102435125B1 (ko) 인쇄회로기판 및 그 제조방법
JP6030513B2 (ja) 配線基板の製造方法
KR101534856B1 (ko) 인쇄회로기판 및 그 제조방법
KR20130070129A (ko) 인쇄회로기판 및 그 제조 방법
KR20130036599A (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid