JP4580671B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4580671B2
JP4580671B2 JP2004095965A JP2004095965A JP4580671B2 JP 4580671 B2 JP4580671 B2 JP 4580671B2 JP 2004095965 A JP2004095965 A JP 2004095965A JP 2004095965 A JP2004095965 A JP 2004095965A JP 4580671 B2 JP4580671 B2 JP 4580671B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
electrode pad
chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004095965A
Other languages
English (en)
Other versions
JP2005285997A (ja
Inventor
連也 川野
信明 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2004095965A priority Critical patent/JP4580671B2/ja
Priority to US11/088,836 priority patent/US8143716B2/en
Publication of JP2005285997A publication Critical patent/JP2005285997A/ja
Application granted granted Critical
Publication of JP4580671B2 publication Critical patent/JP4580671B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/865—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/877—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/291—Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置に関する。
近年、半導体素子の高集積化を目的として、ＬＳＩなどの半導体素子同士を縦方向に積層する３次元実装の開発が精力的に行われている。この種の技術として、特許文献１記載のものがある。同文献に記載された半導体装置を図１０および図１１に示す。図１０は、従来のフリップチップ形式の接続方法を用いる多段チップ積層構造を示す断面図である。図１１は、図１０の一点鎖で囲まれた領域の拡大図である。
図１０に示したように、この半導体装置１００１は、ニッケルなどの金属によって形成されたダイパッド１００４上に第二の半導体チップ１００３が樹脂性などの接着剤１００６を介して実装され、この第二の半導体チップ１００３上にさらに第一の半導体チップ１００２としての制御用の半導体チップが積層された構成とされている。また、第一の半導体チップ１００２、第二の半導体チップ１００３、およびダイパッド１００４は、エポキシ樹脂などの熱硬化性樹脂を用いて形成された樹脂パッケージ１００５によって封入された構成となっている。
図１０に示したように、上記第一の半導体チップ１００２は、主面１００２ａ側に所定の回路（図示略）およびこれらの回路を駆動させるための配線パターンが一体的に造り込まれており、この配線パターン（図示略）を介して回路と導通する複数の第一の端子パッド１０２０ａをさらに有している。また、上記回路および配線パターンは、上記各第一の端子パッド１０２０ａを露出させるようにして絶縁膜（図示略）によって覆われた構成とされており、各第一の端子パッド１０２０ａのみ第一の半導体チップ１００２の外部と導通可能とされている。
上記第二の半導体チップ１００３は、上記第一の半導体チップ１００２よりも大の平面視面積を有しており、その主面１００３ａ側には、第一の半導体チップ１００２と同様に所定の回路（図示略）が一体的に造り込まれている。また、図１０に示したように、上記第二の半導体チップ１００３上には複数の第二の端子パッド１０３０ａ、１０３１ａ、１０３２ａがさらに形成されており、これらの第二の端子パッド１０３０ａ、１０３１ａ、１０３２ａを露出させるようにして絶縁膜（図示略）が形成されている。
第二の端子パッド１０３１ａは、図１１に示したように、第一の半導体チップ１００２を第二の半導体チップ１００３上に積層した状態における、第一の半導体チップの側方領域１００３ｂに形成されており、配線部１０３３を介して第二の端子パッド１０３０ａと導通している。上記配線部１０３３は、各端子パッド１０３０ａ、１０３１ａ、１０３２ａや配線パターンと同時に形成される。また、各端子パッド１０３１ａの上面には、金などによってバンプ１０３１ｂが設けられており、信号用の端子パッド１０３１ａとバンプ１０３１ｂとによって信号用の端子部１０３１が形成されている。
ここで、上記配線部１０３３は、第二の端子パッド１０３０ａと信号用の端子パッド１０３１ａとのそれぞれの上面間を繋ぐようにして金属によってメッキを施すことによって、あるいは金属を蒸着するなどして形成される。もちろん、所定の形状とされた金属箔を張り付けるなどして形成してもよい。
また、第二の半導体チップ１００３の信号用の端子部１０３１および第二の端子部１０３２は、それぞれ外部接続用端子１０４０とワイヤＷを介して接続されている。外部接続用端子１０４０は、半導体装置１００１を所定の回路基板などに実装する場合に利用されるものであり、上記樹脂パッケージ１００５内に封入された内部端子部としての内部リード１０４１と、この内部リード１０４１に連続するとともに上記樹脂パッケージ１００５の外部に形成された外部端子部としての外部リード１０４２とを有している。
ここで、この異方性導電樹脂１００７を用いた技術では、樹脂成分１０７０を溶融状態としておき、第一の半導体チップ１００２の第一の端子部１０２０を第二の半導体チップ１００３の第二の端子部１０３０に対応させて第一の半導体チップ１００２を第二の半導体チップ１００３側に圧しつけることによって積層が行われる。
このとき、樹脂成分１０７０を溶融状態とされているとともに、樹脂成分１０７０内に導電ボール１０７１が分散されていることから、第一の端子部１０２０、第二の端子部１０３０間の樹脂成分１０７０が押し退けられ第一の端子部１０２０、第二の端子部１０３０間に導電ボール１０７１が介在させられる。そして、樹脂成分１０７０を熱硬化させることによって第一の半導体チップの主面１００２ａ、第二の半導体チップの主面１００３ａの間が機械的に接続される。また、第一の端子部１０２０、第二の端子部１０３０間には導電ボール１０７１が介在していることから、第一の端子部１０２０、第二の端子部１０３０間が電気的に導通接続される。
この構成によれば、第一の半導体チップ１００２と、第二の半導体チップ１００３とを、それぞれの第一の端子部１０２０および第二の端子部１０３０が向かい合うように対向配置する。そして、第一の半導体チップ１００２の外部端子として信号用の端子部１０３１を第一の半導体チップ１００２の側方位置に形成する。さらに、この信号用の端子部１０３１をワイヤボンディング部位として利用して外部接続用端子１０４０とワイヤＷを介して接続することができる旨が記載されている。
また、この種の技術として、特許文献２記載のものがある。同文献に記載された半導体装置を図１２に示す。図１２は、従来の絶縁フィルムを用いるチップオンチップ構造を示す断面図である。
このチップオンチップ構造は、第一の半導体チップ４１１と第二の半導体チップ４１７とを備える。第一の半導体チップ４１１と第二の半導体チップ４１７との間には、絶縁フィルム４１４が挟まれている。絶縁フィルム４１４は、フィルム４１５中に配線パターン４１６と配線パターン４２０が設けられてなる構造を有する。
配線パターン４１６の下側表面には、接続部４２３が設けられている。接続部４２３は、第一の半導体チップの表面４１２に設けられている第一の半導体チップのバンプ４１３ａと接続している。配線パターン４１６の上側表面には、接続部４２４が設けられている。接続部４２４は、第二の半導体チップの表面４１８に設けられている第二の半導体チップのバンプ４１９ａと接続している。
配線パターン４２０の下側表面には、接続部４２７が設けられている。接続部４２７は、第一の半導体チップの表面４１２に設けられている第一の半導体チップのバンプ４１３ｃと接続している。配線パターン４２０の上側表面には、接続部４２６が設けられている。接続部４２６は、第二の半導体チップの表面４１８に設けられている第二の半導体チップのバンプ４１９ｂと接続している。
特許文献２には、この構造によれば、電極の配置ピッチや配置位置が異なる半導体チップ同士を重ね合わせて接合でき、設計の自由度の高いチップオンチップ型半導体装置を提供できる旨が記載されている。
特開２０００−２２０７４号公報 特開２０００−２５２４０８号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
第一に、特許文献１に記載の半導体装置１００１は、第一の半導体チップ１００２と第二の半導体チップ１００３とのチップサイズの組合せの自由度が制限される。例えば、第一の半導体チップ１００２および第二の半導体チップ１００３として、ともに汎用の半導体チップを用いる場合には、第二の半導体チップ１００３のチップサイズを第一の半導体チップ１００２のチップサイズに応じて自由に変更することは通常困難である。
第一の半導体チップ１００２のチップサイズが第二の半導体チップ１００３よりも大きい場合もあり得る。この場合には、第一の半導体チップ１００２の側方領域に電極パッドを形成することが困難であり、第一の半導体チップ１００２を外部接続することが困難となる。
また、第一の半導体チップ１００２および第二の半導体チップ１００３間の接続は導電ボール１０７１を介して行っているが、導電ボール１０７１の隙間には樹脂成分１０７０が混在している。このため、第一の半導体チップ１００２および第二の半導体チップ１００３間の信号伝達の信頼性および高速性の面でさらなる改善の余地を有していた。
第二に、特許文献２に記載のチップオンチップ構造は、絶縁フィルム４１４が剛性を有さないため、ワイヤーボンディングに応用することが困難である。また、絶縁フィルム４１４が剛性を有さないため、充分に寸法安定性よく製造することが困難であった。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、複数の半導体素子を積層してなる半導体装置であって、半導体素子のチップサイズの選択および配線接続の自由度が高く、半導体素子間の信号伝達の信頼性および高速性に優れる半導体装置を提供することにある。
本発明によれば、第一の半導体素子と、第二の半導体素子と、第一の半導体素子と第二の半導体素子との間に設けられ、第二の半導体素子の外周縁よりも外方向へ張り出した張出部分を有する板状体と、を備え、第一の半導体素子は、板状体側の面に第一の電極パッドを有し、第二の半導体素子は、板状体側の面に第二の電極パッドおよび第三の電極パッドを有し、第一の半導体素子のチップサイズは、第二の半導体素子のチップサイズよりも大きく、板状体は、第一の電極パッドと第二の電極パッドとを接続する貫通電極と、張出部分における第二の半導体素子側の面に設けられた第四の電極パッドと、第三の電極パッドと第四の電極パッドとを、第一の半導体素子を経由せずに接続する配線と、を有する半導体装置が提供される。
この構成によれば、板状体に第一の電極パッドと第二の電極パッドとを接続する貫通電極が設けられているため、第一の半導体素子と第二の半導体素子とを貫通電極を介して短い経路で接続できるので、半導体素子間の信号伝達の信頼性および伝達速度を向上することができる。
また、この構成によれば、板状体に第三の電極パッドと第四の電極パッドとを接続する配線が設けられているため、第一の半導体素子と第二の半導体素子とのチップサイズの組合せに関係なく、第二の半導体素子の板状体側の面の第三の電極パッドに接続する配線を第二の半導体素子の外周縁よりも外方向の第四の電極パッドまで引き出すことができる。そして、第四の電極パッドを任意の箇所に接続することにより、第三の電極パッドも配線および第四の電極パッドを介して任意の箇所に接続できる。このため、半導体素子のチップサイズの選択および配線接続の自由度が向上する。
また、本発明では、剛性を有する板状体を用いるため、板状体の張出部分の第四の電極パッドにワイヤーボンディングなどの接続方法により配線接続する際に、板状体が剛性を有するために安定して接続することができる。このため、自由度の高い配線接続を安定的に形成できる。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
例えば、本発明により提供される多段チップ積層構造を備える半導体装置は、二段階の積層構造だけでなく、二段階以上の積層構造であればよい。すなわち、三段階の積層構造や、四段階の積層構造などであってもよい。
また、本発明において、第一の電極パッドと第二の電極パッドとを接続する貫通電極は、第一の電極パッドと第二の電極パッドとに直接に接合していてもよいが、特にこの構成に限定されない。例えば、電極パッド、バンプ、配線、その他の導電部材などを介して電気的に接続していてもよい。いずれの場合にも、本発明においては、貫通電極は、第一の電極パッドと第二の電極パッドとに接続しているものとする。
本発明によれば、複数の半導体素子を積層してなる半導体装置であって、半導体素子のチップサイズの選択および配線接続の自由度が高く、半導体素子間の信号伝達の信頼性および高速性に優れる半導体装置が提供される。
本発明において、上記貫通電極は、第一の電極パッドおよび第二の電極パッドと、それぞれバンプ接合している構成とすることができる。
この構成によれば、第一の半導体素子と第二の半導体素子とを接続する距離が短くなるため、配線抵抗および配線容量を低減できる。また、第一の半導体素子と第二の半導体素子との間の接続の信頼性および信号伝達速度を向上できる。このため、半導体素子間で信頼性の高い高速データ転送が可能になる。
なお、本発明において、第一の電極パッドおよび第二の電極パッドと、それぞれバンプ接合している貫通電極は、貫通電極の両端部と、第一の電極パッドおよび第二の電極パッドと、が半田材料などからなる導電性のバンプを介して直接接合する構成をとってもよいが、特にこの構成に限定されない。例えば、貫通電極の両端部に設けられたさらに別の電極パッドと、第一の電極パッドおよび第二の電極パッドと、がバンプを介して接合する構成をとってもよい。いずれの場合にも、本発明においては、貫通電極は、第一の電極パッドと第二の電極パッドとにバンプ接続しているものとする。
また、上記板状体は、板状スペーサーとすることができる。
この構成によれば、剛性を有する板状スペーサーを備えるため、ワイヤーボンディングなどの接続方法により、板状スペーサーの張出部分の第四の電極パッドを任意の箇所に安定して接続することができる。このため、配線接続の自由度が高く、信頼性に優れる半導体装置が得られる。
また、上記板状体は、シリコンスペーサーとすることができる。
この構成によれば、シリコンスペーサーは剛性を有するため、ワイヤーボンディングなどの接続方法により、スペーサーの張出部分の第二の電極パッドを任意の箇所に接続することができる。このため、配線接続の自由度が高く、製造安定性や信頼性に優れる半導体装置が得られる。
また、上記板状体がシリコンスペーサーである場合に、さらに上記第一の半導体素子および第二の半導体素子をシリコン系半導体素子とすることができる。
この構成によれば、シリコンスペーサーの線膨張率は、シリコン系半導体素子である第一の半導体素子および第二の半導体素子の線膨張率と同程度であるため、温度変化による剥離などが抑制され、半導体装置の信頼性が向上する。
また、上記第四の電極パッドは、第一の半導体素子の外周縁よりも外側に設けられていてもよい。
この構成によれば、上記第四の電極パッドの周囲の空間が広くなるため、上記第四の電極パッドに対する接続の自由度が高くなる。
また、上記第四の電極パッドは、ワイヤーボンディングにより接続されていてもよい。
この構成によれば、上記第四の電極パッドは、ワイヤーボンディングにより、任意の箇所に接続可能となり、第四の電極パッドの接続先の選択の自由度が高くなる。
また、上記半導体装置は、基板をさらに備え、第一の半導体素子は、基板の上部に設けられており、第二の半導体素子は、第一の半導体素子の上部に設けられている構成とすることができる。
この構成によれば、板状体の張出部分のうち第二の半導体素子側の面上に設けられた第四の電極パッドは、板状体の張出部分の上面に設けられていることになる。このため、第四の電極パッドの上部の空間が開放されているため、第四の電極パッドに対する接続の自由度がさらに高くなる。例えば、ワイヤーボンディングなどを好適に行うことが可能となる。
また、上記半導体装置は、基板上に、板状体を張出部分において支持する補強材をさらに備える構成とすることができる。
この構成によれば、板状体の張出部分の強度が向上するため、板状体の張出部分の第四の電極パッドを、ワイヤーボンディングなどにより任意の箇所に好適に接続できる。このため、配線接続の自由度が高く、製造安定性や信頼性に優れる半導体装置が得られる。
また、上記半導体装置は、第一の半導体素子上に、板状体を張出部分において支持する補強材をさらに備える構成とすることができる。
この構成によれば、板状体の張出部分が第一の半導体素子の周縁部よりも内側に設けられている場合にも、板状体を張出部分において支持する補強材を設けることができる。その結果、板状体の張出部分の強度が向上するため、板状体の張出部分の第四の電極パッドを、ワイヤーボンディングなどにより任意の箇所に好適に接続できる。このため、配線接続の自由度が高く、製造安定性や信頼性に優れる半導体装置が得られる。
また、上記半導体装置が上記基板を備える場合に、上記基板の上面に第五の電極パッドが設けられており、第四の電極パッドは、第五の電極パッドにワイヤーボンディングにより接続している構成とすることができる。
この構成によれば、第一の半導体素子と第二の半導体素子とのチップサイズの組合せに関わらず、第二の半導体素子の第三の電極パッドを第二の半導体素子の外周縁よりも外方向に引き出し、第四の電極パッドを介してワイヤーボンディングにより容易に基板の第五の電極パッドに接続できる。よって、半導体素子のチップサイズの選択および配線接続の自由度が高く、信号伝達の信頼性および高速性に優れる多段チップ積層構造を備える半導体装置が提供される。
また、上記第一の半導体素子は、メモリ素子であり、上記第二の半導体素子は、ロジック素子であってもよい。
この構成においても、近年小型化の傾向にあるメモリ素子と、近年大型化の傾向にあるロジック素子との組合せに関わらず、第二の半導体素子の第三の電極パッドを第二の半導体素子の外周縁よりも外方向に引き出し、第四の電極パッドを介してワイヤーボンディングなどにより任意の箇所に好適に接続できる。よって、半導体素子のチップサイズの選択および配線接続の自由度が高く、信号伝達の信頼性および高速性に優れる多段チップ積層構造を備える半導体装置が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
<実施形態１>
図１は、実施形態１の多段チップ積層構造を示す断面図である。
この半導体装置１００は、基板１０２上に半導体チップ１０４と半導体チップ１０６とを備える。半導体チップ１０４と半導体チップ１０６との間には、シリコンスペーサー１０８が挟まれている。
なお、半導体チップ１０４と半導体チップ１０６とは、特に限定するものではないが、シリコンスペーサー１０８と主として同種の材料からなるシリコンチップであってもよい。また、半導体チップ１０４は、ＤＲＡＭなどのメモリ素子としてもよく、半導体チップ１０６は、ＡＳＩＣなどのロジック素子である構成とすることもできる。
基板１０２の上部表面には、電極パッド１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが、設けられている。半導体チップ１０４の上部表面には、電極パッド１１４ｃ、１１４ｄが設けられている。半導体チップ１０６の下部表面には、電極パッド１１６ａ、１１６ｂ、１１６ｃ、１１６ｄが設けられている。
シリコンスペーサー１０８には、シリコンスペーサー１０８を貫通する貫通電極１９０ａ、１９０ｂが設けられている。シリコンスペーサー１０８には、半導体チップ１０６の外周縁の内外に端部を有する再配線１２８ａおよび再配線１２８ｂが設けられている。シリコンスペーサー１０８の上部表面には、電極パッド１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈが設けられている。シリコンスペーサー１０８の下部表面には、電極パッド１９２ｃ、１９２ｄが設けられている。
電極パッド１１８ｃは、貫通電極１９０ａの上側端部と接続している。電極パッド１１８ｄは、貫通電極１９０ｂの上側端部と接続している。電極パッド１９２ｃは、貫通電極１９０ａの下側端部と接続している。電極パッド１９２ｄは、貫通電極１９０ｂの下側端部と接続している。
電極パッド１１８ａは、半導体チップ１０６の外周縁の内側に設けられており、再配線１２８ａの内側端部と接続している。電極パッド１１８ｅは、半導体チップ１０６の外周縁の外側に設けられており、再配線１２８ａの外側端部と接続している。電極パッド１１８ｆは、電極パッド１１８ｅよりもさらに外側に設けられている。
電極パッド１１８ｂは、半導体チップ１０６の外周縁の内側に設けられており、再配線１２８ｂの内側端部と接続している。電極パッド１１８ｇは、半導体チップ１０６の外周縁の外側に設けられており、再配線１２８ｂの外側端部と接続している。電極パッド１１８ｈは、電極パッド１１８ｇよりもさらに外側に設けられている。
下側の半導体チップ１０４の電極パッド１１４ｃ、１１４ｄは、それぞれシリコンスペーサー１０８の貫通電極１９０ａ、１９０ｂに導通する電極パッド１９２ｃ、１９２ｄと直接に接続している。
上側の半導体チップ１０６の電極パッド１１６ｃ、１１６ｄは、それぞれシリコンスペーサー１０８の貫通電極１９０ａ、１９０ｂに導通する電極パッド１１８ｃ、１１８ｄと直接に接続している。
ここで、下側の半導体チップ１０４の電極パッド１１４ｃと、シリコンスペーサー１０８の電極パッド１９２ｃと、貫通電極１９０ａと、電極パッド１１８ｃと、半導体チップ１０６の電極パッド１１６ｃと、は実質的に同一直線上に設けられている。
なお、本発明において、同一直線上に設けられているとは、完全に同一直線上に設けられていることを意味するものではない。すなわち、同一直線上または同一直線のごく近傍に設けられている、実質的に同一線上に設けられた状態を意味するものとする。別の観点から見ると、これらの部材は、平面視で見た場合にいずれも同じ位置またはごく近傍に設けられている。
また、上側の半導体チップ１０６の電極パッド１１６ａ、１１６ｂは、それぞれシリコンスペーサー１０８の再配線１２８ａ、１２８ｂの内側端部と導通する電極パッド１１８ａ、１１８ｂと直接に接続している。
シリコンスペーサー１０８の電極パッド１１８ｆ、１１８ｈは、基板１０２の上面に設けられている電極パッド１１２ｂ、１１２ｃとそれぞれワイヤー１２０ｂ、１２０ｃで接続されている。
シリコンスペーサー１０８の電極パッド１１８ｅ、１１８ｇは、基板１０２の上面に設けられている電極パッド１１２ａ、１１２ｄとそれぞれワイヤー１２０ａ、１２０ｄで接続されている。
以下、本実施形態の半導体装置１００の構成による作用効果について説明する。
半導体装置１００では、積層させる半導体チップ１０４、１０６間に、上側の半導体チップ１０４よりもサイズが大きいシリコンスペーサー１０８を挟んでいる。
また、別の観点から見れば、半導体装置１００では、積層させる半導体チップ１０４、１０６間に、半導体チップ１０４の外周縁よりも外側に張り出した張出部分を備えるシリコンスペーサー１０８を備えている。
このため、半導体装置１００の両側面において、上側の半導体チップ１０６の下面に設けられている電極パッド１１６ａ、１１６ｂを、それぞれシリコンスペーサー１０８の張出部分に設けられている電極パッド１１８ｅ、１１８ｇに引き出すことができる。
よって、半導体装置１００の構造によれば、シリコンスペーサー１０８に設けた電極パッド１１８ｅ、１１８ｇと基板１０２の電極パッド１１２ａ、１１２ｂとをそれぞれワイヤーボンディングすることにより、上側の半導体チップ１０６と基板１０２とを接続することができる。
なお、半導体装置１００においては、シリコンスペーサー１０８は、半導体チップ１０６よりもサイズが小さいものを用いている。このため、半導体装置１００の構造が構造力学的に安定する利点がある。また、後述するように、半導体チップ１０６の周縁部の上部の空間が広がるため、半導体チップ１０６の周縁部に別途電極パッドを設けてワイヤーボンディング接続などを行うことも可能となる。
もっとも、シリコンスペーサー１０８は、半導体チップ１０６よりもサイズが大きいものを用いてもよい。この場合にも、シリコンスペーサー１０８に設けられている貫通電極１９０ａ、１９０ｂを介して半導体チップ１０４と半導体チップ１０６とは接続することが可能である。また、後述するようにシリコンスペーサー１０８を支持する支持部材を設ければ、半導体装置１００は構造力学的にも安定する。
一方、図１０および図１１に示した、従来のスペーサーを用いない多段チップ積層構造の場合には、下側の半導体チップの上面に再配線を設けることにより、配線の引き出しを行う必要があった。このとき、下側の半導体チップの上面に再配線を設けるには、例えば、下側の半導体チップの上面に金属によってメッキを施すことによって、あるいは金属を蒸着したり、所定の形状とされた金属箔を張り付けるなどして再配線層を形成する場合もあった。
従来の構造では、このように、下側の半導体チップとして、汎用のメモリ素子などを用いることはできず、特殊な加工を施したカスタム化されたメモリ素子などを用いる必要があったため、半導体装置の設計期間が長期化し、製造コストも上昇する場合があった。
これに対して、図１に示した半導体装置１００では、シリコンスペーサー１０８に備わる再配線１２８による配線の引き出しが可能であるので、図１０または図１１で示した従来の多段チップ積層構造のように、ワイヤボンディングを可能にするために下側の半導体チップの上面を加工して再配線を設ける必要が無い。
このため、図１に示した半導体装置１００において、下側の半導体チップ１０４として、カスタム化されたメモリ素子などを用いる必要はなく、汎用のメモリ素子などをそのまま用いることができる。そのため、半導体装置１００１の設計の自由度を高め、製造コストを低減することができる。また、汎用素子をそのままの状態で利用できるため、半導体装置１００１の開発期間を短縮できる。
一方、図１０および図１１に示した、従来のスペーサーを用いない多段チップ積層構造の場合には、例えば、下側の半導体チップが上側の半導体チップよりも小さい場合には、上側の半導体チップの側方に電極パッドを設けることが困難となり、上側の半導体チップの電極パッドを外部に引き出して接続することが困難となる場合があった。
これに対して、図１に示した半導体装置１００において、上側の半導体チップ１０６は、下側の半導体チップ１０４よりも大きくても小さくてもよい。このため、半導体装置１００においては、上下の半導体チップサイズの組み合わせに依存することなく、半導体チップ１０６と基板１０２とを容易に接続できる。
また、図１に示した半導体装置１００において、シリコンスペーサー１０８の貫通電極１９０ａ、１９０ｂは、上側の半導体チップ１０６の電極パッド１１６ｃ、１１６ｄと、それぞれシリコンスペーサー１０８の電極パッド１１８ｃ、１１８ｄを介してバンプ接続している。なお、図１では、電極パッド間の半田バンプを特に図示していない。以下の図面でも同様である。
また、シリコンスペーサー１０８の貫通電極１９０ａ、１９０ｂは、下側の半導体チップ１０４の電極パッド１１４ｃ、１１４ｄと、それぞれシリコンスペーサー１０８の電極パッド１９２ｃ、１９２ｄを介してバンプ接続している。
このため、上側の半導体チップ１０６および下側の半導体チップ１０４は、実質的に最短の経路で導電性よく接続される。その結果、上側の半導体チップ１０６および下側の半導体チップ１０４の間の信号伝達の信頼性および伝達速度は、ワイヤーボンディング接続などされる場合に比べて著しく向上する。
ここで、このシリコンスペーサー１０８の厚みは、例えば５０μｍ以上１００μｍ以下とすることができる。この範囲内の厚みであれば、充分な剛性を有しつつ、シリコンスペーサー１０８を薄くできるため、薄型化された多段チップ積層構造が得られる。
特に、この範囲内の厚みのシリコンスペーサー１０８を用いれば、ＣＯＣ、ＭＣＰ、３次元ＳｉＰなどの構造を備える半導体装置において、半導体チップサイズの組合せに依存せずに外部とのワイヤボンディング接続および半導体チップ間の高速信号伝達を可能しつつ、半導体素子が高集積された薄型のパッケージを実現できる。
さらに、半導体装置１００は、下側の半導体チップ１０４および上側の半導体チップ１０６をフェイスダウン形式により接続しているため、上側の半導体チップ１０６にはワイヤボンディングが必要無い。このため、そのワイヤの高さの分が薄くなり、多段チップ積層構造のトータルの厚さが更に薄くなり、より小型のパッケージとすることが可能である。また、２チップ間の信号経路長が短くなり、信号伝達速度が向上し、上下の半導体チップの特性をより効率的に引き出せる。
一方、図１２に示した従来のチップオンチップ構造では、柔軟性を有するフィルム絶縁体を用いるため、フィルム絶縁体上に電極パッドを設けたとしても、ワイヤーボンディングにより接続することは困難である。
これに対して、シリコンスペーサー１０８は、板状体であり、剛性を有するため、電極パッド１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈに好適にワイヤーボンディングすることができる。
さらに、図１に示した半導体装置１００のように、シリコンスペーサー１０８は、下側の半導体チップ１０４および上側の半導体チップ１０６がともにシリコンチップである場合には、線膨張率が下側の半導体チップ１０４および上側の半導体チップ１０６と同程度であるため、線膨張率の違いが小さい。
このため、温度変化が生じても、図１２に示した従来のフィルム絶縁体を用いるチップオンチップ構造の場合に比べて、下側の半導体チップ１０４と、シリコンスペーサー１０８と、上側の半導体チップ１０６とに設けられている電極パッド間のコンタクト性の低下または剥離が生じることを抑制できる。
また、図１に示した半導体装置１００においては、上側の半導体チップ１０６はＡＳＩＣなどの回路素子とすることができ、下側の半導体チップ１０４はＤＲＡＭまたはＳＲＡＭなどのメモリ素子とすることができる。
ここで、ＡＳＩＣなどの回路素子の大きさは、これに一体的に造り込まれる各配線の幅やピッチなどによって規定されることが大きい。このため、ＡＳＩＣなどの回路素子の大きさは配線パターンの細密化に伴い小型化の傾向にあるといえる。一方、ＤＲＡＭまたはＳＲＡＭなどのメモリ素子は、大容量化が望まれていることから今後ますます大型化の傾向にあると言える。
このような、小型の回路素子と大型のメモリ素子を積層して半導体装置を構成する場合において、大型のメモリ素子上に小型の回路素子を、互いの端子部同士を対向配置してフリップチップ形式で半導体装置を構成すれば、構造力学的な安定性は向上する。
しかし、このとき、上記のような構成からなる板状体を用いない場合には、上側の回路素子の主面（端子部の形成面）が下方を向いてしまい、下側のメモリ素子の主面（端子部の形成面）によって回路素子の主面が隠されてしまう。このため、上側の回路素子の主面にワイヤーボンディング部位としての端子部を形成することが困難になる。
上側の回路素子と下側のメモリ素子との間の電荷（電気または信号）のやりとりを行うための端子部であれば、電気的な導通状態が確保できれば下方を向いていてもよいが、ワイヤボンディング部位として利用される端子部に関しては少なくとも上面が露出していることが好ましい。例えば、上側のＡＳＩＣなどの回路素子が、外部と直接的に信号の送受を行うための信号用の端子部は、実装用の端子とワイヤを介して行われることが多いため、上側のＡＳＩＣなどの回路素子の端子部の上面が露出していることが望まれる。
このため、ＡＳＩＣなどの回路素子の上面（裏面）にワイヤボンディング部位を形成することも考えられるが、ＡＳＩＣなどの回路素子の両面に配線パターン（端子部）を形成することは技術的に困難である。
また、同様に、ＤＲＡＭまたはＳＲＡＭなどのメモリ素子の上面（主面）に再配線を設けることにより、回路素子の主面の端子部から配線の引き出しを行うことも考えられる。このとき、下側の半導体チップの上面に再配線を設けるには、例えば、下側の半導体チップの上面に金属によってメッキを施すことによって、あるいは金属を蒸着したり、所定の形状とされた金属箔を張り付けるなどして再配線層を形成することが考えられる。
しかし、この場合には、下側の半導体チップとして、汎用のメモリ素子などを用いることはできず、金属の蒸着などの特殊な加工を施したカスタム化されたメモリ素子などを用いる必要があったため、半導体装置の設計、製造のリードタイムが長期化し、製造コストも上昇する場合があった。
これに対して、図１に示した半導体装置１００において、下側の半導体チップ１０４として、カスタム化されたメモリ素子などを用いる必要はなく、汎用のメモリ素子などをそのまま用いることができる。そのため、半導体装置１００１の設計の自由度を高め、製造コストを低減することができる。また、汎用素子をそのままの状態で利用できるため、半導体装置１００１の開発期間および製造リードタイムを短縮できる。
また、上側のＡＳＩＣなどの回路素子が、ワイヤーボンディング接続により外部と直接的に信号の送受信を行うことができ、下側のメモリ素子とはフリップチップ接続により高速データ送受信を行うことができるため、半導体装置１００の設計の自由度が向上し、半導体装置１００の動作の信頼性および高速性が向上する。
図９は、実施形態１の多段チップ積層構造を有する半導体装置にボールグリッドアレイ構造を適用した場合の断面図である。
本実施形態の多段積層構造にボールグリッドアレイ構造を適用する場合、基板１０２の裏側に電極パッド１３６を設け、電極パッド１３６上に半田ボール１３８を設ける構造とする。電極パッド１３６は、図１における電極パッド１１２ａ、１１２ｂ、１１２ｃ、１１２ｄなどと接続する構造とすることができる。
また、多段積層構造全体を封止樹脂層１３２で封止する。なお、図１の下側の半導体チップ１０４とシリコンスペーサー１０８との間の隙間は、アンダーフィル樹脂層１３４ａで封止する。また、上側の半導体チップ１０６とシリコンスペーサー１０８との間の隙間は、アンダーフィル樹脂層１３４ｂで封止する。
図２〜図３は、実施形態１の多段チップ積層構造の製造方法を示す工程断面図である。
実施形態１に示す多段チップ積層構造を得るには、まず、図２（ａ）に示すように、基板１０２上に電極パッド１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを形成する。
次いで、図２（ｂ）に示すように、基板１０２の上面に下側の半導体チップ１０４を積層する。半導体チップ１０４の上部表面（主面）には、あらかじめ電極パッド１１４ｃ、１１４ｄが設けられている。
続いて、図２（ｃ）に示すように、半導体チップ１０４の上部にシリコンスペーサー１０８を積層する。シリコンスペーサー１０８には、後述する方法により貫通電極１９０ａ、１９０ｂおよび再配線１２８ａ、１２８ｂを形成する。
この際、下側の半導体チップ１０４の上部表面の電極パッド１１４ｃ、１１４ｄと、シリコンスペーサー１０８の貫通電極１９０ａ、１９０ｂの下端に設けられた電極パッド１９２ｃ、１９２ｄとを、それぞれバンプ接続させる。
また、シリコンスペーサー１０８の上部表面には、あらかじめ電極パッド１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈが設けられている。電極パッド１１８ｃ、１１８ｄは、それぞれ貫通電極１９０ａ、１９０ｂの上端に設けられている。電極パッド１１８ａ、１１８ｂは、それぞれ再配線１２８ａ、１２８ｂの内側端部に設けられている。電極パッド１１８ｅ、１１８ｇは、それぞれ再配線１２８ａ、１２８ｂの外側端部に設けられている。電極パッド１１８ｆ、１１８ｈは、それぞれ電極パッド１１８ｅ、１１８ｇよりも外側に設けられている。
その後、図３（ｄ）に示すように、シリコンスペーサー１０８上に上側の半導体チップ１０６を積層する。上側の半導体チップ１０６の下部表面（主面）には、あらかじめ電極パッド１１６ａ、１１６ｂ、１１６ｃ、１１６ｄが設けられている。
この際、上側の半導体チップ１０６の下部表面の電極パッド１１６ａ、１１６ｂ、１１６ｃ、１１６ｄを、それぞれシリコンスペーサー１０８上の電極パッド１１８ａ、１１８ｂ、１１８ｃ、１１８ｄとバンプ接続する。
次いで、図３（ｅ）に示すように、ワイヤーボンディングを行う。具体的には、シリコンスペーサー１０８の上側（外側）表面の電極パッド１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈを、それぞれ基板１０２上の電極パッド１１２ａ、１１２ｂ、１１２ｄ、１１２ｃとワイヤーボンディングにより接続する。
この方法によれば、シリコンスペーサー１０８に貫通電極１９０ａ、１９０ｂが設けられているため、下側の半導体チップ１０４と上側の半導体チップ１０６とを貫通電極１９０ａ、１９０ｂを介して導電性よく短い経路で安定的に接続できる。そのため、下側の半導体チップ１０４と上側の半導体チップ１０６との間の信号伝達の信頼性および伝達速度を安定して向上することができる。
また、この方法によれば、シリコンスペーサー１０８に電極パッド１１８ａ、１１８ｂと電極パッド１１８ｅ、１１８ｇとをそれぞれ接続する再配線１２８ａ、１２８ｂが設けられているため、下側の半導体チップ１０４と上側の半導体チップ１０６とのチップサイズの組合せに関係なく、上側の半導体チップ１０６のシリコンスペーサー１０８側の面の電極パッド１１６ａ、１１６ｂに電極パッド１１８ａ、１１８ｂを介して接続する再配線１２８ａ、１２８ｂを上側の半導体チップ１０６の外周縁よりも外方向の電極パッド１１８ｅ、１１８ｇまで引き出すことができる。
そして、電極パッド１１８ｅ、１１８ｇをワイヤー１２０ａ、１２０ｄにより基板１０２上面の電極パッド１１２ａ、１１２ｄに接続することにより、電極パッド１１６ａ、１１６ｂも、それぞれ電極パッド１１８ａ、１１８ｂ、再配線１２８ａ、１２８ｂおよび電極パッド１１８ｅ、１１８ｇを介して基板１０２上面の電極パッド１１２ａ、１１２ｄに接続できる。このため、下側の半導体チップ１０４および上側の半導体チップ１０６のチップサイズの選択およびワイヤー１２０ａ、１２０ｄによる配線接続の自由度が向上する。
また、この構成によれば、シリコンスペーサー１０８の張出部分の電極パッド１１８ｅ、１１８ｇにワイヤーボンディングなどの接続方法により配線接続する際に、シリコンスペーサー１０８が剛性を有するために安定して接続することができる。このため、自由度の高いワイヤーボンディングなどによる配線接続を安定的に形成できる。
図８は、実施形態１の貫通電極の製造方法を示す工程断面図である。なお、図８の上側は、シリコンスペーサー１０８の上側（図１の上側）を示す。
実施形態１に示したシリコンスペーサーに貫通電極を設けるには、まず、シリコンスペーサー１１０８上にレジスト膜（不図示）を設け、レジスト膜をマスクとしてシリコンスペーサー１１０８を選択的にエッチングし、シリコンスペーサー１１０８の上面に凹部を形成する。次いで、図８（ａ）に示すように、凹部内に導電部材１１２８ｃ、１１２８ｄを埋め込む。
これらの導電部材は、例えばＡｌやＣｕなどを含む金属材料からなる部材であってもよい。また、これらの導電部材は、例えばめっき法により形成可能である。また、これらの導電部材は、例えば底面および側面にＴｉＮなどからなるバリアメタル膜を有していてもよい。
次に、図８（ｂ）に示すように、シリコンスペーサー１１０８の裏面にレジスト膜１１３２ａ、１１３２ｂ、１１３２ｃを形成する。これらのレジスト膜は、導電部材１１２８ｃ、１１２８ｄの上面およびその上面に隣接する領域を覆うように形成される。また、これらのレジスト膜は、再配線を形成する予定の部位に開口部を備えるように形成される。続いて、これらの開口部に、例えばＡｌやＣｕなどを含む金属材料からなる導電部材１１３８ａ、１１３８ｂを、例えばスパッタ法などにより形成する。
続いて、図８（ｃ）に示すように、シリコンスペーサー１１０８の裏面からレジスト膜１１３２ａ、１１３２ｂ、１１３２ｃを剥離する。そして、シリコンスペーサー１１０８を下面側から研磨（バックグラウンド）し、シリコンスペーサー１１０８の厚みを５０〜１００μｍ程度まで薄くする。
その結果、導電部材１１２８ｃ、１１２８ｄの下面側の端部が露出し、貫通電極が形成される。研磨後に、シリコンスペーサー１１０８の下面側を仕上げポリッシュして、貫通電極および再配線を備えるシリコンスペーサー１１０８が得られる。
実施形態１において、シリコンスペーサーとして、このような貫通電極および再配線を備えるシリコンスペーサー１１０８を用いることにより、上側の半導体チップの下部表面の電極パッドを、再配線を介して、シリコンスペーサーの上側（外側）表面の電極パッドに引き出すことができる。また、下側の半導体チップの上部表面の電極パッドと、上側の半導体チップの下部表面の電極パッドと、を貫通電極を介して、フリップチップ接続することができる。
よって、このような構成からなるシリコンスペーサーを用いると、図１に示したように、下側の半導体チップ１０４および上側の半導体チップ１０６を積層してなる半導体装置１００であって、下側の半導体チップ１０４および上側の半導体チップ１０６のチップサイズの選択および配線接続の自由度が高く、下側の半導体チップ１０４および上側の半導体チップ１０６の間の信号伝達の信頼性および高速性に優れる半導体装置１００が提供される。
<実施形態２>
図４は、実施形態２の多段チップ積層構造を示す断面図である。
本実施形態の多段チップ積層構造は、実施形態１と同様の構成であるが、シリコンスペーサー１０８には貫通電極１９０ｃ、１９０ｄが形成されている。
貫通電極１９０ｃ、１９０ｄの上端には、それぞれ電極パッド１１８ｆ、１１８ｈが設けられている。また、貫通電極１９０ｃ、１９０ｄの下端には、それぞれ電極パッド１９２ａ、１９２ｂが設けられている。
また、下側の半導体チップ１０４の上面に設けられた電極パッド１１４ａ、１１４ｂは、それぞれシリコンスペーサー１０８の下面の電極パッド１９２ａ、１９２ｂとバンプ接続している。
また、シリコンスペーサー１０８の上面の電極パッド１１８ｆ、１１８ｈは、基板１０２上面に設けられている電極パッド１１２ｂ、１１２ｃと、それぞれワイヤー１２０ｂ、１２０ｃを介してワイヤーボンディング接続している。
この構成によれば、下側の半導体チップ１０４の上部表面に設けられている電極パッド１１４ａ、１１４ｂを、それぞれシリコンスペーサー１０８に設けられている電極パッド１９２ａ、１９２ｂおよび貫通電極１９０ｃ、１９０ｄにより、シリコンスペーサー１０８の上側（外側）に設けられている電極パッド１１８ｆ、１１８ｈに引き出すことができる。
この際、シリコンスペーサー１０８は、下側の半導体チップ１０４よりも平面視のサイズが大きくてもよく、小さくてもよい。すなわち、シリコンスペーサー１０８は、下側の半導体チップ１０４の外周部の上部の空間を狭めるように設けられていてもよい。
よって、下側の半導体チップ１０４とシリコンスペーサー１０８とのサイズの組合せに依存することなく、下側の半導体チップ１０４へのワイヤボンディングを、シリコンスペーサー１０８上の電極パッド１１８ｆ、１１８ｈを通して行うことができる。よって、このような構成からなるシリコンスペーサー１０８を用いれば、下側の半導体チップ１０４および上側の半導体チップ１０６のチップサイズの組合せに依存することなく、下側の半導体チップ１０４にワイヤーボンディング接続をすることができる。
特に、ＣＯＣ、ＭＣＰ、３次元ＳｉＰなどの構造を備える半導体装置において、半導体チップサイズの組合せに依存せずにワイヤボンディング可能とするため、半導体素子が高集積された薄型のパッケージを実現できる。
また、この構成によれば、半導体チップ１０４の外周部の上面に電極パッド１１４ａ、１１４ｂが設けられており、シリコンスペーサー１０８の張出部の下面に電極パッド１９２ａ、１９２ｂが設けられている。このため、電極パッド１１４ａ、１１４ｂおよび電極パッド１９２ａ、１９２ｂがシリコンスペーサー１０８の支持部材としても機能する。そのため、シリコンスペーサー１０８上面の電極パッド１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈへのワイヤボンディングをより安定的に実施することができる。
よって、この構成によれば、下側の半導体チップ１０４および上側の半導体チップ１０６を積層してなる半導体装置２００であって、下側の半導体チップ１０４および上側の半導体チップ１０６のチップサイズの選択および配線接続の自由度が高く、下側の半導体チップ１０４および上側の半導体チップ１０６の間の信号伝達の信頼性および高速性に優れる半導体装置２００が提供される。
<実施形態３>
図５は、実施形態３の多段チップ積層構造を示す断面図である。
本実施形態の多段チップ積層構造を備える半導体装置３００は、実施形態１の多段チップ積層構造と同様の構成であるが、半導体チップ１０４の外周部の上面に、電極パッド１１４ａ、１１４ｂが設けられた構造である。
また、半導体チップ１０４の上面の電極パッド１１４ａ、１１４ｂは、基板１０２上面に設けられている電極パッド１１２ｂ、１１２ｃと、それぞれワイヤー１２０ｂ、１２０ｃを介してワイヤーボンディング接続している。
この際、シリコンスペーサー１０８は、下側の半導体チップ１０４よりも平面視のサイズが小さいことが好ましい。すなわち、シリコンスペーサー１０８は、下側の半導体チップ１０４の外周部の上部には設けられていないことが好ましい。
この構成によれば、下側の半導体チップ１０４へのワイヤボンディングを、基板１０２上面の電極パッド１１２ｂ、１１２ｃから直接に行うことができる。よって、このような構成からなる半導体装置３００においては、下側の半導体チップ１０４への配線接続の自由度をさらに向上することができる。
特に、ＣＯＣ、ＭＣＰ、３次元ＳｉＰなどの構造を備える半導体装置において、ワイヤボンディングによる配線接続の自由度を向上することを可能とするため、半導体素子が高集積された薄型のパッケージの設計の自由度の向上を実現できる。
よって、この構成によれば、下側の半導体チップ１０４および上側の半導体チップ１０６を積層してなる半導体装置３００であって、下側の半導体チップ１０４および上側の半導体チップ１０６のチップサイズの選択および配線接続の自由度が高く、下側の半導体チップ１０４および上側の半導体チップ１０６の間の信号伝達の信頼性および高速性に優れる半導体装置３００が提供される。
<実施形態４>
図６は、実施形態４の多段チップ積層構造を示す断面図である。
本実施形態の多段チップ積層構造を備える半導体装置４００は、実施形態１の多段チップ積層構造と同様の構成であるが、下側の半導体チップ１０４とシリコンスペーサー１０８との間に、シリコンスペーサー１０８を支持するための補強材が設けられた構造である。
下側の半導体チップ１０４とシリコンスペーサー１０８との間に設けられた補強材は、それぞれ下側の半導体チップ１０４の外周部の上面に設けられたダミーバンプ１９４ａ、１９４ｂと、シリコンスペーサー１０８の張出部の下面に設けられたダミーバンプ１９６ａ、１９６ｂと、から構成される。
この際、シリコンスペーサー１０８は、下側の半導体チップ１０４よりも平面視のサイズが大きくてもよく、小さくてもよい。すなわち、シリコンスペーサー１０８は、下側の半導体チップ１０４の外周部の上部の空間を狭めるように設けられていてもよい。
なお、ダミーバンプ１９４ａ、１９４ｂ、１９６ａ、１９６ｂは、通常の電極パッドと同様の導電材料などから構成されていてもよいが、非電材料から構成されていてもよい。ダミーバンプ１９４ａ、１９４ｂ、１９６ａ、１９６ｂは、電極パッドとして機能する必要はないからである。
この構成のように、シリコンスペーサー１０８の張出部分を支持する補強材をダミーバンプ１９４ａ、１９４ｂ、１９６ａ、１９６ｂにより形成することにより、シリコンスペーサー１０８上の電極パッド１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈと、基板１０２の上部表面の電極パッド１１２ａ、１１２ｂ、１１２ｄ、１１２ｃと、をそれぞれワイヤー１２０ａ、１２０ｂ、１２０ｄ、１２０ｃにより接続する際に、ワイヤボンディングをより安定的に実施することができる。
よって、この構成によれば、下側の半導体チップ１０４および上側の半導体チップ１０６を積層してなる半導体装置４００であって、下側の半導体チップ１０４および上側の半導体チップ１０６のチップサイズの選択および配線接続の自由度が高く、下側の半導体チップ１０４および上側の半導体チップ１０６の間の信号伝達の信頼性および高速性に優れる半導体装置４００が提供される。
<実施形態５>
図７は、実施形態５の多段チップ積層構造を示す断面図である。
本実施形態の多段チップ積層構造を備える半導体装置５００は、実施形態１の多段チップ積層構造と同様の構成であるが、基板１０２とシリコンスペーサー１０８との間に、シリコンスペーサー１０８を支持するための補強材１３０ａ、１３０ｂが設けられた構造である。なお、補強材１３０ａ、１３０ｂは、例えばディスペンサー等で樹脂を注入し硬化させることにより形成することができる。
この際、シリコンスペーサー１０８は、下側の半導体チップ１０４よりも平面視のサイズが大きいことが好ましい。すなわち、シリコンスペーサー１０８は、下側の半導体チップ１０４の外周部よりも外側に張り出した部分を有することが望ましい。
この構成によれば、シリコンスペーサー１０８上の電極パッド１１８ｅ、１１８ｆ、１１８ｇ、１１８ｈと、基板１０２の上部表面の電極パッド１１２ａ、１１２ｂ、１１２ｄ、１１２ｃと、をそれぞれワイヤー１２０ａ、１２０ｂ、１２０ｄ、１２０ｃにより接続する際に、ワイヤボンディングをより安定的に実施することができる。
よって、この構成によれば、下側の半導体チップ１０４および上側の半導体チップ１０６を積層してなる半導体装置５００であって、下側の半導体チップ１０４および上側の半導体チップ１０６のチップサイズの選択および配線接続の自由度が高く、下側の半導体チップ１０４および上側の半導体チップ１０６の間の信号伝達の信頼性および高速性に優れる半導体装置５００が提供される。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
例えば、上記の実施形態においては、板状のスペーサーとして、一枚板からなるスペーサーを用いたが、特に限定する趣旨ではない。例えば、二枚板が継ぎ合わせられたスペーサーを用いてもよい、一定の間隔を空けて並べられた複数の板状のスペーサーを用いてもよい。
このような構成であっても、上側の半導体チップ１０６の下部表面の電極パッドを、スペーサーに設けられた配線により、上側の半導体チップ１０６の外周縁より外側に引き出すことができる。
また、上記の実施形態においては、板状のスペーサーとして、シリコンスペーサーを用いたが、特に限定する趣旨ではない。例えば、他の半導体からなる板状のスペーサーを用いてもよく、あるいは樹脂組成物からなる板状のスペーサーを用いてもよい。
どのような材料からなるスペーサーであっても、一定の剛性を有する板状のスペーサーであれば、引き出した配線の外側端部をワイヤーボンディングにより任意の箇所に接続した場合にも、スペーサーの湾曲や傾きの発生が抑制される。
もっとも、図１２に示す従来のチップオンチップ構造に用いられる絶縁フィルムに比べれば、より剛性に優れる板状のスペーサーである方が、ワイヤーボンディングを好適に行うことができ、多段チップ積層構造の製造安定性が高まる。
また、上記の実施形態においては、板状のスペーサーの上部表面の電極パッドと基板の上部表面の電極パッドとの接続にはワイヤーボンディングによる接続を用いたが、特に限定する趣旨ではない。例えば、板状のスペーサーの上部表面の電極パッドと貫通電極により接続する板状のスペーサーの下側表面に設けられた配線が直接基板上の電極パッドに接続する構成であってもよい。
このような構成であっても、上側の半導体チップ１０６の下部表面の電極パッドを、スペーサーに設けられた配線により、上側の半導体チップ１０６の外周縁より外側に引き出し、基板上の電極パッドに接続することができる。
実施形態１の多段チップ積層構造を示す断面図である。 実施形態１の多段チップ積層構造の製造方法を示す工程断面図である。 実施形態１の多段チップ積層構造の製造方法を示す工程断面図である。 実施形態２の多段チップ積層構造を示す断面図である。 実施形態３の多段チップ積層構造を示す断面図である。 実施形態４の多段チップ積層構造を示す工程断面図である。 実施形態５の多段チップ積層構造を示す工程断面図である。 実施形態１の貫通電極の製造方法を示す工程断面図である。 実施形態１の多段チップ積層構造を有する半導体装置にボールグリッドアレイ構造を適用した場合の断面図である。 従来のフリップチップ形式の接続方法を用いる多段チップ積層構造を示す断面図である。 従来のフリップチップ形式の接続方法を用いる多段チップ積層構造の一部を示す拡大断面図である。 従来の絶縁フィルムを用いるチップオンチップ構造を示す断面図である。
符号の説明
１００ 半導体装置
１０２ 基板
１０４ 半導体チップ
１０６ 半導体チップ
１０８ シリコンスペーサー
１１２ 電極パッド
１１４ 電極パッド
１１６ 電極パッド
１１８ 電極パッド
１２０ ワイヤー
１２８ 再配線
１３０ 補強材
１３２ 封止樹脂層
１３４ アンダーフィル樹脂層
１３６ 電極パッド
１３８ 半田ボール
１４２ 再配線層
１９０ 貫通電極
１９２ 電極パッド
１９４ ダミーバンプ
１９６ ダミーバンプ
２００ 半導体装置
３００ 半導体装置
４００ 半導体装置
４１１ 第一の半導体チップ
４１２ 第一の半導体チップの表面
４１３ 第一の半導体チップのバンプ
４１４ 絶縁フィルム
４１５ フィルム
４１６ 配線パターン
４１７ 第二の半導体チップ
４１８ 第二の半導体チップの表面
４１９ 第二の半導体チップのバンプ
４２０ 配線パターン
４２３ 接続部
４２４ 接続部
４２５ 接続部
４２６ 接続部
４２７ 接続部
５００ 半導体装置
１００１ 半導体装置
１００２ 第一の半導体チップ
１００２ａ 主面
１００３ 第二の半導体チップ
１００３ｂ 側方領域
１００４ ダイパッド
１００５ 樹脂パッケージ
１００６ 接着剤
１００７ 異方性導電樹脂
１０２０ 第一の端子部
１０２０ａ 第一の端子パッド
１０２０ｂ バンプ
１０３０ 第二の端子部
１０３０ａ 第二の端子パッド
１０３０ｂ バンプ
１０３１ 信号用の端子部
１０３１ａ 信号用の端子パッド
１０３１ｂ バンプ
１０３２ 第二の端子部
１０３２ａ 第二の端子パッド
１０３２ｂ バンプ
１０３３ 配線部
１０４０ 外部接続用端子
１０４１ 内部リード
１０４２ 外部リード
１０７０ 樹脂成分
１０７１ 導電ボール
Ｗ ワイヤ
１１００ 半導体装置
１１０２ 基板
１１０４ 半導体チップ
１１０６ 半導体チップ
１１０８ シリコンスペーサー
１１１２ 電極パッド
１１１６ 電極パッド
１１２０ ワイヤー
１１２８ 導電部材
１１３２ レジスト膜
１１３８ 導電部材

Claims (11)

  1. 第一の半導体素子と、
    第二の半導体素子と、
    前記第一の半導体素子と前記第二の半導体素子との間に設けられ、前記第二の半導体素子の外周縁よりも外方向へ張り出した張出部分を有する板状体と、を備え、
    前記第一の半導体素子は、前記板状体側の面に第一の電極パッドを有し、
    前記第二の半導体素子は、前記板状体側の面に第二の電極パッドおよび第三の電極パッドを有し、
    前記第一の半導体素子のチップサイズは、前記第二の半導体素子のチップサイズよりも大きく、
    前記第一の半導体素子はメモリ素子であり、前記第二の半導体素子はロジック素子であり、
    前記板状体は、
    前記第一の電極パッドと前記第二の電極パッドとを接続する貫通電極と、
    前記張出部分における前記第二の半導体素子側の面に設けられた第四の電極パッドと、
    前記第三の電極パッドと前記第四の電極パッドとを、前記第一の半導体素子を経由せずに接続する配線と、を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記貫通電極は、前記第一の電極パッドおよび前記第二の電極パッドと、それぞれバンプ接合していることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記板状体は、板状スペーサーであることを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記板状体は、シリコンスペーサーであることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第一の半導体素子および前記第二の半導体素子は、シリコン系半導体素子であることを特徴とする半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記第四の電極パッドは、前記第一の半導体素子の外周縁よりも外側に設けられていることを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記第四の電極パッドは、ワイヤーボンディングにより接続されていることを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    基板をさらに備え、 前記第一の半導体素子は、前記基板の上部に設けられており、
    前記第二の半導体素子は、前記第一の半導体素子の上部に設けられていることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記基板上に、前記板状体を前記張出部分において支持する補強材をさらに備えることを特徴とする半導体装置。
  10. 請求項８または９に記載の半導体装置において、
    前記第一の半導体素子上に、前記板状体を前記張出部分において支持する補強材をさら
    に備えることを特徴とする半導体装置。
  11. 請求項８乃至１０いずれかに記載の半導体装置において、
    前記基板の上面に第五の電極パッドが設けられており、
    前記第四の電極パッドは、前記第五の電極パッドにワイヤーボンディングにより接続していることを特徴とする半導体装置。
JP2004095965A 2004-03-29 2004-03-29 半導体装置 Expired - Fee Related JP4580671B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004095965A JP4580671B2 (ja) 2004-03-29 2004-03-29 半導体装置
US11/088,836 US8143716B2 (en) 2004-03-29 2005-03-25 Semiconductor device with plate-shaped component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004095965A JP4580671B2 (ja) 2004-03-29 2004-03-29 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008318134A Division JP4801133B2 (ja) 2008-12-15 2008-12-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2005285997A JP2005285997A (ja) 2005-10-13
JP4580671B2 true JP4580671B2 (ja) 2010-11-17

Family

ID=34988805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004095965A Expired - Fee Related JP4580671B2 (ja) 2004-03-29 2004-03-29 半導体装置

Country Status (2)

Country Link
US (1) US8143716B2 (ja)
JP (1) JP4580671B2 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
JP4463178B2 (ja) * 2005-09-30 2010-05-12 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7947535B2 (en) * 2005-10-22 2011-05-24 Stats Chippac Ltd. Thin package system with external terminals
SG135066A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
US7501697B2 (en) * 2006-03-17 2009-03-10 Stats Chippac Ltd. Integrated circuit package system
US7804177B2 (en) * 2006-07-26 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based thin substrate and packaging schemes
JP5006640B2 (ja) * 2006-12-22 2012-08-22 新光電気工業株式会社 半導体装置の製造方法
KR100891537B1 (ko) * 2007-12-13 2009-04-03 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
KR100900236B1 (ko) 2008-01-25 2009-05-29 주식회사 하이닉스반도체 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR100914985B1 (ko) * 2008-01-28 2009-09-02 주식회사 하이닉스반도체 반도체 패키지
US8633586B2 (en) * 2008-03-26 2014-01-21 Stats Chippac Ltd. Mock bump system for flip chip integrated circuits
US8624402B2 (en) * 2008-03-26 2014-01-07 Stats Chippac Ltd Mock bump system for flip chip integrated circuits
JP5078808B2 (ja) * 2008-09-03 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
KR101202452B1 (ko) 2011-07-13 2012-11-16 에스티에스반도체통신 주식회사 반도체 패키지 및 이의 제조 방법
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
JP5968736B2 (ja) * 2012-09-14 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US10103128B2 (en) 2013-10-04 2018-10-16 Mediatek Inc. Semiconductor package incorporating redistribution layer interposer
KR20160010960A (ko) * 2014-07-21 2016-01-29 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6608640B2 (ja) * 2015-07-28 2019-11-20 新光電気工業株式会社 実装構造体の製造方法
EP3258486A1 (en) * 2016-06-15 2017-12-20 MediaTek Inc. Semiconductor package incorporating redistribution layer interposer
JP7042713B2 (ja) 2018-07-12 2022-03-28 キオクシア株式会社 半導体装置
US11552045B2 (en) 2020-08-17 2023-01-10 Micron Technology, Inc. Semiconductor assemblies with redistribution structures for die stack signal routing
US11562987B2 (en) 2021-04-16 2023-01-24 Micron Technology, Inc. Semiconductor devices with multiple substrates and die stacks
CN113540069B (zh) * 2021-07-20 2024-02-02 甬矽电子(宁波)股份有限公司 芯片叠层封装结构和芯片叠层封装方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548001A (ja) 1991-08-19 1993-02-26 Fujitsu Ltd 半導体集積回路の実装方法
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
JP2000022074A (ja) 1998-07-03 2000-01-21 Rohm Co Ltd 半導体装置
US6424034B1 (en) * 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
JP4213281B2 (ja) 1999-02-25 2009-01-21 ローム株式会社 チップオンチップ型半導体装置
US6680212B2 (en) * 2000-12-22 2004-01-20 Lucent Technologies Inc Method of testing and constructing monolithic multi-chip modules
JP3599325B2 (ja) 2001-02-09 2004-12-08 株式会社フジクラ 基板の貫通電極形成方法および貫通電極を有する基板
US6713860B2 (en) * 2002-02-01 2004-03-30 Intel Corporation Electronic assembly and system with vertically connected capacitors

Also Published As

Publication number Publication date
US20050212114A1 (en) 2005-09-29
US8143716B2 (en) 2012-03-27
JP2005285997A (ja) 2005-10-13

Similar Documents

Publication Publication Date Title
JP4580671B2 (ja) 半導体装置
US8338963B2 (en) Multiple die face-down stacking for two or more die
JP3722209B2 (ja) 半導体装置
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US9437579B2 (en) Multiple die face-down stacking for two or more die
CN100481446C (zh) 半导体器件
US20070278657A1 (en) Chip stack, method of fabrication thereof, and semiconductor package having the same
US7994627B2 (en) Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same
JP4360941B2 (ja) 半導体装置
US10217710B2 (en) Wiring board with embedded component and integrated stiffener, method of making the same and face-to-face semiconductor assembly using the same
US7952181B2 (en) Wiring substrate for a multi-chip semiconductor device
US20240170456A1 (en) Semiconductor package
JP2002217354A (ja) 半導体装置
JP4801133B2 (ja) 半導体装置
KR20070048952A (ko) 내부 접속 단자를 갖는 멀티 칩 패키지
CN110246836A (zh) 具嵌埋式组件及加强层的线路板、其制法及半导体组体
JP3850712B2 (ja) 積層型半導体装置
US9966364B2 (en) Semiconductor package and method for fabricating the same
US20260060143A1 (en) Semiconductor package
KR100808586B1 (ko) 적층형 패키지
JP2025125499A (ja) 半導体パッケージ
JP5261259B2 (ja) 電子部品収納用パッケージ、入出力端子、および電子装置
CN115881682A (zh) 半导体封装

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080929

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081028

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20081127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20081128

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090114

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090313

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100426

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100830

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees