CN115881682A - 半导体封装 - Google Patents

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CN115881682A
CN115881682A CN202210828747.0A CN202210828747A CN115881682A CN 115881682 A CN115881682 A CN 115881682A CN 202210828747 A CN202210828747 A CN 202210828747A CN 115881682 A CN115881682 A CN 115881682A
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redistribution
electronic device
layer
substrate
disposed
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李奇柱
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装，包括：重分布衬底，具有彼此相对的第一表面和第二表面；半导体芯片，安装在重分布衬底的第一表面上；下凸块互连层，位于重分布衬底的第二表面上；电子器件，安装在下凸块互连层上；以及焊料凸块，设置在下凸块互连层上并与电子器件水平间隔开。下凸块互连层包括分别与电子器件和焊料凸块连接的导电图案、以及覆盖导电图案的钝化层。钝化层包括设置在电子器件和焊料凸块之间的多个沟槽。

Description

半导体封装
相关申请的交叉引用
本申请要求于2021年9月29日向韩国知识产权局递交的韩国专利申请10-2021-0128893的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体封装及其制造方法，并且更具体地，涉及安装有半导体芯片和电子器件的半导体封装及其制造方法。
背景技术
集成电路芯片可以以半导体封装的形式实现，以便适当地应用于电子产品。在典型的半导体封装中，半导体芯片可以安装在印刷电路板(PCB)上并且可以通过接合线或凸块电连接到PCB。随着电子工业的发展，对电子产品的小型化、轻量化和多功能化提出了要求，因此已经研究了各种技术来提高半导体封装的可靠性和集成密度以及减小半导体封装的尺寸。
发明内容
本发明构思的实施例可以提供具有优良可靠性的半导体封装及其制造方法。
本发明构思的实施例还可以提供能够容易地减小其尺寸并且容易地提高其集成密度的半导体封装及其制造方法。
在一个方面，一种半导体封装可以包括：重分布衬底，具有彼此相对的第一表面和第二表面；半导体芯片，安装在重分布衬底的第一表面上；下凸块互连层，位于重分布衬底的第二表面上；电子器件，安装在下凸块互连层上；以及焊料凸块，设置在下凸块互连层上并与电子器件水平间隔开。下凸块互连层可以包括分别与电子器件和焊料凸块连接的导电图案、以及覆盖导电图案的钝化层。钝化层可以包括设置在电子器件和焊料凸块之间的多个沟槽。
在一个方面，一种半导体封装可以包括：下凸块互连层、安装在该下凸块互连层上的电子器件、以及被布置为在下凸块互连层上围绕电子器件的多个焊料凸块。下凸块互连层可以包括：分别与电子器件和多个焊料凸块连接的导电图案、以及覆盖导电图案的钝化层。电子器件可以具有在与钝化层的顶面平行的第一方向上彼此相对的第一侧表面和第二侧表面。钝化层可以包括：第一沟槽组，设置在电子器件的第一侧表面与多个焊料凸块的相应焊料凸块之间；以及第二沟槽组，设置在电子器件的第二侧表面与多个焊料凸块的相应焊料凸块之间。第一沟槽组和第二沟槽组中的每个沟槽可以具有沿与钝化层的顶面平行并且与第一方向相交的第二方向延伸的线形。
在一个方面，一种半导体封装可以包括：下凸块互连层、安装在该下凸块互连层上的电子器件、以及设置在该下凸块互连层上并与电子器件水平间隔开的焊料凸块。下凸块互连层可以包括：与电子器件和焊料凸块连接的导电图案、以及覆盖导电图案的钝化层。钝化层可以包括设置在电子器件和焊料凸块之间的多个沟槽。电子器件可以与焊料凸块间隔开第一距离。多个沟槽可以位于距焊料凸块的第二距离内，并且第二距离可以是第一距离的一半。
附图说明
根据下列结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
图1是示出了根据本发明构思的一些实施例的半导体封装的平面图。
图2是根据一些实施例的沿图1的线I-I′截取的截面图。
图3是图2的部分“A”的放大图。
图4和图5是示出了根据本发明构思的一些实施例的半导体封装的平面图。
图6是示出了根据本发明构思的一些实施例的半导体封装的截面图。
图7和图8是示出了制造根据本发明构思的一些实施例的半导体封装的方法的截面图。
图9是示出了根据本发明构思的一些实施例的半导体封装的截面图。
图10和图11是示出了制造根据本发明构思的一些实施例的半导体封装的方法的截面图。
图12是示出了根据本发明构思的一些实施例的半导体封装的截面图。
图13和图14是示出了制造根据本发明构思的一些实施例的半导体封装的方法的截面图。
图15是示出了根据本发明构思的一些实施例的半导体封装的截面图。
图16是示出了制造根据本发明构思的一些实施例的半导体封装的方法的截面图。
具体实施方式
现在将参考附图更充分地描述本发明构思的示例实施例。
图1是示出了根据本发明构思的一些实施例的半导体封装的平面图。图2是沿图1的I-I’线截取的截面图，并且图3是图2的部分“A”的放大图。为了便于说明，图3中省略了图2的组件。
参考图1和图2，半导体封装1000可以包括：下结构10、位于该下结构10上的重分布衬底20、位于该重分布衬底20上的下凸块互连层30、位于该下凸块互连层30上的电子器件40和焊料凸块50(例如，多个焊料凸块)、以及介于该下凸块互连层30与该电子器件40之间的底部填充层45。下结构10可以包括或可以是印刷电路板、半导体芯片或半导体封装。
重分布衬底20可以具有彼此相对的第一表面20a和第二表面20b。下结构10可以设置在重分布衬底20的第一表面20a上，而下凸块互连层30可以设置在重分布衬底20的第二表面20b上。重分布衬底20可以包括重分布图案22和24以及覆盖该重分布图案22和24的重分布绝缘层26。重分布图案22和24可以包括：在垂直于重分布衬底20的第一表面20a的方向上彼此间隔开的重分布线22、以及连接到重分布线22的重分布接触部24。重分布线22可以通过重分布接触部24彼此电连接。重分布线22可以在平行于重分布衬底20的第一表面20a的水平方向上沿长度方向延伸，并且重分布接触部24可以在竖直方向上沿长度方向延伸穿过重分布层26。被描述为在特定方向上“沿长度方向”延伸的物品、层或者物品或层的部分具有在该特定方向上的长度和与该方向垂直的宽度，其中长度大于宽度。重分布图案22和24可以包括金属材料(例如，铜、钛和/或其合金)或者可以由其形成，并且重分布绝缘层26可以包括光敏聚合物或者可以由光敏聚合物形成。重分布绝缘层26可以由多个堆叠层形成，每个堆叠层具有相同的材料。下结构10可以与重分布图案22和24的相应重分布图案(例如，相应重分布接触部24)电连接。下结构10可以通过相应的重分布图案(例如，相应的重分布接触部24)电连接到重分布衬底20。“电连接”是指两个导电组件连接在一起，使得电压或电流可以从一个传递到另一个。
下凸块互连层30可以包括：导电图案32和34、以及覆盖该导电图案32和34的钝化层36。下凸块互连层30可以是紧邻与其连接的凸块(例如，焊料凸块)的层。导电图案32和34可以包括导电焊盘32和连接到该导电焊盘32的导电接触部34。钝化层36可以暴露导电焊盘32中的每一个的至少一部分。导电接触部34可以设置在导电焊盘32下方和钝化层36中，并且可以连接到导电焊盘32。导电接触部34可以与重分布图案22和24的相应重分布图案(例如，相应重分布线22)电连接。导电焊盘32可以通过导电接触部34和相应重分布图案(例如，相应重分布线22)电连接到重分布衬底20。导电图案32和34可以包括金属材料(例如，铜、钛和/或其合金)或者可以由其成。钝化层36可以包括绝缘材料(例如，味之素堆积膜(ABF)、光敏聚合物和/或阻焊材料)或可以由其形成。重分布衬底20和下凸块互连层30的组合在本文中可以被称为“封装路由层”或“封装路由结构”。如本文所讨论的，“焊盘”可以连接到与之相连的器件内的内部电路，并且可以向它们所附接到的器件发送信号和/或提供电压和/或从它们所附接到的器件接收信号和/或接收电压。例如，设置在封装路由层上的焊盘可以与设置在封装路由层内的重新路由和其他电线连接，并且设置在半导体芯片上的焊盘可以与一个或多个半导体芯片的集成电路连接。本文描述的各种焊盘通常可以在用于连接到与焊盘连接的器件的外部进行外部通信的端子的位置处具有平坦表面。例如，焊盘可以由诸如金属之类的导电材料形成。焊盘可以具有圆形或等边多边形形状，并且除非另有说明，否则沿特定方向水平延伸的距离不超过沿垂直于该特定方向的垂直方向延伸的距离。
电子器件40可以安装在下凸块互连层30上。电子器件40可以设置在导电焊盘32中的相应导电焊盘32上，而连接凸块42可以设置在电子器件40与相应导电焊盘32之间。电子器件40可通过连接凸块42电连接到相应导电焊盘32。例如，电子器件40可以是诸如电容器的无源器件。连接凸块42可以包括导电材料并且可以具有焊球、凸块或柱状物中的至少一种形状。电子器件40可以通过导电图案32和34中的相应导电图案32和34与重分布图案22和24的相应重分布图案22和24电连接，并且可以通过相应重分布图案22和24电连接到下结构10。
焊料凸块50可以设置在下凸块互连层30上并且可以与电子器件40水平间隔开。焊料凸块50可以设置在导电焊盘32的相应导电焊盘32上，并且可以连接到相应导电焊盘32。焊料凸块50可以包括导电材料或由导电材料形成，并且可以具有焊球、凸块或柱状物中的至少一种形状。每个焊料凸块50可以通过导电图案32和34的相应导电图案32和34与重分布图案22和24的相应重分布图案22和24电连接，并且可以通过相应重分布图案22和24电连接到下结构10。
参考图1至图3，下凸块互连层30的钝化层36可以包括水平设置在电子器件40与焊料凸块50之间的多个沟槽38。多个沟槽38中的每一个可以从钝化层36的顶面36U(也被描述为钝化层的第一表面)延伸到钝化层36中。为了便于描述，本文可以使用诸如“下方”、“下方”、“下方”、“上方”、“上方”、“顶部”、“底部”等空间相关术语来描述例如附图中所示的位置关系。应当理解，除了附图所描绘的取向之外，空间相对术语还包括设备的不同取向。而且，“第一”、“第二”、“第三”等的序数词可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可以被称为“第一”或“第二”。另外，用特定序数词(例如，特定权利要求中的“第一”)引用的术语可以在别处用不同的序数词(例如，说明书或另一权利要求中的“第二”)来描述。多个沟槽38可以包括最靠近焊料凸块50的第一沟槽38a和最远离焊料凸块50的第二沟槽38b，使得第一沟槽38a水平地位于焊料凸块50与第二沟槽38b之间。相比于电子器件40，第二沟槽38b可以距焊料凸块50更近，并且第一沟槽38a可以设置在焊料凸块50与第二沟槽38b之间。即使附图中未示出，也可以在第一沟槽38a与第二沟槽38b之间设置附加沟槽。电子器件40可以与焊料凸块50间隔开第一距离dd1，并且多个沟槽38可以位于距焊料凸块50的第二距离dd2内。第二距离dd2可以是第一距离dd1的一半(即，dd2＝0.5×dd1)。因此，相比于电子器件40，第二沟槽38b的中心可以在水平方向D1上距焊料凸块50更近。
多个沟槽38可以在平行于钝化层36的顶面36U的第一方向D1上彼此间隔开，并且可以沿平行于钝化层36的顶面36U且与第一方向D1相交的第二方向D2延伸。在一些实施例中，多个沟槽38中的每一个可以具有沿第二方向D2延伸的线形。
多个沟槽38中的每一个可以在第一方向D1上具有宽度38w。多个沟槽38中的每一个的宽度38w可以从其底部朝向其顶部逐渐变大。例如，多个沟槽38中的每一个的宽度38w可以随着距钝化层36的顶面36U的距离减小而增加。作为示例，多个沟槽38中的每一个的最大宽度38w(例如，在沟槽38的顶部处并且与顶面36U共面)可以具有从25μm至100μm范围内的值。如本文所使用的诸如“相同”、“相等”、“平坦”、“共面”、“平行”和“垂直”之类的术语涵盖相同或几乎相同的含义，其包括例如由于制造工艺而可能发生的变化。除非上下文或其他陈述另有说明，否则术语“基本”在本文中可以用于强调该含义。多个沟槽38可以包括在第一方向D1上彼此直接相邻的一对沟槽38，并且例如，该一对沟槽38之间的距离38g可以在从25μm至100μm的范围内。
再次参考图1和图2，可以设置多个焊料凸块50。当在平面图中观察时，多个焊料凸块50可以设置为围绕电子器件40。电子器件40可以具有在第一方向D1上彼此相对的第一侧表面40S1和第二侧表面40S2，并且可以具有在第二方向D2上彼此相对的第三侧表面40S3和第四侧表面40S4。多个焊料凸块50可以设置为围绕电子器件40的第一侧表面至第四侧表面40S1、40S2、40S3和40S4。多个沟槽38可以设置在电子器件40与多个焊料凸块50之间。
多个沟槽38可以包括设置在电子器件40的第一侧表面40S1与焊料凸块50的相应焊料凸块50之间的第一沟槽组38G1。第一沟槽组38G1可以包括在第一方向D1上彼此间隔开的多个第一沟槽，每个沟槽沿第二方向D2延伸，并且可以位于电子器件40的第一侧表面40S1与相应焊料凸块50之间。第一沟槽组38G1中的每个沟槽可以具有沿第二方向D2延伸的线形。如图3所示，第一沟槽组38G1可以位于距相应焊料凸块50的第二距离dd2内。如参考图3所述，第一沟槽组38G1中的每个沟槽可以具有最大宽度38w，并且第一沟槽组38G1中的每个沟槽可以彼此间隔开距离38g。
多个沟槽38还可以包括设置在电子器件40的第二侧表面40S2与焊料凸块50的相应焊料凸块50之间的第二沟槽组38G2。第二沟槽组38G2可以包括在第一方向D1上彼此间隔开的多个第二沟槽，每个沟槽沿第二方向D2延伸，并且可以位于电子器件40的第二侧表面40S2与相应焊料凸块50之间。第二沟槽组38G2中的每个沟槽可以具有沿第二方向D2延伸的线形。如参考图3所述，第二沟槽组38G2可以位于距相应焊料凸块50的第二距离dd2内。如参考图3所述，第二沟槽组38G2中的每个沟槽可以具有最大宽度38w，并且第二沟槽组38G2中的每个沟槽可以彼此间隔开距离38g。
底部填充层45可以填充下凸块互连层30与电子器件40之间的空间。底部填充层45可以填充电子器件40与相应导电焊盘32之间以及连接凸块42之间的空间。底部填充层45可以覆盖电子器件40的侧表面40S1、40S2、40S3和40S4的至少一部分，并且可以延伸到钝化层36的顶面36U上。底部填充层45可以填充多个沟槽38的至少一部分。例如，底部填充层45可以填充多个沟槽中的一些或全部，并且对于填充有底部填充层45的每个沟槽，底部填充材料可以完全填充沟槽，或者可以部分地填充沟槽。底部填充层45可以在沟槽38中接触钝化层36。底部填充层45可以包括诸如环氧树脂的绝缘聚合物材料，或者可以由诸如环氧树脂的绝缘聚合物材料形成。
通常，当底部填充层延伸到钝化层的顶面上时，底部填充层可以与焊料凸块中的至少一些的侧表面接触而污染焊料凸块。如本文所使用，“接触”是指直接连接，即触及。
根据本发明构思的方面，多个沟槽38可以设置在电子器件40与焊料凸块50之间并且可以抑制底部填充层45的流动。多个沟槽38可以位于距焊料凸块50的第二距离dd2内，并且第二距离dd2可以是第一距离dd1(即，电子器件40与焊料凸块50之间的距离)的一半(即，dd2＝0.5×dd1)。多个沟槽38中的每一个的宽度38w可以在从25μm至100μm的范围内，并且多个沟槽38之间的距离38g可以在从25μm至100μm的范围内。不同沟槽38的宽度38w可以与其他沟槽38相同，或者在一些情况下可以不同。然而，在一些实施例中，每个沟槽38的宽度38w(例如，在D2方向上的最大宽度)处于25μm与100μm之间。由于多个沟槽38形成为满足前述条件，因此可以在电子器件40与焊料凸块50之间的有限区域内有效地抑制底部填充层45的流动。
此外，可以通过多个沟槽38增加位于钝化层36与底部填充层45之间的接触界面，因此底部填充层45的分层现象可以被最小化。
结果，可以提高半导体封装1000的可靠性，并且可以容易地使半导体封装1000小型化且高度集成。
图4和图5是示出了根据本发明构思的一些实施例的半导体封装的平面图。下文中，为了易于且便于说明的目的，将主要描述本实施例与图1至图3的上述实施例之间的差异。
参考图4，多个沟槽38还可以包括设置在电子器件40的第三侧表面40S3与焊料凸块50的相应焊料凸块50之间的第三沟槽组38G3、以及设置在电子器件40的第四侧表面40S4与焊料凸块50的相应焊料凸块50之间的第四沟槽组38G4。
在电子器件40的第三侧表面40S3与相应焊料凸块50之间，第三沟槽组38G3中的每个沟槽可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。第三沟槽组38G3中的每个沟槽可以具有沿第一方向D1延伸的线形。如参考图3所述，第三沟槽组38G3可以位于距相应焊料凸块50的第二距离dd2内。第三沟槽组38G3中的每个沟槽可以在第二方向D2上具有宽度，并且第三沟槽组38G3中的每个沟槽的宽度可以基本上等于参考图3所描述的多个沟槽38中的每个沟槽的宽度38w。第三沟槽组38G3可以包括在第二方向D2上彼此直接相邻的一对沟槽38，并且该一对沟槽38之间的距离可以基本上等于参考图3所描述的一对沟槽38之间的距离38g。
在电子器件40的第四侧表面40S4与相应焊料凸块50之间，第四沟槽组38G4中的每个沟槽可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。第四沟槽组38G4中的每个沟槽可以具有沿第一方向D1延伸的线形。如参考图3所述，第四沟槽组38G4可以位于距相应焊料凸块50的第二距离dd2内。第四沟槽组38G4中的每个沟槽可以在第二方向D2上具有宽度，并且第四沟槽组38G4中的每个沟槽的宽度可以基本上等于参考图3所描述的多个沟槽38中的每个沟槽的宽度38w。第四沟槽组38G4可以包括在第二方向D2上彼此直接相邻的一对沟槽38，并且该一对沟槽38之间的距离可以基本上等于参考图3所描述的一对沟槽38之间的距离38g。
在一些实施例中，第一沟槽组38G1、第二沟槽组38G2、第三沟槽组38G3和第四沟槽组38G4可以彼此间隔开。
参考图5，多个沟槽38可以设置在电子器件40与多个焊料凸块50之间。在一些实施例中，多个沟槽38中的每一个可以具有围绕电子器件40的第一侧表面至第四侧表面40S1、40S2、40S3和40S4的环形。例如，每个沟槽可以连续延伸以围绕电子器件40的第一侧表面至第四侧表面40S1、40S2、40S3和40S4。
图6是示出了根据本发明构思的一些实施例的半导体封装的截面图。下文中，为了易于且便于说明的目的，将主要描述本实施例与图1至图5的上述实施例之间的差异。
参考图6，半导体封装1100可以包括下结构10、位于下结构10上的重分布衬底20、位于重分布衬底20上的下凸块互连层30、位于下凸块互连层30上的电子器件40和焊料凸块50、以及介于下凸块互连层30与电子器件40之间的底部填充层45。
重分布衬底20可以具有彼此相对的第一表面20a和第二表面20b。下结构10可以设置在重分布衬底20的第一表面20a上，而下凸块互连层30可以设置在重分布衬底20的第二表面20b上。
重分布衬底20可以包括重分布图案22、24和27以及覆盖重分布图案22、24和27的重分布绝缘层26a和26b。重分布图案22、24和27可以包括：在垂直于重分布衬底20的第一表面20a的方向上彼此间隔开的重分布线22、连接到重分布线22的重分布接触部24、以及重分布种子图案27。重分布接触部24中的每一个可以从重分布线22的相应重分布线22的底面22B朝向重分布衬底20的第一表面20a延伸。重分布接触部24中的每一个可以与相应重分布线22接触，且其间不存在界面。例如，重分布接触部24和相应重分布线22可以由相同的材料一体地形成，以形成其间没有晶界的单一主体。重分布接触部24中的每一个可以在平行于重分布衬底20的第一表面20a的方向(例如，第一方向D1)上具有宽度，并且重分布接触部24中的每一个的宽度可以朝向相应重分布线22的底面22B逐渐变大。重分布种子图案27中的每一个可以覆盖重分布线22的相应重分布线22的底面22B，并且可以沿重分布接触部24的相应重分布接触部24的侧表面和底面延伸。重分布线22和重分布接触部24可以包括金属材料(例如，铜)或由其形成，并且重分布种子图案27可以包括导电种子材料(例如，铜、钛和/或其合金)或由其形成。
重分布绝缘层26a和26b可以包括与重分布衬底20的第一表面20a相邻的第一重分布绝缘层26a、以及与重分布衬底20的第二表面20b相邻的第二重分布绝缘层26b。第一重分布绝缘层26a和第二重分布绝缘层26b可以覆盖重分布图案22、24和27，并且重分布线22中的一些可以设置在第二重分布绝缘层26b上。重分布线22中的一些可以设置在重分布衬底20的第二表面20b上。第一重分布绝缘层26a和第二重分布绝缘层26b可以包括相同的材料或者由相同的材料形成，并且可以包括或者是例如光敏聚合物。
下凸块互连层30可以包括导电图案32、34和37，以及覆盖导电图案32、34和37的钝化层36。导电图案32、34和37可以包括导电焊盘32(也被描述为导线图案)、连接到导电焊盘32的导电接触部34、以及导电种子图案37。导电焊盘32可以设置在钝化层36的顶面36U上并且可以彼此水平间隔开(例如，在第一方向D1上)。导电接触部34中的每一个可以从导电焊盘32的相应导电焊盘32的底面延伸到钝化层36中。导电接触部34中的每一个可以与相应导电焊盘32接触，且其间不存在界面。例如，导电接触部35和相应导电焊盘32可以由相同的材料一体地形成，以形成其间没有晶界的单一主体。导电接触部34中的每一个在第一方向D1上可以具有宽度，并且导电接触部34中的每一个的宽度可以在朝向相应导电焊盘32的底面的方向上逐渐变大。导电种子图案37中的每一个可以覆盖导电焊盘32的相应导电焊盘32的底面，并且可以沿导电接触部34的相应导电接触部34的侧表面和底面延伸。导电焊盘32和导电接触件34可以包括金属材料(例如，铜)或由其形成，并且导电种子图案37可以包括导电种子材料(例如，铜、钛和/或其合金)或由其形成。
钝化层36可以设置在重分布衬底20的第二表面20b上，并且可以覆盖重分布图案22和24的相应重分布图案(例如，重分布线22中的一些)。钝化层36可以暴露导电焊盘32中的每一个的至少一部分。例如，导电焊盘32可以设置在钝化层36上。导电接触部34可以设置在钝化层36中并且可以连接到导电焊盘32。导电接触部34可以与重分布图案22和24的相应重分布图案(例如，重分布线22中的一些)电连接。钝化层36可以包括绝缘材料(例如，味之素堆积膜(ABF))或由其形成。
电子器件40可以安装在下凸块互连层30上。电子器件40可以设置在导电焊盘32中的相应导电焊盘32上，并且连接凸块42可以设置在电子器件40与相应导电焊盘32之间。电子器件40可通过连接凸块42电连接到相应导电焊盘32。例如，电子器件40可以是诸如电容器的无源器件。焊料凸块50可以设置在下凸块互连层30上并且可以与电子器件40水平间隔开，例如至少部分地位于基底衬底100上方的相同竖直高度处。焊料凸块50可以设置在导电焊盘32的相应导电焊盘32上，并且可以连接到该相应导电焊盘32。
钝化层36可以包括设置在电子器件40与焊料凸块50之间的多个沟槽38。多个沟槽38可以与参考图1至图5描述的多个沟槽38基本相同。底部填充层45可以填充下凸块互连层30与电子器件40之间的空间。底部填充层45可以填充电子器件40与相应导电焊盘32之间以及连接凸块42之间的空间。底部填充层45可以延伸到钝化层36的顶面36U上并且可以填充多个沟槽38的至少一部分。底部填充层45可以在沟槽38中接触钝化层36。
在一些实施例中，下结构10可以包括设置在重分布衬底20的第一表面20a上的基底衬底100。基底衬底100可以包括绝缘材料或者由绝缘材料形成，并且可以包括或者是例如碳基材料、陶瓷或聚合物。基底衬底100可以包括贯穿基底衬底100的衬底孔100R。衬底孔100R可以暴露基底衬底100的内侧表面。
下结构10还可以包括设置在衬底孔100R中的半导体芯片200。半导体芯片200可以设置为与基底衬底100的内侧表面间隔开。半导体芯片200可以是存储器芯片、逻辑芯片、应用处理器(AP)芯片或片上系统(SOC)。半导体芯片200可以具有彼此相对的第一表面200a和第二表面200b，并且可以包括与第一表面200a相邻设置或在第一表面200a处设置的芯片焊盘210。半导体芯片200可以被设置为半导体芯片200的第一表面200a面对重分布衬底20的第一表面20a的方式。芯片焊盘210中的每一个可以与重分布接触部24的相应重分布接触部24连接。重分布种子图案27中的相应重分布种子图案27可以设置在芯片焊盘210中的每一个与相应重分布接触部24之间。芯片焊盘210可以包括或者是金属(例如，铜)。半导体芯片200可以通过芯片焊盘210电连接到重分布衬底20。
下结构10还可以包括设置在基底衬底100中的导电结构110、与导电结构110的一端连接的第一焊盘112、以及与导电结构110的另一端连接的第二焊盘114。导电结构110可以是贯穿基底衬底100的金属柱。第一焊盘112和第二焊盘114可以通过导电结构110彼此电连接。第一焊盘112可以与重分布接触部24中的相应重分布接触部24连接。重分布种子图案27中的相应重分布种子图案27可以设置在第一焊盘112与相应重分布接触部24之间。例如，导电结构110、第一焊盘112和第二焊盘114中的每一个可以包括铜、铝、钨、钛、钽、铁或其合金中的至少一种或者由其形成。导电结构110可以通过第一焊盘112电连接到重分布衬底20。
下结构10还可以包括模塑层250，该模塑层250设置在衬底孔100R中并覆盖半导体芯片200。模塑层250可以覆盖半导体芯片200的第二表面200b并且可以在半导体芯片200与基底衬底100的内侧表面之间延伸。模塑层250可以包括或者是粘合绝缘膜(例如，味之素堆积模(ABF))、或者绝缘聚合物(例如，环氧基聚合物)。
图7和图8是示出了制造根据本发明构思的一些实施例的半导体封装的方法的截面图。在下文中，为了易于且便于说明的目的，将省略对与参考图6描述的特征相同的特征的描述。
参考图7，基底衬底100可以设置在载体衬底900上。基底衬底100可以包括贯穿基底衬底100的衬底孔100R。导电结构110可以形成在基底衬底100中并且可以贯穿基底衬底100。导电结构110可以与衬底孔100R水平间隔开。第一焊盘112可以连接到导电结构110的一端，而第二焊盘114可以连接到导电结构110的另一端。
半导体芯片200可以设置在基底衬底100的衬底孔100R中。半导体芯片200可以具有彼此相对的第一表面200a和第二表面200b，并且可以包括设置在第一表面200a处或与第一表面200a相邻设置的芯片焊盘210。半导体芯片200可以被设置为半导体芯片200的第一表面200a面对载体衬底900的顶面的方式。模塑层250可以设置在衬底孔100R中并且可以覆盖半导体芯片200的第二表面200b。模塑层250可以在半导体芯片200与基底衬底100之间延伸。
基底衬底100、导电结构110、第一焊盘112和第二焊盘114、半导体芯片200、以及模塑层250可以构成下结构10。
参考图8，可以去除载体衬底900。重分布衬底20和下凸块互连层30可以依次形成在下结构10的一个表面上，该表面通过去除载体衬底900而被暴露。
例如，重分布衬底20的形成可以包括：在下结构10的一个表面上形成第一重分布绝缘层26a，形成贯穿第一重分布绝缘层26a的重分布接触孔，形成填充每个重分布接触孔的一部分并延伸到第一重分布绝缘层26a的顶面上的重分布种子图案27，以及使用重分布种子图案27执行电镀工艺以形成重分布接触部24和重分布线22。第一重分布绝缘层26a可以覆盖半导体芯片200的第一表面200a、基底衬底100的一个表面、以及位于半导体芯片200与基底衬底100之间的模塑层250。重分布接触部24可以填充每个重分布接触孔中的其余部分，并且重分布线22可以延伸到第一重分布绝缘层26a上。
例如，重分布衬底20的形成还可以包括：在第一重分布绝缘层26a上形成第二重分布绝缘层26b，以及在第二重分布绝缘层26b上形成附加重分布种子图案27、附加重分布接触部24和附加重分布线22。附加重分布种子图案27、附加重分布接触部24和附加重分布线22可以通过与重分布种子图案27、重分布接触部24和重分布线22基本相同的方法形成。
例如，下凸块互连层30的形成可以包括：在第二重分布绝缘层26b上形成钝化层36，形成贯穿钝化层36的导电接触孔，形成填充每个导电接触孔的一部分并延伸到钝化层36的顶面36U上的导电种子图案37，以及使用导电种子图案37执行电镀工艺以形成导电接触部34和导电焊盘32。
再次参考图6，多个沟槽38可以形成在钝化层36中。多个沟槽38中的每一个可以从钝化层36的顶面36U延伸到钝化层36中。多个沟槽38可以通过蚀刻钝化层36的上部来形成。蚀刻钝化层36的上部可以使用例如干法蚀刻工艺或激光蚀刻工艺来执行。多个沟槽38可以形成在与参考图1至图5所描述的多个沟槽38基本相同的位置处，并且可以形成为具有与参考图1至图5所描述的多个沟槽38基本相同的宽度38w、距离38g和形状。
电子器件40可以安装在下凸块互连层30上。电子器件40可以设置在导电焊盘32中的相应导电焊盘32上，而连接凸块42可以设置在电子器件40与相应导电焊盘32之间。电子器件40可通过连接凸块42电连接到相应导电焊盘32。焊料凸块50可以设置在下凸块互连层30上并且可以与电子器件40水平间隔开。焊料凸块50可以设置在导电焊盘32的相应导电焊盘32上，并且可以连接到相应导电焊盘32。多个沟槽38可以形成为设置在电子器件40与焊料凸块50之间。
底部填充层45可以形成为填充电子器件40与相应导电焊盘32之间以及连接凸块42之间的空间并且可以延伸到钝化层36的顶面36U上。底部填充层45可以填充多个沟槽38的至少一部分。
图9是示出了根据本发明构思的一些实施例的半导体封装的截面图。下文中，为了易于且便于说明的目的，将主要描述本实施例与图6的上述实施例之间的差异。
参考图9，半导体封装1200可以包括下结构10、位于下结构10上的重分布衬底20、位于重分布衬底20上的下凸块互连层30、位于下凸块互连层30上的电子器件40和焊料凸块50、以及介于下凸块互连层30与电子器件40之间的底部填充层45。
重分布衬底20可以具有彼此相对的第一表面20a和第二表面20b。下结构10可以设置在重分布衬底20的第一表面20a上，而下凸块互连层30可以设置在重分布衬底20的第二表面20b上。
重分布衬底20可以包括重分布图案22、24和27以及覆盖重分布图案22、24和27的重分布绝缘层26。重分布图案22、24和27可以包括：在垂直于重分布衬底20的第一表面20a的方向上彼此间隔开的重分布线22、连接到重分布线22的重分布接触部24、以及重分布种子图案27。重分布接触部24中的每一个可以从重分布线22的相应重分布线22的底面22B朝向重分布衬底20的第二表面20b延伸。在本实施例中，重分布线22可以被设置为重分布线22的底面22B面对重分布衬底20的第二表面20b的方式。
重分布种子图案27中的每一个可以覆盖重分布线22的相应重分布线22的底面22B，并且可以沿重分布接触部24的相应重分布接触部24的侧表面和底面延伸。重分布线22中的一些可以设置在重分布衬底20的第一表面20a上，而重分布接触部24中的其他重分布接触部24可以设置在重分布衬底20的第二表面20b上。重分布绝缘层26可以覆盖重分布图案22、24和27并且可以包括例如光敏聚合物。
下凸块互连层30可以包括下凸块图案39和覆盖下凸块图案39的钝化层36。下凸块图案39可以在钝化层36中彼此水平(例如，在第一方向D1上)间隔开。下凸块图案39中的每一个可以与重分布接触部24的相应重分布接触部24连接。重分布种子图案27的相应重分布种子图案27可以设置在下凸块图案39中的每一个与相应重分布接触部24之间。下凸块图案39可以包括金属材料(例如，铜)或由其形成。下凸块图案39可以被称为导电图案。
钝化层36可以设置在重分布衬底20的第二表面20b上，并且可以覆盖重分布图案22、24和27的相应重分布图案(例如，相应重分布接触部24)。钝化层36可以覆盖下凸块图案39并且可以暴露下凸块图案39的顶面。在一些实施例中，钝化层36可以包括与重分布绝缘层26相同的材料或由其形成。钝化层36可以包括例如光敏聚合物。
电子器件40可以安装在下凸块互连层30上。电子器件40可以设置在下凸块图案39的相应下凸块图案39上，而连接凸块42可以设置在电子器件40与相应下凸块图案39之间。电子器件40可以通过连接凸块42电连接到相应下凸块图案39。焊料凸块50可以设置在下凸块互连层30上并且可以与电子器件40水平间隔开。焊料凸块50可以设置在下凸块图案39的相应下凸块图案39上并且可以连接到相应下凸块图案39。
钝化层36可以包括设置在电子器件40与焊料凸块50之间的多个沟槽38。多个沟槽38可以与参考图1至图5描述的多个沟槽38基本相同。底部填充层45可以填充下凸块互连层30与电子器件40之间的空间。底部填充层45可以填充电子器件40与相应下凸块图案39之间以及连接凸块42之间的空间。底部填充层45可以延伸到钝化层36的顶面36U上并且可以填充多个沟槽38的至少一部分。
下结构10可以包括：设置在重分布衬底20的第一表面20a上的基底衬底100、设置在基底衬底100的衬底孔100R中的半导体芯片200、设置在基底衬底100中的导电结构110、与导电结构110的一端连接的第一焊盘112、与导电结构110的另一端连接的第二焊盘114、以及设置在衬底孔100R中并覆盖半导体芯片200的模塑层250。半导体芯片200可以具有彼此相对的第一表面200a和第二表面200b，并且可以包括与第一表面200a相邻设置的芯片焊盘210。
在一些实施例中，下结构10还可以包括分别设置在芯片焊盘210和第一焊盘112上的下连接凸块220。芯片焊盘210可以分别通过下连接凸块220的相应下连接凸块220与重分布线22的相应重分布线22连接。半导体芯片200可以通过芯片焊盘210和相应下连接凸块220电连接到重分布衬底20。第一焊盘112可以通过下连接凸块220的相应下连接凸块220与重分布线22中的相应重分布线22连接。导电结构110可以通过第一焊盘112和相应下连接凸块220电连接到重分布衬底20。下连接凸块220可以包括导电材料或由导电材料形成，并且可以具有焊球、凸块或柱状物中的至少一种形状。
根据一些实施例，下结构10还可以包括设置在重分布衬底20的第一表面20a与半导体芯片200之间以及重分布衬底20的第一表面20a与基底衬底100之间的下底部填充层230。下底部填充层230可以填充下连接凸块220之间的空间、重分布线22的相应重分布线22之间的空间、以及重分布衬底20的第一表面20a与半导体芯片200之间的空间。下底部填充层230可以填充下连接凸块220之间的空间、重分布线22的相应重分布线22之间的空间、以及重分布衬底20的第一表面20a与基底衬底100之间的空间。下底部填充层230可以包括诸如环氧树脂的绝缘聚合物材料或由其形成。模塑层250可以覆盖半导体芯片200的第二表面200b并且可以在半导体芯片200与基底衬底100的内侧表面之间延伸。在一些实施例中，模塑层250可以在彼此相邻的下底部填充层230之间延伸。
图10和图11是示出了制造根据本发明构思的一些实施例的半导体封装的方法的截面图。在下文中，为了易于且便于说明的目的，将省略对与参考图9描述的特征相同的特征的描述。
参考图10，下凸块互连层30和重分布衬底20可以依次形成在载体衬底900上。
例如，下凸块互连层30的形成可以包括：在载体衬底900上形成下凸块图案39，以及在载体衬底900上形成覆盖下凸块图案39的钝化层36。下凸块图案39可以通过例如电镀工艺来形成。
例如，重分布衬底20的形成可以包括：形成贯穿钝化层36的上部的重分布接触孔，形成填充每个重分布接触孔的一部分并延伸到钝化层36的一个表面上的重分布种子图案27，以及使用重分布种子图案27执行电镀工艺以形成重分布接触部24和重分布线22。重分布接触孔可以分别暴露下凸块图案39的顶面。重分布接触部24可以填充每个重分布接触孔的其余部分，并且重分布线22可以延伸到钝化层36的一个表面上。
例如，重分布衬底20的形成还可以包括：在钝化层36上形成覆盖重分布接触部24和重分布线22的重分布绝缘层26，以及在重分布绝缘层26上形成附加重分布种子图案27、附加重分布接触部24和附加重分布线22。附加重分布种子图案27、附加重分布接触部24和附加重分布线22可以通过与重分布种子图案27、重分布接触部24和重分布线22基本相同的方法形成。
重分布衬底20可以具有彼此相对的第一表面20a和第二表面20b，并且重分布衬底20的第二表面20b可以与下凸块互连层30相邻。
参考图11，下结构10可以设置在重分布衬底20的第一表面20a上。下结构10可以包括：基底衬底100、设置在基底衬底100的衬底孔100R中的半导体芯片200、设置在基底衬底100中的导电结构110、与导电结构110的一端连接的第一焊盘112、与导电结构110的另一端连接的第二焊盘114、设置在衬底孔100R中并覆盖半导体芯片200的模塑层250、设置在半导体芯片200的芯片焊焊盘210与相应重分布线22以及第一焊盘112与相应重分布线22之间的下连接凸块220、以及填充下连接凸块220之间的空间的下底部填充层230。
再次参考图9，可以去除载体衬底900。电子器件40和焊料凸块50可以设置在下凸块互连层30的一个表面上，该表面通过去除载体衬底900而被暴露。电子器件40可以设置在下凸块图案39的相应下凸块图案39上，而连接凸块42可以设置在电子器件40与相应下凸块图案39之间。电子器件40可以通过连接凸块42电连接到相应下凸块图案39。焊料凸块50可以与电子器件40水平间隔开。焊料凸块50可以设置在下凸块图案39的相应下凸块图案39上并且可以连接到相应下凸块图案39。
多个沟槽38可以形成在位于电子器件40与焊料凸块50之间的钝化层36中。多个沟槽38可以通过与参考图6至图8所描述的多个沟槽38基本相同的方法来形成。底部填充层45可以形成为填充电子器件40与相应下凸块图案39之间以及连接凸块42之间的空间，并且可以延伸到钝化层36的顶面36U上。底部填充层45可以填充多个沟槽38的至少一部分。
图12是示出了根据本发明构思的一些实施例的半导体封装的截面图。下文中，为了易于且便于说明的目的，将主要描述本实施例与图9的上述实施例之间的差异。
参考图12，半导体封装1300可以包括下结构10、位于下结构10上的重分布衬底20、位于重分布衬底20上的下凸块互连层30、位于下凸块互连层30上的电子器件40和焊料凸块50、以及介于下凸块互连层30与电子器件40之间的底部填充层45。重分布衬底20、下凸块互连层30、电子器件40、焊料凸块50和底部填充层45可以与参考图9所描述的半导体封装1200的重分布衬底20、下凸块互连层30、电子器件40、焊料凸块50和底部填充层45基本相同。
根据一些实施例，下结构10可以包括半导体芯片200以及位于重分布衬底20的第一表面20a上的导电柱300。半导体芯片200可以具有彼此相对的第一表面200a和第二表面200b，并且可以包括设置在第一表面200a处以及与第一表面200a相邻设置的芯片焊盘210。下结构10还可以包括分别设置在芯片焊盘210上的下连接凸块220。芯片焊盘210可以分别通过下连接凸块220的相应下连接凸块220与重分布线22的相应重分布线22连接。半导体芯片200可以通过芯片焊盘210和相应下连接凸块220电连接到重分布衬底20。导电柱300可以与半导体芯片200水平地(例如，在第一方向D1上)间隔开。导电柱300可以与重分布线22中的相应重分布线22直接连接。导电柱300可以包括金属(例如，铜)或者可以由金属(例如，铜)形成。
在一些实施例中，下结构10还可以包括设置在重分布衬底20的第一表面20a与半导体芯片200之间的下底部填充层230。下底部填充层230可以填充下连接凸块220之间的空间、重分布线22的相应重分布线22之间的空间、以及重分布衬底20的第一表面20a与半导体芯片200之间的空间。下结构10还可以包括模塑层250，该模塑层250设置在重分布衬底20的第一表面20a上并覆盖半导体芯片200和导电柱300。模塑层250可以覆盖半导体芯片200的第二表面200b并且可以填充半导体芯片200与导电柱300之间的空间。模塑层250可以延伸到下底部填充层230的侧表面上并且可以与重分布衬底20的第一表面20a接触。
图13和图14是示出了制造根据本发明构思的一些实施例的半导体封装的方法的截面图。在下文中，为了易于且便于说明的目的，将省略对与参考图12描述的特征相同的特征的描述。
参考图13，下凸块互连层30和重分布衬底20可以依次形成在载体衬底900上。下凸块互连层30和重分布衬底20可以通过与参考图10所描述的下凸块互连层30和重分布衬底20基本相同的方法形成。重分布衬底20可以具有彼此相对的第一表面20a和第二表面20b，并且重分布衬底20的第二表面20b可以与下凸块互连层30相邻。
导电柱300可以形成在重分布衬底20的第一表面20a上。导电柱300可以形成在重分布线22的相应重分布线22上并且可以使用例如电镀工艺形成。即使在附图中未示出，导电种子图案也可以形成在导电柱300与相应重分布线22之间，并且导电柱300可以使用导电种子图案通过电镀工艺来形成。
参考图14，半导体芯片200可以安装在重分布衬底20的第一表面20a上。下连接凸块220可以分别设置在半导体芯片200的芯片焊盘210上，并且下连接凸块220可以分别设置在重分布线22的相应重分布线22上。下底部填充层230可以设置在重分布衬底20的第一表面20a与半导体芯片200之间，并且可以填充下连接凸块220之间以及相应重分布线22之间的空间。模塑层250可以设置在重分布衬底20的第一表面20a上并且可以覆盖半导体芯片200和导电柱300。
再次参考图12，可以去除载体衬底900。电子器件40和焊料凸块50可以设置在下凸块互连层30的一个表面上，该表面通过去除载体衬底900而被暴露。电子器件40可以设置在下凸块图案39的相应下凸块图案39上，而连接凸块42可以设置在电子器件40与相应下凸块图案39之间。焊料凸块50可以与电子器件40水平间隔开并且可以设置在下凸块图案39的相应下凸块图案39上。
多个沟槽38可以形成在位于电子器件40与焊料凸块50之间的钝化层36中。多个沟槽38可以通过与参考图6至图8所描述的多个沟槽38基本相同的方法来形成。底部填充层45可以形成为填充电子器件40与相应下凸块图案39之间以及连接凸块42之间的空间，并且可以延伸到钝化层36的顶面36U上。底部填充层45可以填充多个沟槽38的至少一部分。
图15是示出了根据本发明构思的一些实施例的半导体封装的截面图。下文中，为了易于且便于说明的目的，将主要描述本实施例与图6的上述实施例之间的差异。
参考图15，半导体封装1400可以包括下结构10、位于下结构10上的重分布衬底20、位于重分布衬底20上的下凸块互连层30、位于下凸块互连层30上的电子器件40和焊料凸块50、以及介于下凸块互连层30与电子器件40之间的底部填充层45。
重分布衬底20可以具有彼此相对的第一表面20a和第二表面20b。重分布衬底20可以包括与第一表面20a相邻的第一重分布层20A、与第二表面20b相邻的第二重分布层20B、以及位于第一重分布层20A与第二重分布层20B之间的芯衬底800。
第一重分布层20A可以包括：第一重分布图案22a、24a和27a，以及覆盖第一重分布图案22a、24a和27a的第一重分布绝缘层26a和第二重分布绝缘层26b。第一重分布图案22a、24a和27a可以包括：在垂直于重分布衬底20的第一表面20a的方向上彼此间隔开的第一重分布线22a、连接到第一重分布线22a的第一重分布接触部24a、以及第一重分布种子图案27a。第一重分布接触部24a中的每一个可以从第一重分布线22a的相应第一重分布线22a的底面22aB朝向芯衬底800延伸。第一重分布接触部24a中的每一个可以与相应第一重分布线22a接触，且其间不存在界面。第一重分布接触部24a中的每一个可以在平行于重分布衬底20的第一表面20a的方向(例如，第一方向D1)上具有宽度，并且第一重分布接触部24a中的每一个的宽度可以朝向相应第一重分布线22a的底面22aB逐渐变大。第一重分布种子图案27a中的每一个可以覆盖第一重分布线22a的相应第一重分布线22a的底面22aB，并且可以沿第一重分布接触部24a的相应第一重分布接触部24a的侧表面和底面延伸。第一重分布线22a和第一重分布接触部24a可以包括金属材料(例如，铜)或由其形成，并且第一重分布种子图案27a可以包括导电种子材料(例如，铜、钛、和/或其合金)或由其形成。
第一重分布绝缘层26a可以与芯衬底800相邻，而第二重分布绝缘层26b可以与重分布衬底20的第一表面20a相邻。第一重分布绝缘层26a和第二重分布绝缘层26b可以覆盖第一重分布图案22a、24a和27a，并且第一重分布线22a中的一些可以设置在第二重分布绝缘层26b上。第一重分布线22a中的一些可以设置在重分布衬底20的第一表面20a上。第一重分布绝缘层26a和第二重分布绝缘层26b可以包括相同的材料或由相同的材料形成，并且可以包括例如光敏聚合物或由例如光敏聚合物形成。
第二重分布层20B可以包括：第二重分布图案22b、24b和27b，以及覆盖第二重分布图案22b、24b和27b的第三重分布绝缘层26c。第二重分布图案22b、24b和27b可以包括：在垂直于重分布衬底20的第一表面20a的方向上彼此间隔开的第二重分布线22b、连接到第二重分布线22b的第二重分布接触部24b、以及第二重分布种子图案27b。第二重分布接触部24b中的每一个可以从第二重分布线22b中的相应第二重分布线22b的底面22bB朝向芯衬底800延伸。第二重分布接触部24b中的每一个可以与相应第二重分布线22b接触，且其间不存在界面。第二重分布接触部24b中的每一个可以在平行于重分布衬底20的第一表面20a的方向(例如，第一方向D1)上具有宽度，并且第二重分布接触部24b中的每一个的宽度可以朝向相应第二重分布线22b的底面22bB逐渐变大。第二重分布种子图案27b中的每一个可以覆盖第二重分布线22b的相应第二重分布线22b的底面22bB，并且可以沿第二重分布接触部24b的相应第二重分布接触部24b的侧表面和底面延伸。第二重分布线22b和第二重分布接触部24b可以包括金属材料(例如，铜)或由其形成，并且第二重分布种子图案27b可以包括导电种子材料(例如，铜、钛、和/或其合金)或由其形成。
第三重分布绝缘层26c可以设置在芯衬底800上，并且可以覆盖第二重分布图案22b、24b和27b。第二重分布线22b中的一些可以设置在第三重分布绝缘层26c上。第二重分布线22b中的一些可以设置在重分布衬底20的第二表面20b上。第三重分布绝缘层26c可以包括与第一重分布绝缘层26a和第二重分布绝缘层26b相同的材料或由其形成，并且可以包括例如光敏聚合物或由其形成。
芯衬底800的第一衬底焊盘810可以与第一重分布层20A的第一重分布图案22a、24a和27a的相应第一重分布图案(例如，相应第一重分布接触部24a)连接。芯衬底800的第二衬底焊盘820可以与第二重分布层20B的第二重分布图案22b、24b和27b的相应第二重分布图案(例如，相应第二重分布接触部24b)连接。第一衬底焊盘810和第二衬底焊盘820可以通过芯衬底800的内部互连线彼此电连接。芯衬底800例如可以是印刷电路板。第一重分布层20A和第二重分布层20B可以通过芯衬底800彼此电连接。
下结构10可以设置在重分布衬底20的第一表面20a上，而下凸块互连层30可以设置在重分布衬底20的第二表面20b上。
下凸块互连层30可以包括：导电图案32、34和37，以及覆盖导电图案32、34和37的钝化层36。在一些实施例中，钝化层36可以包括阻焊材料或由阻焊材料形成。导电图案32、34和37可以与参考图6所描述的导电图案32、34和37基本相同。导电图案32、34和37可以与第二重分布层20B的第二重分布图案22b、24b和27b的相应第二重分布图案(例如，相应第二重分布线22b)电连接。
电子器件40、焊料凸块50和底部填充层45可以设置在下凸块互连层30上。电子器件40、焊料凸块50和底部填充层45可以与参考图6所描述的电子器件40、焊料凸块50和底部填充层45基本相同。电子器件40和焊料凸块50可以通过导电图案32、34和37电连接到第二重分布层20B。钝化层36可以包括设置在电子器件40与焊料凸块50之间的多个沟槽38。多个沟槽38可以与参考图1至图5描述的多个沟槽38基本相同。
下结构10可以包括：安装在重分布衬底20的第一表面20a上的半导体芯片200、分别设置在半导体芯片200的芯片焊盘210上的下连接凸块220、设置在重分布衬底20的第一表面20a与半导体芯片200之间的下底部填充层230、以及设置在重分布衬底20的第一表面20a上并覆盖半导体芯片200的模塑层250。半导体芯片200的芯片焊盘210可以通过下连接凸块220与第一重分布层20A的第一重分布图案22a、24a和27a的相应第一重分布图案(例如，相应第一重分布线22a)电连接。半导体芯片200可以通过芯片焊盘210和下连接凸块220电连接到第一重分布层20A。下底部填充层230可以填充下连接凸块220之间的空间，并且可以填充第一重分布线22a的相应第一重分布线22a之间的空间。模塑层250可以覆盖半导体芯片200并且可以延伸到下底部填充层230的侧表面上。模塑层250可以与重分布衬底20的第一表面20a接触。
图16是示出了制造根据本发明构思的一些实施例的半导体封装的方法的截面图。在下文中，为了易于且便于说明的目的，将省略对与参考图15描述的特征相同的特征的描述。
参考图16，第一重分布层20A可以形成在芯衬底800的一个表面上，而第二重分布层20B可以形成在芯衬底800的另一个表面上。
例如，第一重分布层20A的形成可以包括：在芯衬底800的一个表面上形成第一重分布绝缘层26a，形成贯穿第一重分布绝缘层26a的第一重分布接触孔，形成填充每个第一重分布孔的一部分并延伸到第一重分布绝缘层26a的一个表面上的第一重分布种子图案27a，以及使用第一重分布种子图案27a执行电镀工艺以形成第一重分布接触部24a和第一重分布线22a。第一重分布层20A的形成可以还包括：在第一重分布绝缘层26a上形成第二重分布绝缘层26b，以及在第二重分布绝缘层26b上形成附加第一重分布种子图案27a、附加第一重分布接触部24a和附加第一重分布线22a。附加第一重分布种子图案27a、附加第一重分布接触部24a和附加第一重分布线22a可以通过与第一重分布种子图案27a、第一重分布接触部24a和第一重分布线22a基本相同的方法形成。
例如，第二重分布层20B的形成可以包括：在芯衬底800的另一表面上形成第三重分布绝缘层26c，形成贯穿第三重分布绝缘层26c的第二重分布接触孔，形成填充每个第二重分布接触孔的一部分并延伸到第三重分布绝缘层26c的一个表面上的第二重分布种子图案27b，以及使用第二重分布种子图案27b执行电镀工艺以形成第二重分布接触部24b和第二重分布线22b。第一重分布层20A、芯衬底800和第二重分布层20B可以构成重分布衬底20。
下凸块互连层30可以形成在第二重分布层20B上。例如，下凸块互连层30的形成可以包括：在第三重分布绝缘层26c上形成钝化层36，形成贯穿钝化层36的导电接触孔，形成填充每个导电接触孔的一部分并延伸到钝化层36的一个表面上的导电种子图案37，以及使用导电种子图案37执行电镀工艺以形成导电接触部34和导电焊盘32。其上形成有下凸块互连层30的重分布衬底20可以设置在载体衬底900上。
半导体芯片200可以安装在第一重分布层20A上。下连接凸块220可以分别设置在半导体芯片200的芯片焊盘210上，并且下连接凸块220可以分别设置在第一重分布线22a的相应第一重分布线22a上。下底部填充层230可以设置在第一重分布层20A与半导体芯片200之间，并且可以填充下连接凸块220之间以及相应第一重分布线22a之间的空间。模塑层250可以设置在第一重分布层20A上并且可以覆盖半导体芯片200。
再次参考图15，可以去除载体衬底900。电子器件40和焊料凸块50可以设置在下凸块互连层30的一个表面上，该表面通过去除载体衬底900而被暴露。多个沟槽38可以形成在位于电子器件40与焊料凸块50之间的钝化层36中。多个沟槽38可以通过与参考图6至图8所描述的多个沟槽38基本相同的方法来形成。底部填充层45可以形成为填充电子器件40与相应导电焊盘32之间以及连接凸块42之间的空间并且延伸到钝化层36的顶面36U上。底部填充层45可以填充多个沟槽38的至少一部分。
根据本发明构思，多个沟槽可以设置在电子器件与焊料凸块之间以抑制底部填充层的流动。多个沟槽可以形成为有效地抑制底部填充层在电子器件与焊料凸块之间的有限区域中的流动。此外，可以通过多个沟槽增加位于钝化层与底部填充层之间的接触界面，因此底部填充层的分层现象可以被最小化。结果，可以提供具有优良可靠性的小型化且高度集成的半导体封装及其制造方法。
虽然已具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种半导体封装，包括：
重分布衬底，具有彼此相对的第一表面和第二表面；
半导体芯片，安装在所述重分布衬底的第一表面上；
下凸块互连层，位于所述重分布衬底的第二表面上；
电子器件，安装在所述下凸块互连层上；以及
焊料凸块，设置在所述下凸块互连层上并与所述电子器件水平间隔开，
其中，所述下凸块互连层包括：导电图案，分别连接到所述电子器件和所述焊料凸块；以及钝化层，覆盖所述导电图案，并且
其中，所述钝化层包括设置在所述电子器件与所述焊料凸块之间的多个沟槽。
2.根据权利要求1所述的半导体封装，其中，所述多个沟槽中的每一个从所述钝化层的第一表面延伸到所述钝化层中并朝向所述钝化层的面对所述重分布衬底的第二表面延伸。
3.根据权利要求2所述的半导体封装，还包括：
底部填充层，位于所述下凸块互连层与所述电子器件之间，
其中，所述底部填充层延伸到所述钝化层的第一表面上并填充所述多个沟槽的至少一部分。
4.根据权利要求1所述的半导体封装，其中，所述多个沟槽包括：第一沟槽，在所述多个沟槽中最靠近所述焊料凸块；以及第二沟槽，在所述多个沟槽中最远离所述焊料凸块，
其中，相比于距所述电子器件，所述第二沟槽距所述焊料凸块更近，并且所述第一沟槽设置在所述焊料凸块与所述第二沟槽之间。
5.根据权利要求1所述的半导体封装，其中，所述电子器件与所述焊料凸块间隔开第一距离，
其中，所述多个沟槽位于距所述焊料凸块的第二距离内，并且所述第二距离是所述第一距离的一半。
6.根据权利要求1所述的半导体封装，其中，所述多个沟槽中的每个沟槽在与所述钝化层的顶面平行的方向上具有宽度，并且
其中，所述多个沟槽中的每个沟槽的宽度是在25μm至100μm范围内的宽度。
7.根据权利要求6所述的半导体封装，其中，所述多个沟槽中的一对相邻沟槽之间的距离在25μm至100μm的范围内。
8.根据权利要求1所述的半导体封装，其中，所述焊料凸块是多个焊料凸块之一，
其中，当在平面图中观察时，所述焊料凸块被布置为围绕所述电子器件，并且
其中，所述多个沟槽设置在所述多个焊料凸块与所述电子器件之间。
9.根据权利要求8所述的半导体封装，其中，所述电子器件具有在与所述钝化层的顶面平行的第一方向上彼此相对的第一侧表面和第二侧表面，
其中，所述多个沟槽包括：第一沟槽组，设置在所述电子器件的第一侧表面与所述多个焊料凸块中的相应焊料凸块之间；以及第二沟槽组，设置在所述电子器件的第二侧表面与所述多个焊料凸块中的相应焊料凸块之间；并且
其中，所述第一沟槽组和所述第二沟槽组中的每个沟槽具有沿与所述钝化层的顶面平行并且与所述第一方向相交的第二方向延伸的线形。
10.根据权利要求9所述的半导体封装，其中，所述电子器件具有在所述第二方向上彼此相对的第三侧表面和第四侧表面，
其中，所述多个沟槽包括：第三沟槽组，设置在所述电子器件的第三侧表面与所述多个焊料凸块中的相应焊料凸块之间；以及第四沟槽组，设置在所述电子器件的第四侧表面与所述多个焊料凸块中的相应焊料凸块之间；并且
其中，所述第三沟槽组和所述第四沟槽组中的每个沟槽具有沿所述第一方向延伸的线形。
11.根据权利要求8所述的半导体封装，其中，当在平面图中观察时，所述多个沟槽中的每一个具有围绕所述电子器件的环形。
12.根据权利要求1所述的半导体封装，还包括：
基底衬底，设置在所述重分布衬底的第一表面上，所述基底衬底包括贯穿所述基底衬底的衬底孔；以及
贯穿所述基底衬底的导电结构，
其中，所述半导体芯片设置在所述基底衬底的衬底孔中，并且
其中，所述半导体芯片和所述导电结构电连接到所述重分布衬底中的相应重分布图案。
13.根据权利要求1所述的半导体封装，还包括：
导电柱，设置在所述重分布衬底的第一表面上并与所述半导体芯片水平间隔开；以及
模塑层，设置在所述重分布衬底的第一表面上并覆盖所述半导体芯片和所述导电柱，
其中，所述半导体芯片和所述导电柱电连接到所述重分布衬底中的相应重分布图案。
14.根据权利要求1所述的半导体封装，其中，所述重分布衬底包括：
第一重分布层，与所述重分布衬底的第一表面相邻；
第二重分布层，与所述重分布衬底的第二表面相邻；以及
芯衬底，位于所述第一重分布层与所述第二重分布层之间，
其中，所述芯衬底将所述第一重分布层与所述第二重分布层彼此电连接。
15.根据权利要求14所述的半导体封装，其中，所述半导体芯片与所述第一重分布层中的第一重分布图案电连接，以及
其中，所述下凸块互连层中的导电图案与所述第二重分布层中的第二重分布图案电连接。
16.一种半导体封装，包括：
下凸块互连层；
电子器件，安装在所述下凸块互连层上；以及
多个焊料凸块，布置为在所述下凸块互连层上围绕所述电子器件，
其中，所述下凸块互连层包括：导电图案，分别连接到所述电子器件和所述多个焊料凸块；钝化层，覆盖所述导电图案，并且
其中，所述电子器件具有在与所述钝化层的顶面平行的第一方向上彼此相对的第一侧表面和第二侧表面，
其中，所述钝化层包括：第一沟槽组，设置在所述电子器件的第一侧表面与所述多个焊料凸块中的相应焊料凸块之间；以及第二沟槽组，设置在所述电子器件的第二侧表面与所述多个焊料凸块中的相应焊料凸块之间；并且
其中，所述第一沟槽组和所述第二沟槽组中的每个沟槽具有沿与所述钝化层的顶面平行并且与所述第一方向相交的第二方向延伸的线形。
17.根据权利要求16所述的半导体封装，其中，所述电子器件具有在所述第二方向上彼此相对的第三侧表面和第四侧表面，
其中，所述钝化层包括：第三沟槽组，设置在所述电子器件的第三侧表面与所述多个焊料凸块中的相应焊料凸块之间；以及第四沟槽组，设置在所述电子器件的第四侧表面与所述多个焊料凸块中的相应焊料凸块之间；并且
其中，所述第三沟槽组和所述第四沟槽组中的每个沟槽具有沿所述第一方向延伸的线形。
18.根据权利要求17所述的半导体封装，其中，所述第一沟槽组中的一个沟槽、所述第二沟槽组中的一个沟槽、所述第三沟槽组中的一个沟槽和所述第四沟槽组中的一个沟槽彼此连接，以构成围绕所述电子器件的第一侧表面至第四侧表面的连续环形。
19.一种半导体封装，包括：
下凸块互连层；
电子器件，安装在所述下凸块互连层上；以及
焊料凸块，设置在所述下凸块互连层上并与所述电子器件水平间隔开，
其中，所述下凸块互连层包括：导电图案，分别连接到所述电子器件和所述焊料凸块；以及钝化层，覆盖所述导电图案，，并且
其中，所述钝化层包括设置在所述电子器件与所述焊料凸块之间的多个沟槽，
其中，所述电子器件与所述焊料凸块间隔开第一距离，
其中，所述多个沟槽位于距所述焊料凸块的第二距离内，并且所述第二距离是所述第一距离的一半。
20.根据权利要求19所述的半导体封装，其中，所述多个沟槽中的每个沟槽在与所述钝化层的顶面平行的方向上具有宽度，并且
其中，所述多个沟槽中的每个沟槽的宽度是在25μm至100μm范围内的宽度。
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