KR101202452B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR101202452B1
KR101202452B1 KR1020110069473A KR20110069473A KR101202452B1 KR 101202452 B1 KR101202452 B1 KR 101202452B1 KR 1020110069473 A KR1020110069473 A KR 1020110069473A KR 20110069473 A KR20110069473 A KR 20110069473A KR 101202452 B1 KR101202452 B1 KR 101202452B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
interposer
printed circuit
circuit board
bump
Prior art date
Application number
KR1020110069473A
Other languages
English (en)
Inventor
천정환
Original Assignee
에스티에스반도체통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티에스반도체통신 주식회사 filed Critical 에스티에스반도체통신 주식회사
Priority to KR1020110069473A priority Critical patent/KR101202452B1/ko
Priority to US13/479,971 priority patent/US9024452B2/en
Application granted granted Critical
Publication of KR101202452B1 publication Critical patent/KR101202452B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 패키지 및 이의 제조 방법을 개시한다. 본 발명에 따른 반도체 패키지는, 인쇄회로기판, 인쇄회로기판 상에 부착되는 제1 반도체 칩, 제1 반도체 칩 상의 일부분을 덮도록 부착되며, 제1 반도체 칩을 향하는 반대면인 상면에 각각 서로 전기적으로 연결되는 제1 연결 패드부 및 제2 연결 패드부를 가지는 복수의 연결 패드가 형성된 인터포저, 제1 반도체 칩 및 인터포저 상에 플립 칩 형태로 부착되는 제2 반도체 칩, 인터포저의 제2 연결 패드부와 인쇄회로기판 또는 제1 반도체 칩과 인쇄회로기판을 전기적으로 연결하는 본딩 와이어 및 제1 및 제2 반도체 칩, 인터포저 및 본딩 와이어를 감싸도록 인쇄회로기판 상에 형성되는 봉지재를 포함한다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of manuafacturing thereof}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 플립 칩 형태로 연결되는 반도체 칩과 본딩 와이어에 의하여 연결되는 반도체 칩을 함께 적층한 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 제품의 기능이 복합화됨에 따라 하나의 반도체 칩이 아닌 여러 개의 반도체 칩을 적층한 반도체 패키지에 대한 요구가 증가되고 있다. 플립 칩 또는 본딩 와이어 등 전기적 연결 방법이 동종인 반도체 칩들을 적층한 반도체 칩들은 많이 개발되고 있다.
그러나 플립 칩 형태로 연결되는 반도체 칩 상에 본딩 와이어에 의하여 연결되는 반도체 칩을 적층하고자 하는 경우에는, 본딩 와이어를 형성하는 과정에서 플립 칩 형태로 연결되는 반도체 칩이 가지는 범프에 손상이 가해질 수 있다. 이에 따라서 다양한 종류의 반도체 칩을 자유롭게 적층하여 반도체 패키지를 제조하는 데에 어려움을 겪고 있다.
본 발명의 기술적 과제는, 상기 문제점을 해결하기 위하여 플립 칩 형태로 연결되는 반도체 칩과 본딩 와이어에 의하여 연결되는 반도체 칩을 함께 적층한 반도체 패키지 및 이의 제조 방법을 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 반도체 패키지는, 인쇄회로기판, 상기 인쇄회로기판 상에 부착되는 제1 반도체 칩, 상기 제1 반도체 칩 상의 일부분을 덮도록 부착되며, 상기 제1 반도체 칩을 향하는 반대면인 상면에 각각 서로 전기적으로 연결되는 제1 연결 패드부 및 제2 연결 패드부를 가지는 복수의 연결 패드가 형성된 인터포저, 상기 제1 반도체 칩 및 상기 인터포저 상에 플립 칩 형태로 부착되는 제2 반도체 칩, 상기 인터포저의 상기 제2 연결 패드부와 상기 인쇄회로기판 또는 상기 제1 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어 및 상기 제1 및 제2 반도체 칩, 상기 인터포저 및 상기 본딩 와이어를 감싸도록 상기 인쇄회로기판 상에 형성되는 봉지재를 포함한다.
상기 제1 반도체 칩은 상기 인쇄회로기판을 향하는 반대면인 제1 활성면에 복수의 패드가 형성되며, 상기 복수의 패드는 각각 서로 전기적으로 연결되며, 상기 제2 반도체 칩과 연결되는 제1 패드부 및 상기 본딩 와이어와 연결되는 제2 패드부로 이루어진다.
상기 제2 반도체 칩은, 상기 제1 반도체 칩 및 상기 인터포저를 향하는 면인 제2 활성면 상에 형성되며 상기 제1 반도체 칩의 상기 제1 패드부와 연결되는 제1 범프 및 상기 인터포저의 상기 제1 연결 패드부와 연결되는 제2 범프를 포함하며, 상기 제1 범프의 높이는 상기 제2 범프의 높이보다 큰 값을 가질 수 있다.
상기 인터포저의 두께는 상기 제1 범프의 높이보다 작은 값을 가질 수 있다.
상기 인터포저는 상기 제1 반도체 칩의 상기 복수의 패드와 이격되도록 상기 제1 반도체 칩 상에 부착되며, 상기 제2 반도체 칩은, 상기 인터포저의 제2 연결 패드부가 노출되도록 상기 제1 반도체 칩 및 상기 인터포저 상에 부착될 수 있다.
상기 제2 반도체 칩의 상기 제1 범프는 상기 인터포저의 상면의 가장자리로부터 이격되어 배치될 수 있다.
상기 제2 반도체 칩 상에 부착되는 제3 반도체 칩 및 상기 인쇄회로기판과 상기 제3 반도체 칩 또는 상기 인터포저의 제2 연결 패드부와 상기 제3 반도체 칩을 전기적으로 연결하는 추가 본딩 와이어를 더 포함하며, 상기 봉지재는 상기 제3 반도체 칩 및 상기 추가 본딩 와이어를 감싸도록 형성될 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법은, 각각 서로 전기적으로 연결되는 제1 패드부 및 제2 패드부를 가지는 복수의 패드가 형성된 제1 반도체 칩을 준비하는 단계, 인쇄회로기판 상에 상기 복수의 패드가 노출되도록 상기 제1 반도체 칩을 부착하는 단계, 상기 복수의 패드가 노출되도록, 상기 제1 반도체 칩 상에 각각 서로 전기적으로 연결되는 제1 연결 패드부 및 제2 연결 패드부를 가지는 복수의 연결 패드가 형성된 인터포저를 부착하는 단계, 상기 제1 반도체 칩의 제1 패드부 및 상기 인터포저의 제1 연결 패드부와 연결되는 플립 칩 형태로 제2 반도체 칩을 부착하는 단계, 상기 제2 패드부와 상기 인쇄회로기판 또는 상기 제2 연결 패드부와 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어를 형성하는 단계 및 상기 제1 및 제2 반도체 칩, 상기 인터포저 및 상기 본딩 와이어를 감싸도록 상기 인쇄회로기판 상에 봉지재를 형성하는 단계를 포함한다.
상기 제2 반도체 칩은 제1 범프 및 제2 범프를 포함하고, 상기 제2 반도체 칩을 부착하는 단계는, 상기 제1 범프가 상기 제1 패드부와 연결되고, 상기 제2 범프가 상기 제1 연결 패드부와 연결되도록 할 수 있다.
상기 제1 반도체 칩을 준비하는 단계는, 상기 제1 패드부를 통하여 상기 제1 반도체 칩에 대한 EDS(Electronic Die Sort) 검사를 수행하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 패키지는 복수의 반도체 칩들을 적층할 경우, 인터포저를 사용하여 각 반도체 칩들간의 전기적 연결 관계를 자유롭게 설계할 수 있다. 또한 플립 칩 형태로 연결되는 반도체 칩 상에 본딩 와이어에 의하여 연결되는 반도체 칩을 적층하여도 범프에 손상이 가해지지 않을 수 있다.
또한 본 발명에 따른 반도체 패키지의 제조 방법은 제1 반도체 칩을 준비하는 단계에서, 제1 반도체 칩의 불량 여부를 확인하는 EDS 검사를 수행할 수 있으며, EDS 검사에 사용된 패드의 위치와 후속 공정에 본딩 와이어와 연결되는 패드의 위차가 드리므로, 패드의 손상을 최소화할 수 있고, 이에 따라 신뢰성 높은 반도체 패키지를 제조할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 제1 반도체 칩을 나타내는 평면도이다.
도 2는 본 발명의 일 실시 예에 따른 인터포저를 나타내는 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 인쇄회로기판 상에 제1 반도체 칩 및 인터포저를 부착하는 단계를 나타내는 평면도이다.
도 4 및 도 5는 본 발명의 일 실시 예에 따른 제1 반도체 칩 및 인터포저 상에 제2 반도체 칩을 부착하는 단계를 나타내는 평면도 및 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 본딩 와이어를 형성하는 단계를 나타내는 평면도이다.
도 7은 본 발명의 일 실시 예에 따른 봉지재를 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 다른 실시 예에 따른 제2 반도체 칩 상에 제3 반도체 칩을 부착하는 단계를 나타내는 평면도이다.
도 9는 본 발명의 다른 실시 예에 따른 봉지재를 형성하는 단계를 나타내는 단면도이다.
도 10은 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 단계별로 나타내는 순서도이다.
이하, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접하여" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접하여 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접하여" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 제1 반도체 칩을 나타내는 평면도이다.
도 1을 참조하면, 제1 반도체 칩(100)은 상면인 제1 활성면(102)에 복수의 패드(110)가 형성된다. 복수의 패드(110)는 제1 반도체칩(100)의 제1 활성면(102)의 대향하는 양측단에 인접하도록 배열될 수 있다. 복수의 패드(110)는 각각 제1 패드부(112) 및 제2 패드부(114)를 포함할 수 있다.
제1 패드부(112)와 제2 패드부(114)는 패드 연결부(116)에 의하여 전기적으로 연결될 수 있다. 패드 연결부(116)는 제1 활성면(102) 상에 제1 및 제2 패드부(112, 114)와 함께 노출되도록 형성될 수 있다. 또는 패드 연결부(116)는 제1 활성면(102)의 하부에서 제1 패드부(112) 및 제2 패드부(114)를 전기적으로 연결할 수 있으며, 이 경우 패드 연결부(116) 상에는 절연층이 형성될 수 있다.
또는 제1 패드부(112)와 제2 패드부(114)는 직접 연결되도록 일체로 형성될 수 있으며, 이 경우 제1 패드부(112)와 제2 패드부(114)는 후술할 기능적인 차이에 의하여 구분될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 인터포저를 나타내는 평면도이다.
도 2를 참조하면, 인터포저(500)는 상면(502)에 복수의 연결 패드(510)가 형성된다. 복수의 연결 패드(510)는 각각 제1 연결 패드부(512) 및 제2 연결 패드부(514)를 포함할 수 있다. 인터포저(500)는 도전성 패드가 형성된 실리콘 기판 또는 인쇄회로기판일 수 있다.
제1 연결 패드부(512)와 제2 연결 패드부(514)는 패드 연장부(516)에 의하여 전기적으로 연결될 수 있다. 패드 연장부(516)는 인터포저(500)의 상면(502) 상에 제1 및 제2 연결 패드부(512, 514)와 함께 노출되도록 형성될 수 있다. 또는 패드 연장부(516)는 인터포저(500)의 상면(502)의 하부에서 제1 연결 패드부(512) 및 제2 연결 패드부(514)를 전기적으로 연결할 수 있으며, 이 경우 패드 연장부(516) 상에는 절연층이 형성될 수 있다.
제1 연결 패드부(512)는 인터포저(500)의 상면(502)의 대향하는 양측단에 인접하도록 배열될 수 있다. 제2 연결 패드부(512)는 인터포저(500)의 상면(502)의 대향하는 다른 양측단에 인접하도록 배열될 수 있다. 패드 연장부(516)는 인터포저(500)의 상면(502)의 서로 다른 측단에 인접하여 배치되는 제1 연결 패드부(512)와 제2 연결 패드부(514)를 전기적으로 연결할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 인쇄회로기판 상에 제1 반도체 칩 및 인터포저를 부착하는 단계를 나타내는 평면도이다.
도 3을 참조하면, 인쇄회로기판(10)의 일면(12) 상에 제1 반도체 칩(100)을 부착한다. 제1 반도체 칩(100)의 인쇄회로기판(10)을 향하는 반대면인 제1 활성면(102) 상에는 인터포저(500)를 부착한다.
인쇄회로기판(10)의 일면(12)에는 복수의 연결 단자부(16)가 형성될 수 있다. 제1 반도체 칩(100)은 복수의 연결 단자부(16)를 노출시키도록 인쇄회로기판(10)의 일면(12) 상에 부착될 수 있다. 인쇄회로기판(10)의 타면(14)에는 복수의 외부 연결부(18)가 형성될 수 있다. 복수의 연결 단자부(16) 중 적어도 어느 하나와 복수의 외부 연결부(18) 중 적어도 어느 하나는 전기적으로 연결될 수 있다.
인쇄회로기판(10)은 도전성 패턴인 연결 단자부(16)가 베이스 기판 상에 형성된 것 일 수 있다. 상기 베이스 기판은 절연물질로 이루어져 있으며, BT(Bismaleimide Triazine) 수지 또는 - FR4(Frame Retardant 4)와 같은 경성(rigid) 물질일 수 있다. 또는 상기 베이스 기판은 폴리이미드(PI, Poly Imide) 또는 폴리에스테르(PET, Poly EsTer)와 같은 연성(flexible) 물질일 수 있다. 연결 단자부(16)는 구리(Cu)와 같은 금속 물질로 이루어지거나, 구리와 같은 금속 물질로 이루어진 패턴 상에 니켈(Ni) 또는 금(Au)과 같은 다른 물질을 일부 도금하여 형성할 수 있다.
인터포저(500)는 제1 반도체 칩(100)의 제1 활성면(102)에 형성된 복수의 패드(110)를 노출시키도록, 복수의 패드(110)와 이격되도록 제1 반도체 칩(100)의 제1 활성면(102) 상에 부착될 수 있다. 인터포저(500)의 상면(502)의 면적은 제1 반도체 칩(100)의 제1 활성면(102)의 면적보다 작은 값을 가질 수 있다.
제1 반도체 칩(100)은 DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다. 제1 반도체 칩(100)은 반도체 웨이퍼(미도시) 상에 개별 반도체 소자를 형성한 후, 상기 반도체 웨이퍼를 백그라인딩(backgrinding 또는 back lap)한 후 분리하여 형성할 수 있다.
도 3에서, 인터포저(500)는 제1 반도체 칩(100) 상에 모두 중첩되도록 제1 반도체 칩(100) 상에 부착되도록 도시되었으나, 제1 반도체 칩(100)의 제1 활성면(102)의 네측단 중에서, 패드(100)가 형성되는 않은 측단으로는 제1 반도체 칩(100)을 너머서 연장될 수 있다. 단, 이 경우, 인터포저(500)에 의하여 인쇄회로기판(10)의 연결 단자부(16)는 모두 노출될 수 있다.
도 4 및 도 5는 본 발명의 일 실시 예에 따른 제1 반도체 칩 및 인터포저 상에 제2 반도체 칩을 부착하는 단계를 나타내는 평면도 및 단면도이다. 구체적으로 도 5는 도 4의 V-V'을 따라서 절단한 단면도이다. 또한 도 4는 제2 반도체 칩의 하부는 설명의 편리를 위하여 투시되어 보이는 것으로 도시하였다.
도 4 및 도 5를 참조하면, 제1 반도체 칩(100) 및 인터포저(500) 상에 제2 반도체 칩(200)을 부착한다. 제2 반도체 칩(200)은 플립 칩 형태로 제1 반도체 칩(100) 및 인터포저(500) 상에 부착될 수 있다. 제2 반도체 칩(200)은 인터포저(500)의 제2 연결 패드부(514) 및 제1 반도체 칩(100)의 제2 패드부(214)가 노출되도록 제1 반도체 칩(100) 및 인터포저(500) 상에 부착될 수 있다.
제1 반도체 칩(100)은 제1 접착 부재(22)에 의하여 인쇄회로기판(10) 상에 부착될 수 있다. 인터포저(500)는 제2 접착 부재(24)에 의하여 제1 반도체 칩(100) 상에 부착될 수 있다. 제1 및 제2 접착 부재(22, 24)는 에폭시 수지 또는 접착 부재가 코팅되거나 접착성을 가지는 필름일 수 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 및 인터포저(500)를 향하는 면인 제2 활성면(202) 상에 복수개의 범프(210)가 형성될 수 있다. 범프(210)는 제1 범프(212) 및 제2 범프(214)를 포함할 수 있다. 제1 범프(212)는 제1 반도체 칩(100)의 제1 패드부(112)와 접하여 전기적으로 연결될 수 있다. 제2 범프(214)는 인터포저(500)의 제1 연결 패드부(512)와 접하여 전기적으로 연결될 수 있다.
제1 범프(212)의 높이인 제1 높이(t1)는 제2 범프(214)의 높이인 제2 높이(t2)보다 큰 값을 가질 수 있다. 제1 범프(212)의 높이인 제1 높이(t1)는 제2 범프(214)의 높이인 제2 높이(t2)와 인터포저(500)의 높이인 제3 높이(t3)를 합한 값과 같은 값을 가질 수 있다. 즉, 인터포저(500)의 높이, 즉 두께인 제3 높이(t3)는 제1 범프(212)의 높이인 제1 높이(t1)보다 작은 값을 가질 수 있다.
제1 범프(212)는 제1 반도체 칩(100)과 연결되도록, 인터포저(500)의 상면(502)의 가장자리로부터 이격되어 배치될 수 있다. 즉, 제2 반도체 칩(200)은 제1 범프(212)가 인터포저(500)의 상면(502)의 가장자리로부터 이격되어 배치되도록 제1 반도체 칩(100) 및 인터포저(500) 상에 부착될 수 있다.
제2 반도체 칩(200)은 DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 본딩 와이어를 형성하는 단계를 나타내는 평면도이다.
도 6을 참조하면, 제1 반도체 칩(100)과 인쇄회로기판(10) 또는 인터포저(500)와 인쇄회로기판(10)을 전기적으로 연결하는 본딩 와이어(50)를 형성한다. 본딩 와이어(50)는 도전성 금속으로 이루어질 수 있다. 본딩 와이어(50)는 금 또는 금을 포함하는 합금으로 이루어질 수 있다. 본딩 와이어(50)는 은, 구리 등 전도성이 우수한 금속을 포함할 수 있다.
본딩 와이어(50)는 제2 반도체 칩(200)과 직접 연결되지 않는다. 따라서 본딩 와이어(50)를 형성하는 과정에서, 도 5에 보인 제2 반도체 칩(200)의 범프(210)에는 압력이 가해지지 않으므로, 범프(210)의 손상이 발생하지 않을 수 있다.
본딩 와이어(50)는 제1 반도체 칩(100)의 제2 패드부(114)와 인쇄회로기판(10)의 연결 단자부(16)를 전기적으로 연결할 수 있다. 본딩 와이어(50)는 인터포저(500)의 제2 연결 패드부(514)와 인쇄회로기판(10)의 연결 단자부(16)를 전기적으로 연결할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 봉지재를 형성하는 단계를 나타내는 단면도이다. 도 7은 구체적으로 봉지재를 형성한 후 도 6의 VII-VII'와 동일 위치를 따라서 절단한 단면도이다.
도 7을 참조하면, 제1 및 제2 반도체 칩(100, 200), 인터포저(500)와 본딩 와이어(50)를 감싸도록 인쇄회로기판(10) 상에 봉지재(600)를 형성한다. 봉지재(600)는 예를 들면, EMC(Epoxy Molding Compound)로 형성될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 제2 반도체 칩 상에 제3 반도체 칩을 부착하는 단계를 나타내는 평면도이다. 도 8은 도 4 및 도 5 이후의 단계를 나타낸다.
도 8을 참조하면, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 부착할 수 있다. 제3 반도체 칩(300)은 제3 접착 부재(26)에 의하여 제2 반도체 칩(200) 상에 부착될 수 있다. 제3 반도체 칩(300)은 제2 반도체 칩(200)을 향하는 반대면인 제3 활성면(302)에 복수의 본딩 패드(310)가 형성될 수 있다.
제3 반도체 칩(300)은 추가 본딩 와이어(52)를 통하여 제1 반도체 칩(100) 또는 인쇄회로기판(10)과 전기적으로 연결될 수 있다. 추가 본딩 와이어(52)는 제3 반도체 칩(300)의 본딩 패드(310)와 제1 반도체 칩(100)의 제2 패드부(114)를 연결하는 제1 추가 본딩 와이어(52a) 및 제3 반도체 칩(300)의 본딩 패드(310)와 인터포저(500)의 제2 연결 패드부(514)를 연결하는 제2 추가 본딩 와이어(52b)를 포함할 수 있다.
추가 본딩 와이어(52a)를 형성할 때, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에는 제3 접착 부재(26)가 배치되므로, 제2 반도체 칩(200)의 범프(210)에 가해지는 압력은 감소될 수 있다. 따라서 범프(210)의 손상이 발생하지 않을 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 봉지재를 형성하는 단계를 나타내는 단면도이다. 도 7은 구체적으로 봉지재를 형성한 후 도 8의 IX-IX'와 동일 위치를 따라서 절단한 단면도이다.
도 9를 참조하면, 봉지재(600a)는 제1 내지 제3 반도체 칩(100, 200, 300), 본딩 와이어(50), 추가 본딩 와이어(52) 및 인터포저(500)를 감싸도록 인쇄회로기판(10) 상에 형성될 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 단계별로 나타내는 순서도이다.
도 1 및 도 10을 함께 참조하면, 제1 반도체 칩(100)을 준비한다(S100). 제1 반도체 칩(100)은 상면인 제1 활성면(102)에 복수의 패드(110)가 형성된다. 복수의 패드(110)는 각각 제1 패드부(112) 및 제2 패드부(114)를 포함할 수 있다. 제1 반도체 칩(100)은 제1 패드부(112)를 통하여 EDS(Electronic Die Sort) 검사를 수행하여, 불량이 발견되지 않은 것들로만 선택될 수 있다. 도 7에 보인 것과 같이 제1 패드부(112)에는 제2 반도체 칩(200)의 제1 범프(212)가 부착될 수 있고, 제2 패드부(114)에는 본딩 와이어(50)가 연결될 수 있다. EDS 검사 또는 본딩 와이어(50)의 형성 시에는 패드(110)에 일부 손상이 발생할 수 있다. 그러나, EDS 검사는 제1 패드부(112)에서 수행하고, 본딩 와이어(50)는 제2 패드부(114)에 연결하면 EDS 검사와 본딩 와이어(50)의 연결이 동일한 곳에서 이루어지지 않기 때문에, 패드(110)의 손상을 최소화할 수 있다.
도 7 및 도 10을 함께 참조하면, 인쇄회로기판(10) 상에 제1 반도체 칩(100)을 부착한다(S200). 그 후 제1 반도체 칩(100) 상에 인터포저(500)를 부착한다(S300). 인터포저(500)는 제1 반도체 칩(100)의 제1 활성면(102)에 형성된 복수의 패드(110)를 노출시키도록, 복수의 패드(110)와 이격되도록 제1 반도체 칩(100)의 제1 활성면(102) 상에 부착될 수 있다.
도 4, 도 5 및 도 10을 함께 참조하면, 제1 반도체 칩(100) 및 인터포저(500) 상에 플립 칩 형태로 제2 반도체 칩(200)을 부착한다(S400). 제2 반도체 칩(200)은 인터포저(500)의 제2 연결 패드부(514) 및 제1 반도체 칩(100)의 제2 패드부(214)가 노출되도록 제1 반도체 칩(100) 및 인터포저(500) 상에 부착될 수 있다. 반도체 칩(200)의 제1 범프(212)는 제1 반도체 칩(100)의 제1 패드부(112)와 접하여 전기적으로 연결될 수 있고, 제2 범프(214)는 인터포저(500)의 제1 연결 패드부(512)와 접하여 전기적으로 연결될 수 있다.
도 7 및 도 10을 함께 참조하면, 제1 반도체 칩(100)과 인쇄회로기판(10) 또는 인터포저(500)와 인쇄회로기판(10)을 전기적으로 연결하는 본딩 와이어(50)를 형성한다(S500). 본딩 와이어(50)는 제1 반도체 칩(100)의 제2 패드부(114)와 인쇄회로기판(10)의 연결 단자부(16)를 전기적으로 연결할 수 있다. 본딩 와이어(50)는 인터포저(500)의 제2 연결 패드부(514)와 인쇄회로기판(10)의 연결 단자부(16)를 전기적으로 연결할 수 있다. 그후 제1 및 제2 반도체 칩(100, 200), 인터포저(500)와 본딩 와이어(50)를 감싸도록 인쇄회로기판(10) 상에 봉지재(600)를 형성하여(S600) 반도체 패키지를 형성할 수 있다.
10 : 인쇄회로기판, 50 : 본딩 와이어, 60 : 봉지재, 100 : 제1 반도체 칩, 110 : 패드, 112 : 제1 패드부, 114 : 제2 패드부, 200 : 제2 반도체 칩, 210 : 범프, 212 : 제1 범프, 214 : 제2 범프, 500 : 인터포저, 510 : 연결 패드, 512 : 제1 연결 패드부, 514 : 제2 연결 패드부

Claims (10)

  1. 인쇄회로기판;
    상기 인쇄회로기판 상에 부착되는 제1 반도체 칩;
    상기 제1 반도체 칩 상의 일부분을 덮도록 부착되며, 상기 제1 반도체 칩을 향하는 반대면인 상면에 각각 서로 전기적으로 연결되는 제1 연결 패드부 및 제2 연결 패드부를 가지는 복수의 연결 패드가 형성된 인터포저;
    상기 제1 반도체 칩 및 상기 인터포저 상에 플립 칩 형태로 부착되는 제2 반도체 칩;
    상기 인터포저의 상기 제2 연결 패드부와 상기 인쇄회로기판 또는 상기 제1 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어; 및
    상기 제1 및 제2 반도체 칩, 상기 인터포저 및 상기 본딩 와이어를 감싸도록 상기 인쇄회로기판 상에 형성되는 봉지재;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 인쇄회로기판을 향하는 반대면인 제1 활성면에 복수의 패드가 형성되며,
    상기 복수의 패드는 각각 서로 전기적으로 연결되며, 상기 제2 반도체 칩과 연결되는 제1 패드부 및 상기 본딩 와이어와 연결되는 제2 패드부로 이루어지는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제2 반도체 칩은, 상기 제1 반도체 칩 및 상기 인터포저를 향하는 면인 제2 활성면 상에 형성되며 상기 제1 반도체 칩의 상기 제1 패드부와 연결되는 제1 범프 및 상기 인터포저의 상기 제1 연결 패드부와 연결되는 제2 범프를 포함하며,
    상기 제1 범프의 높이는 상기 제2 범프의 높이보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 인터포저의 두께는 상기 제1 범프의 높이보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제2 항에 있어서,
    상기 인터포저는 상기 제1 반도체 칩의 상기 복수의 패드와 이격되도록 상기 제1 반도체 칩 상에 부착되며,
    상기 제2 반도체 칩은, 상기 인터포저의 제2 연결 패드부가 노출되도록 상기 제1 반도체 칩 및 상기 인터포저 상에 부착되는 것을 특징으로 하는 반도체 패키지.
  6. 제3 항에 있어서,
    상기 제2 반도체 칩의 상기 제1 범프는 상기 인터포저의 상면의 가장자리로부터 이격되어 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 반도체 칩 상에 부착되는 제3 반도체 칩; 및
    상기 인쇄회로기판과 상기 제3 반도체 칩 또는 상기 인터포저의 제2 연결 패드부와 상기 제3 반도체 칩을 전기적으로 연결하는 추가 본딩 와이어;를 더 포함하며,
    상기 봉지재는 상기 제3 반도체 칩 및 상기 추가 본딩 와이어를 감싸도록 형성되는 것을 특징으로 하는 반도체 패키지.
  8. 각각 서로 전기적으로 연결되는 제1 패드부 및 제2 패드부를 가지는 복수의 패드가 형성된 제1 반도체 칩을 준비하는 단계;
    인쇄회로기판 상에 상기 복수의 패드가 노출되도록 상기 제1 반도체 칩을 부착하는 단계;
    상기 복수의 패드가 노출되도록, 상기 제1 반도체 칩 상에 각각 서로 전기적으로 연결되는 제1 연결 패드부 및 제2 연결 패드부를 가지는 복수의 연결 패드가 형성된 인터포저를 부착하는 단계;
    상기 제1 반도체 칩의 제1 패드부 및 상기 인터포저의 제1 연결 패드부와 연결되는 플립 칩 형태로 제2 반도체 칩을 부착하는 단계;
    상기 제2 패드부와 상기 인쇄회로기판 또는 상기 제2 연결 패드부와 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어를 형성하는 단계; 및
    상기 제1 및 제2 반도체 칩, 상기 인터포저 및 상기 본딩 와이어를 감싸도록 상기 인쇄회로기판 상에 봉지재를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  9. 제8 항에 있어서,
    상기 제2 반도체 칩은 제1 범프 및 제2 범프를 포함하고,
    상기 제2 반도체 칩을 부착하는 단계는,
    상기 제1 범프가 상기 제1 패드부와 연결되고, 상기 제2 범프가 상기 제1 연결 패드부와 연결되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제8 항에 있어서,
    상기 제1 반도체 칩을 준비하는 단계는,
    상기 제1 패드부를 통하여 상기 제1 반도체 칩에 대한 EDS(Electronic Die Sort) 검사를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020110069473A 2011-07-13 2011-07-13 반도체 패키지 및 이의 제조 방법 KR101202452B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110069473A KR101202452B1 (ko) 2011-07-13 2011-07-13 반도체 패키지 및 이의 제조 방법
US13/479,971 US9024452B2 (en) 2011-07-13 2012-05-24 Semiconductor package comprising an interposer and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110069473A KR101202452B1 (ko) 2011-07-13 2011-07-13 반도체 패키지 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR101202452B1 true KR101202452B1 (ko) 2012-11-16

Family

ID=47518484

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110069473A KR101202452B1 (ko) 2011-07-13 2011-07-13 반도체 패키지 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US9024452B2 (ko)
KR (1) KR101202452B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190096095A (ko) * 2018-02-08 2019-08-19 삼성전자주식회사 다수의 반도체 칩을 갖는 반도체 패키지
WO2021016547A1 (en) * 2019-07-25 2021-01-28 Samtec, Inc. Wirebondable interposer for flip chip packaged integrated circuit die

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5664827B2 (ja) * 2012-06-14 2015-02-04 株式会社村田製作所 電子部品及びその製造方法
US10510722B2 (en) * 2017-06-20 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US20190063704A1 (en) * 2017-08-30 2019-02-28 Rainer Diederich Ir light for a vehicle

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285997A (ja) 2004-03-29 2005-10-13 Nec Electronics Corp 半導体装置
US20100314730A1 (en) 2009-06-16 2010-12-16 Broadcom Corporation Stacked hybrid interposer through silicon via (TSV) package

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285997A (ja) 2004-03-29 2005-10-13 Nec Electronics Corp 半導体装置
US20100314730A1 (en) 2009-06-16 2010-12-16 Broadcom Corporation Stacked hybrid interposer through silicon via (TSV) package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190096095A (ko) * 2018-02-08 2019-08-19 삼성전자주식회사 다수의 반도체 칩을 갖는 반도체 패키지
KR102499034B1 (ko) * 2018-02-08 2023-02-13 삼성전자주식회사 다수의 반도체 칩을 갖는 반도체 패키지
WO2021016547A1 (en) * 2019-07-25 2021-01-28 Samtec, Inc. Wirebondable interposer for flip chip packaged integrated circuit die

Also Published As

Publication number Publication date
US20130015571A1 (en) 2013-01-17
US9024452B2 (en) 2015-05-05

Similar Documents

Publication Publication Date Title
JP5661225B2 (ja) 半導体デバイスのパッケージング方法
KR101370016B1 (ko) 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템
KR101522763B1 (ko) 콤포넌트 패키지용 장치 및 방법
JP4473807B2 (ja) 積層半導体装置及び積層半導体装置の下層モジュール
JP4503677B2 (ja) 上側および下側の基板表面を露出させた半導体パッケージ
US7687899B1 (en) Dual laminate package structure with embedded elements
JP5079493B2 (ja) マルチ・チップ・モジュールの製造方法
JP5071084B2 (ja) 配線用基板とそれを用いた積層用半導体装置および積層型半導体モジュール
US7829990B1 (en) Stackable semiconductor package including laminate interposer
JP2008535273A (ja) 上面および下面に露出した基板表面を有する半導体積層型パッケージアセンブリ
KR20030029743A (ko) 플랙서블한 이중 배선기판을 이용한 적층 패키지
JP2008535264A (ja) チップスケールパッケージおよび第２基板を含みかつ上面および下面に露出した基板表面を有する半導体アセンブリ
KR20150012285A (ko) 와이어 본드 상호연결을 이용하여 기판 없이 적층가능한 패키지
KR20090056813A (ko) 적층 비아 상호접속부를 구비하는 집적회로 패키지-온-패키지 시스템
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
KR101202452B1 (ko) 반도체 패키지 및 이의 제조 방법
US7193309B2 (en) Semiconductor package with stacked chips and method for fabricating the same
KR20080114621A (ko) 비접착 패키지 부착에 의한 집적 회로 패키지-인-패키지시스템
US20080315406A1 (en) Integrated circuit package system with cavity substrate
US7858402B2 (en) Integrated circuit package having reversible ESD protection
TWI442488B (zh) 用於一半導體封裝之基板製程、封裝方法、封裝結構及系統級封裝結構
KR101334593B1 (ko) 반도체 패키지 제조 방법
KR100592785B1 (ko) 칩 스케일 패키지를 적층한 적층 패키지
KR20080077837A (ko) 탭용 테이프를 구비하는 패키지 온 패키지 형태의 반도체패키지
KR101392765B1 (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151103

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee