KR101370016B1 - 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템 - Google Patents

베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템 Download PDF

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지그문드 라미제즈 카마초
헨리 디. 베탄
아르넬 트라스포토
제프리 디. 펀자란
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스태츠 칩팩 엘티디
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Abstract

본 발명은 기판(102)를 형성하고, 상기 기판(102) 상에 제1 집적 회로(108)을 탑재(mount)하며, 상기 집적 회로(108) 및 상기 기판(102)를 몰딩 화합물로 캡슐화하고, 베이스 패키지(122)를 테스팅하며, 노출 다이(126)를 상기 베이스 패키지(122)에 부착하고, 상기 노출 다이(126)을 상기 기판(102)와 전기적으로 연결하며, 상기 노출 다이(126) 및 상기 베이스 패키지(122)를 캡슐화하는 것을 포함하는 베이스 패키지(122)를 형성하는 것을 포함하는 베이스 패키지(100) 상에 다이를 갖는 집적 회로 패키지 시스템을 제공하는 것이다.
집적 회로 패키지 시스템

Description

베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH DIE ON BASE PACKAGE}
도 1은 본 발명의 일 실시예에 따라, 베이스 패키지 상에 다이(die)를 갖는 집적 회로 패키지 시스템의 단면도이며;
도 2는 본 발명의 일 실시예에 따라, 베이스 패키지 상에 다이를 갖는 상기 집적 회로 패키지 시스템의 베이스 패키지의 더 상세한 단면도이며;
도 3은 도 2의 상기 베이스 패키지의 상부 평면도이며;
도 4는 도 2의 상기 베이스 패키지의 저면도이며;
도 5는 도 2의 상기 베이스 패키지를 이용하여 베이스 패지키 상에 다이를 갖는 상기 집적 회로 패키지 시스템의 단면도이며;
도 6은 도 2의 상기 베이스 패키지를 이용하여 베이스 패지키 상에 다이를 갖는 상기 접적 회로 패키지 시스템의 단면도이며;
도 7은 본 발명의 대안적인 실시예에서 베이스 패키지의 단면도이며;
도 8은 도 7의 상기 베이스 패지키의 저면도이며;
도 9는 도 7의 상기 베이스 패키지를 이용하여 본 발명의 대안적인 실시예의 단면도이며;
도 10은 도 7의 상기 베이스 패키지를 이용하여 베이스 패키지 상에 다이를 갖는 상기 집적 회로 패키지 시스템의 단면도이며;
도 11은 본 발명의 다른 대안적인 실시예에서 베이스 패키지의 단면도이며;
도 12는 도 11의 상기 베이스 패키지의 저면도이며;
도 13은 도 11의 상기 베이스 패키지를 이용하여 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템의 단면도이며;
도 14는 도 11의 상기 베이스 패키지를 이용하여 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템의 단면도이며; 그리고
도 15는 본 발명의 일 실시예에서 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템을 제조하기 위한 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템의 흐름도이다.
본 발명은 일반적으로 집적 회로 패키지 시스템과 관련되며, 그리고 특히 패키지 디자인 및 제조에서 패키지에 대한 시스템과 관련된다.
반도체들 또는 컴퓨터 칩들은 오늘날 사실상 모든 전기 제품에 이용된다. 칩들은 매우 정교한 산업 및 상업적 전자 장치에 사용될 뿐만아니라, 텔레비전, 세탁기, 드라이, 라디오 및 전화기와 같은 많은 가정 용품 및 소비자 제품에 사용된다. 많은 이러한 제품들의 유형은 점점 더 작아지고 기능적으로는 더 향상되며, 이러한 더 작아진 제품들에 더 많은 칩들을 포함할 필요가 있다. 셀룰러 폰의 크기의 축소가 점점 더 작아지는 전자 제품에서 점점 더 많은 기능성이 나아가야할 방법의 한 예이다.
더 작아지고, 더 복잡해지는 전자 제품들의 유행이 이러한 장치 내에 사용되는 칩들에 대한 패키징에 대한 수요를 증가시켰다. 이러한 증가된 요구들은 새로운 칩 패키징 개념들 및 접근으로 이끌었다. 패키지 되지 않은 칩들은 다이 또는 다이들로 언급되며, 그리고 현재 패키징 방법들은 단일의 패키지에 둘 이상의 다이를 위치시키는 것을 포함한다. 이러한 접근법들 중 하나는 다른 것의 상부에 하나의 다이를 적층(stack)하고, 하나의 패키지 내에 적층된 다이들을 캡슐화하는 것이다. 상기 멀티 적층 반도체 다이들에 대한 최종 패키지는 상기 다이들이 분리되어 각각 패키지되는 것보다 휠씬 작아진다. 더 작은 크기를 제공하는 것과 더불어, 이러한 패키지들은 취급 및 조립의 용이와 같은 상기 패키지의 제조와 관련한 많은 양상들을 제공한다.
다이 적층 기술의 일 예는 상기 패키지 내의 다이의 입력/출력 단자들로 기능하는 패키지로부터 확장되는 커넥터(connector) 및 리드들(leads)을 갖는 모델화된(molded) 플라스틱 패키지 내에 캡슐화되는 적층 다이들의 쌍들을 합체한다. 상기 패키지는 기판과 상기 기판의 상부 표면 상에 탑재된(mounted) 제1 다이를 포함한다. 제2 다이는 상기 제1 다이의 상부에 적층된다.
상기 기판은 사용되는 반도체 패키지의 특정 유형에 의존하여, 연질 수지 테이프(flexible resin tape), 견고한 섬유 유리/구리 시트 라미네이트, 동시소성 세라믹 쿠폰(co-fired ceramic coupon) 또는 연질 금속 리드 프레임(flexible metal lead frame), 볼 그리드 어레이 기판(ball grid array substrate) 또는 반도체 산업에서 다른 잘 알려진 유형의 기판들로 구성될 수 있다.
상기 제1 다이는 예를 들어, 접착제 층 또는 접착 필름으로 통상적으로 상기 기판의 상부 표면에 탑재되며, 그리고 전기적으로 다이를 기판과 연결시키는 전형적인 금(Au) 또는 알루미늄(Al)의 복수의 가는(fine) 전도성 와이어들에 의해 상기 기판에 전기적으로 연결된다. 상기 와이어들은 상기 다이의 주변에 위치한 상기 다이의 본드 패드들에 다이를 접착시킨다.
상기 제2 다이는 상기 제1 다이의 상부 표면의 중앙 영역 내에 위치한 접착 층을 이용하여 상기 제1 다이의 상부 표면에 탑재된다. 접착 층은 상기 제1 다이의 본드 패드들과 상기 제1 다이에 접착한 전도성 와이어들과 접촉하거나 커버할 수 있다. 상기 접착 층은 상기 다이들이 서로 접촉하는 것 또는 임의의 와이어들이 상기 다이들과 연결되는 것을 막기 위해 상기 제1 다이 위에서 충분히 떨어져 제2 다이를 위치시킨다. 상기 제2 다이는 상기 제1 다이와 같이 동일한 유형으로 기판에 접착된 와이어이다. 이후, 하나 또는 그 이상의 추가적인 다이들이 동일한 기술을 사용하여 제2 다이의 상부에 적층될 수 있다.
상기 다이들이 상기 기판에 와이어 본딩된 후, 상기 다이, 기판 및 도전성 와이어들은 상기 적층 다이들을 캡슐화하고, 그리고 그것들을 수분 및 다른 환경 요소들로부터 보호하기 위한 플라스틱 또는 다른 적당한 물질들로 커버된다.
적층된 다이들의 반도체 패키지의 낮은 수율 문제들을 극복하기 위한 노력에도 불구하고, 문제들을 여전히 존재한다. 특히 스택 내의 다이들은 조기에 실패하고, 또는 조립 이후에만 상태가 나쁜 것으로 감지된다.
그래서, 수율을 개선하고, 더 낮은 높이의 패키지들을 적층하는 장치의 방법에 대한 필요가 여전히 남아있다. 증가된 용량 및 더 작은 패키지에 대한 요구의 관점에서, 이러한 문제에 대한 해결책을 찾는 것이 광장히 중요하다. 비용을 절감하고 효율을 개선하기 위한 필요가 증대되는 관점에서, 이러한 문제에 대한 해결책을 찾는 것이 더욱 더 중요하다. 이러한 문제의 해결책이 모색되어 왔으나, 지금까지의 성과는 어떠한 해결책을 교시하거나 제안하지 않았으며, 그래서 이러한 문제의 해결책은 당해 기술 분야에서 숙련된 자에게 오랫동안 회피되어 왔다.
본 발명은 베이스 패키지를 형성하는 것을 포함하는 것과 더불어, 기판을 형성하고, 상기 기판 상에 제1 집적 회로를 탑재하고, 상기 집적 회로 및 상기 기판을 몰딩 화합물로 캡슐화하고, 상기 베이스 패키지를 테스팅하며, 노출 다이를 상기 베이스 패키지에 부착하고, 상기 노출 다이를 상기 기판에 전기적으로 연결하며, 그리고 상기 노출 다이 및 상기 베이스 패키지를 캡슐화하는 것을 포함하는 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템을 제공한다.
본 발명의 특정 실시예들은, 추가적으로 다른 양상을 가지거나, 또는 상술한 것에 대신하거나, 또는 상술한 것으로부터 명백한 다른 양상을 갖는다. 상기 양상들은 첨부된 도면들과 관련될 때, 아래 세부 설명을 읽음으로써 당해 기술 분야에서 숙련된 자에게 명백하게 될 것이다.
아래 설명에서, 많은 특정 세부 사항들이 본 발명의 완전한 이해를 돕기 위해 주어진다. 그러나 본 발명은 이러한 특정 세부 사항들 없이 실시될 수 있음이 명백하다. 본 발명의 모호함을 피하기 위하여, 임의의 공지된 회로들, 시스템 구성들 및 프로세스 단계들이 세부적으로 개시되지는 않았다. 마찬가지로, 상기 장치의 실시예를 도시하는 도면들은 준도식적이며, 규모대로 그려지지 않았으며, 특히 임의의 치수들은 발표의 명료성을 위한 것이고 도면에서 많이 과장되게 도시되었다. 추가적으로 공통적으로 임의의 피쳐들(features)을 갖는 다양한 실시예들이 개시되고 설명되었으며, 예시, 설명 및 이해의 명료성과 간편을 위해 유사하고 비슷한 피쳐들은 상호간에 보통 유사한 참조 번호들을 부여하여 설명될 것이다.
본원에서 사용되는 "수평"이라는 용어는 기판의 방위(orientation)와 무관하게 기판의 통상적인 평면 또는 표면과 평행한 평면으로서 정의된다. "수직"이라는 용어는 방금 정의한 것과 같은 상기 수평에 수직한 방향을 의미한다. "위쪽", "아래쪽", "하부", "상부", "측"(측벽에서 처럼), "더 높은", "더 낮은", "더 위쪽에", "위에" 및 "아래"라는 용어는 상기 수평 평면과 관련하여 정의된다. 용어 "~ 상에"는 구성 요소들 사이에 직접적 접촉이 있음을 의미한다. 본원에서 사용되는 "프로세싱"이라는 용어는 설명된 구조를 형성할 때 요구되는 바와 같이 물질 또는 광 레지스트의 증착, 패터닝, 노광, 현상, 에칭, 세정 및/또는 상기 물질 또는 광 레지스트의 제거를 포함한다.
이제 도 1과 관련하여, 여기서는 본 발명의 일 실시예에서 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템(100)의 단면도를 도시한다. 상기 단면도는 라미네이트(laminate) 기판 또는 세라믹 기판과 같이 상부 표면(104) 및 하부 표면(106)을 갖는 기판(102)를 포함한다. 집적 회로(108)는 도전성 또는 비도전성 형태가 될 수 있는 다이 부착 물질과 같은 접착제(110)로 상기 상부 표면(104)에 부착된다. 내부 행(inner row) 및 외부 행(outer row)에서 구성된 본드 패드들(112)은 상기 집적 회로(108)에 근접하여 상기 상부 표면(114) 상에 놓이며, 제1 본드 와이어들(114)에 의해 전기적으로 연결된다. 상기 내부 행은 상기 외부 행보다 집적 회로(108)에 더 근접한다. 기판 접촉(substrate contact)(116)은 상기 기판(112)의 하부 표면(106) 상에서 형성된다. 땜납 볼들(solder balls) , 땜납 열들(solder columns) 또는 스터드 범프들(stud bumps)과 같은 시스템 상호접속(system interconnects)(118)이 상기 기판 접촉(116)에 부착된다. 제1 몰딩(molding) 화합물(120)은 상기 집적 회로(108), 상기 본드 와이어들(114), 상기 본드 패드들(112)의 내부 행 및 상기 기판(102)의 상부 부분(104)의 부분을 캡슐화한다. 상기 결과 구조가 베이스 패키지(122)이며, 상기 본드 패드(112)의 외부 행을 지원하는 상기 기판(102) 상에 넓은 플랜지(flange)를 갖는다. 상기 베이스 패키지(122)는 후속하는 조립 전에 테스트될 수 있다. 상기 베이스 패키지(122)의 테스팅은 상기 베이스 패키지(122)가 양호한 것을 확인한다.
상기 베이스 패키지(122)가 양호한 것으로 확인되면, 다이 부착 물질과 같은 접착제층(124)이 상기 베이스 패키지(122)의 상부에 놓이고, 패키지되지 않은 다이와 같은 노출 다이(bare die)(126)가 거기에 부착된다. 제2 본드 와이어들(128)은 상기 노출 다이(126)를 상기 본드 패드들(112)의 외부 행과 전기적으로 연결한다. 제2 몰딩 화합물(130)이 상기 노출 다이(126), 제2 결합 와이어들(128) 및 상기 본드 패드들(112)의 외부 행을 캡슐화한다. 최종 패키지-인-패키지(package-in-package)는 양 집적 회로들이 양호한지 확인하기 위해 테스트된다.
도 2에 대하여, 본 발명의 일 실시예에 따라, 베이스 패지키(100) 상에 다이를 갖는 상기 집적 회로 패키지 시스템(100)의 베이스 패키지(122)의 더 상세한 단면도를 도시한다. 더 상세한 단면도는 다음 단계의 조립을 준비하는 베이스 패키지(122)를 도시한다. 상기 집적 회로(108)는 얇은 패키지 구조를 용이하게 하기 위해 극단의(ultra) 얇은 다이일 수 있다. 상부 표면(104) 및 바닥 표면(106)을 갖는 상기 기판(102)은 상기 집적 회로(108)을 지지한다. 제1 몰딩 화합물(120)은 상기 집적 회로(108) 위에 최종 평면(204)을 갖는다. 상기 본드 패드들(112)의 외부 행은 회로들(미도시) 또는 다른 기판들(미도시)과 같은 다른 장치들과 연결하기 위해 이용될 수 있다. 상기 시스템 상호 접속들(118)은 시스템의 다음 레벨(미도시)과 연결하기 위해 상기 하부 표면(106)에 형성된다. 상기 시스템 상호 접속들(118)의 패턴은 볼 그리드 어레이(ball grid array:BGA)를 형성한다.
도 3은 도 2의 상기 베이스 패키지(122)의 평면도를 도시한다. 상기 베이스 패키지(122)의 평면도는 상기 상부 표면(104)의 광폭의 프렌지 상에 형성된 본드 패드들(112)의 외부 행 및 상기 패키지 상부의 상기 최종 표면(204)을 형성하는 제1 몰딩 화합물(120)의 상대적 위치를 도시한다. 상기 본드 패드들(112)의 상대적인 위치 및 수는 도 1의 상기 집적 회로(108) 상의 접촉들의 수 또는 상기 최종 패키지의 상호접속 방식에 기반하여 달라진다.
도 4는 도 2의 상기 베이스 패키지의 저면도를 도시한다. 상기 베이스 패키지(122)의 저면도는 땜납 볼, 땜납 열(solder column) 또는 스터드 범프들(stud bumps)과 같은 상기 시스템 상호 접속(118)의 패턴을 갖는 하부 표면(106)을 도시한다. 상기 시스템 상호 접속들(118)의 수 및 패턴은 단일의 예시에 불과하며, 그리고 그 수 및 위치는 변할 수 있다. 상기 시스템 상호 접속들(118)은 상기 볼 그리드 어레이 인터페이스를 제공한다.
도 5는 도 2의 상기 베이스 패키지(122)를 이용하는 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템(500)의 단면도를 도시한다. 상기 단면도는 활성측을 상기 기판(502)과 떨어뜨리기 위해 상기 접착제(110)에 부착된 플립칩(flipchip) 다이(508)와 함께 기판 상부(504) 및 기판 하부(506)를 갖는 라미네이트 기판 또는 세라믹 기판 같은 기판(502)를 도시한다. 상기 베이스 패키지(122)는 상기 플립칩 다이(508)의 활성측 상에 탑재되며, 그 결과 상기 시스템 상호 접속들(118)은 상기 플립칩 다이(508)의 본드 패드들(510)과 정렬한다. 본드 와이어들(512)는 상기 플립칩 다이(508)의 본드 패드들(510), 상기 베이스 패키지(122)의 본드 패드들(112) 및 상기 기판(502)의 기판 본드 패드들(514) 사이에서 전기적 연결을 제공한다. 상기 베이스 패키지(122), 상기 플립칩 다이(508), 상기 본드 와이어들(512) 및 상기 기판 접촉들은 몰딩 화합물(516)으로 캡슐화된다. 상기 기판 하부(506)는 땜납 볼들, 땜납 열들, 또는 스터드 범프들과 같은 시스템 상호 접속들(520)을 연결하는 시스템 접촉들(518)의 어레이를 지원한다.
도 6은 도 2의 상기 베이스 패키지(122)를 이용하는 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템(600)의 단면도를 도시한다. 상기 단면도는 상기 기판 상부(504) 상에 형성된 상기 기판 본드 패드들(514)을 갖는 기판(502)을 포함한다. 상기 베이스 패키지(122)는 상기 기판(502)의 상부(504)에 탑재되며, 그 결과 상기 시스템 상호 접속들(118)은 솔더 리플로우 프로세스(solder reflow process)와 같은 연결 프로세스에 의해 상기 기판 본드 패드들(514)에 전기적으로 연결된다.
다이(602)는 상기 집적 회로의 활성측이 상기 베이스 패키지(122)로부터 떨어져 상기 접착제(110)로 상기 베이스 패키지(122)의 상부에 부착된다. 본드 와이어들(604)은 다이(602)를 상기 베이스 패키지(122)의 상기 본드 패드들(112)과 전기적으로 연결시킨다. 상기 베이스 패키지(122), 상기 다이(602), 상기 본드 와이어들(604) 및 상기 기판(502)의 기판 상부(504)는 몰딩 화합물(606)에 의해 캡슐화된다. 상기 몰딩 화합물(606)은 캡슐화된 컴포넌트들에 대하여 구조적 안정성 및 방습 밀봉을 제공한다.
도 7은 본 발명의 대체적인 일 실시예에서, 베이스 패키지(700)의 단면도를 도시한다. 상기 베이스 패키지(700)의 단면도는 기판 상부(704) 및 기판 하부(706)를 갖는 라미네이트 기판 또는 세라믹 기판과 같은 기판을 도시하며, 집적 회로(708)는 다이 부착 물질과 같은 접착제(110)로 기판 상부(704)에 부착된다. 또한 상기 단면도는 상기 기판 상부(704) 상에 형성된 내부 행 및 외부 행에서 본드 패드들(112)을 도시한다. 상기 본드 패드들(112)의 내부 행은 상기 제1 본드 와이어들(114)에 의해 상기 집적 회로(708)에 전기적으로 연결된다. 상기 집적 회로(708), 상기 제1 본드 와이어들(114), 상기 본드 패드들(112)의 내부 행 및 상기 기판 상부(704)의 일부는 제1 몰딩 화합물(120)에 의해 캡슐화된다. 직결 접촉(leadless contact)(712)은 랜드 그리드 어레이(land grid array:LGA) 인터페이스를 포함하는 기판 하부(706) 상에 형성된다.
도 8은 도 7의 상기 베이스 패키지의 저면도를 도시한다. 상기 베이스 패키지(700)의 저면도는 기판 하부(706) 및 상기 직결 접촉들(712)의 형태를 포함한다. 상기 직결 접촉들(712)의 상기 형태, 사이즈 및 모양은 단일의 예시에 불과하며, 그리고 상기 패턴과 사이즈 및 모양은 변화할 수 있다. 직결 접촉들(712)은 기판(702)의 하부 상에 랜드 그리드 어레이 인터페이스를 형성한다.
도 9는 도 7의 베이스 패키지(700)를 이용하는 본 발명의 대안적인 실시예의 단면도를 도시한다. 상기 대안적인 실시예의 단면도는 기판 상부(902) 및 기판 하부(906)를 갖는 라미네이트 기판 또는 세라믹 기판과 같은 기판(902)을 포함한다. 기판 본드 패드들(908)은 상기 기판 상부(904) 상에 형성된다. 상기 베이스 패키지(700)는 상기 기판(902)의 기판 상부(904) 상에 탑재되며, 그 결과 직결 접촉들(712)은 땜납 역류 프로세스와 같은 연결 프로세스에 의해 상기 본드 패드들(908)에 전기적으로 연결된다. 다이(910)는 집적 회로의 활성측이 상기 베이스 패키지(700)로부터 떨어져, 접착제(110)로 상기 베이스 패키지(700)의 상부에 부착된다. 본드 와이어들(912)은 상기 다이(910)를 상기 베이스 패키지(700)의 본드 패드들과 전기적으로 연결한다. 상기 베이스 패키지(700), 상기 다이(910), 상기 본드 와이어들(912) 및 상기 기판(902)의 기판 상부는 몰딩 화합물(914)에 의해 캡슐화된다. 상기 몰딩 화합물(914)은 캡슐화된 컴포넌트들에 대한 구조적인 신뢰성 및 방습 밀봉을 제공한다. 상기 기판 하부(906)는 땜납 볼들, 땜납 열들 또는 스터드 범프들과 같은 시스템 상호 접속(918)을 연결하는 시스템 접촉들(916)의 어레이를 지원한다.
도 10은 도 7의 베이스 패키지(700)를 이용하는 베이스 패키지 상에 다이를 가지를 집적 회로 패키지 시스템(1000)의 단면도를 도시한다. 상기 단면도는 "J" 밴드 리드들(leads) 또는 플라스틱 리드 칩 캐리어(PPCC) 리드들인 쿼드 플랫 팩(QFP) 리드들과 같은 리드들(1002) 상에 반전 위치로 탑재된 베이스 패키지(700)를 도시한다. 상기 리드들(1002)은 땜납과 같은 도전적 구조 물질(1004)에 의해 상기 베이스 패키지(700)의 본드 패드들(112)과 전기적으로 연결된다. 다이(1006)는 상기 활성측이 상기 베이스 패키지(700)와 떨어져, 반전 위치로, 상기 베이스 패키지(700)의 하부 상에 접착제(110)에 의해 탑재된다. 본드 와이어들(1008)은 상기 베이스 패키지(700)의 직결 접촉들(712)과 함께 상기 다이(1006)를 전기적으로 연결한다. 몰딩 화합물(1010)은 상기 베이스 패키지(700), 상기 리드들(1002)의 상층부 일부, 상기 다이(1006) 및 상기 본드 와이어들(1008)을 캡슐화한다. 상기 몰딩 화합물(1010)은 상기 캡슐화된 컴포넌트들의 구조 상의 신뢰성 및 방습 밀봉을 제공한다.
도 11은 본 발명의 다른 대안적인 실시예에서 베이스 패키지(1100)의 단면도를 도시한다. 상기 베이스 패키지의 상기 단면도는 기판 상부(1104) 및 기판 하부(1106)를 갖는 라미네이트 기판 또는 세라믹 기판과 같은 기판(1102)을 도시한다. 집적 회로(1108)는 상기 다이 접착 물질과 같은 접착제(110)를 사용하여 상기 기판 상부(1104) 상에 탑재된다. 상기 본드 패드들(112)의 내부 행 및 외부 행은 상기 기판 상부(1104) 상에 형성된다. 상기 제1 본드 와이어들(114)은 상기 본드 패드들(112)의 내부 행을 상기 집적 회로(1108)에 전기적으로 연결한다. 상기 제1 몰딩 화합물(120)은 상기 집적 회로(1108), 상기 본드 패드들(112)의 내부 행, 상기 제1 본드 와이어들(114) 및 상기 기판 상부(1104)의 일부를 캡슐화한다. 패키지 상부(110)는 디바이스(미도시)의 탑재에 이용된다. 상기 기판 하부(1106) 상에는 전기적 연결이 없다. 상기 패키지(1100)에 만들어진 임의의 전기적 연결은 상기 기판 상부(1104) 상에서 상기 본드 패드들(112)의 외부 행을 통하여 만들어져야 한다.
도 12는 도 11의 베이스 패키지(1100)의 저면도를 도시한다. 상기 베이스 패키지의 저면도는 상기 베이스 패키지(1100)의 구조를 강화하기 위하여 선택적으로 적용된 땜납 마스크에 의해 커버되는 구리와 같은 기판 하부(1106) 및 메시 백킹(mesh backing)(1202)을 포함한다. 상기 메시 백킹(mesh backing)(1202)의 형태와 위치는 단일의 예시에 불과하며, 그리고 그 형태 및 위치는 변화할 수 있다.
도 13은 도 11의 베이스 패키지(1100)을 이용하여 베이스 패키지(1300) 상에 다이를 갖는 집적 회로 패키지 시스템의 단면도를 도시한다. 단면도는 상기 기판상부(904) 및 기판 하부(906) 그리고 상기 다이 부착 물질과 같은 상기 접착제(110)에 의해 상기 기판 상부(904)에 부착된 다이(1302)를 갖는 기판(902)을 도시한다. 상기 다이(1302)의 활성측은 상기 기판(902)으로부터 떨어져 마주하게(face) 된다. 상기 기판 본드 패드들(908)은 상기 기판(902)의 기판 상부(904) 상에 형성된다.
상기 베이스 패키지(1100)는 상기 다이 부착 물질과 같은 상기 접착제(110)에 의해 상기 다이(1302)의 활성측 상에 탑재된다. 본드 와이어들(1304)은 상기 베이스 패키지(1100), 상기 다이(1302) 및 상기 기판 본드 패드들(908) 사이의 전기적 연결들을 형성한다. 시스템 접촉들(916)의 어레이는 상기 기판(902)의 상기 기판 하부(906) 상에 형성된다. 땜납 볼들, 땜납 열들 또는 스터드 범프들과 같은 시스템 상호 접속들(918)은 다음 레벨 시스템과 연결하기 위해 상기 시스템 접촉들(916)의 어레이에 부착된다.상기 베이스 패키지(1100), 상기 다이(1302), 상기 본드 와이어들(1304), 상기 기판 본드 패드들(908) 및 상기 기판(902)의 기판 상부(904)는 몰딩 화합물(1306)로 캡슐화된다. 상기 몰딩 화합물(1306)은 베이스 패키지(1300) 상에 다이를 갖는 집적 회로 패키지 시스템의 보호, 방습 밀봉 및 구조상의 견고성을 제공한다.
도 14는 도 11의 상기 베이스 패키지(1100)를 이용하는 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템(1400)의 단면도를 도시한다. 상기 단면도는 상기 접착제(110)로 상기 기판 상부(904)에 부착된 상기 베이스 패키지(1100)를 갖는 기판(902)를 도시한다. 다이(1402)는 상기 접착제(110)로 상기 베이스 패키지(1100) 상에 탑재된다. 상기 기판 본드 패드들(908)은 상기 기판(902)의 기판 상부(904) 상에 형성된다. 본드 와이어들(1404)은 상기 베이스 패키지(1100), 상기 기판 본드 패드들(908) 및 상기 다이(1402)를 전기적으로 연결한다. 몰딩 화합물(1406)은 상기 베이스 패키지(1100), 상기 기판 본드 패드들(908), 상기 본드 와이어들(1404), 및 상기 기판(902)의 기판 상부(904)를 캡슐화한다.
도 15는 본 발명의 일 실시예에서, 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템(100)을 제조하기 위한 베이스 패키지 시스템 상에 다이를 갖는 집적 회로 패키지 시스템(1500)의 흐름도를 도시한다. 베이스 패키지 시스템 상에 다이를 갖는 상기 집적 회로의 패키지 시스템(1500)은 기판을 형성하고, 상기 기판 상에 집적 회로를 탑재하고, 상기 집적 회로 및 상기 기판을 몰딩 화합물로 캡슐화하는 것과 블럭(1502)에서 상기 베이스 패키지를 테스팅하는 것을 포함하는 베이스 패키지를 형성하는 것을 포함하며; 블럭(1504)에서 노출 다이를 상기 베이스 패키지에 부착하도록 제공하며; 블럭(1506)에서 상기 노출 다이를 상기 기판과 전기적으로 연결하는 것을 제공하며; 그리고 블럭(1508)에서 상기 노출 다이 및 상기 베이스 패키지를 캡슐화하는 것을 포함한다.
더 자세하게, 본 발명의 일 실시예에서 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템을 제조하기 위한 방법은 아래와 같이 수행된다:
1. 외부 행 및 외부 행에 본드 패드들을 갖는 라미네이트 기판을 형성하는 것을 포함하는 베이스 패키지를 형성하는 것과, 상기 본드 패드들의 내부 행 내에 라미네이트 기판 상에 집적 회로를 탑재하는 것과, 상기 집적 회로 및 상기 라미네이트 기판을 몰딩 화합물로 캡슐화하는 것과, 여기서 상기 몰딩 화합물은 상기 집적 회로 및 상기 본드 패드들의 내부 행을 캡슐화하며, 그리고 상기 베이스 패키지를 테스팅하는 것은 상기 베이스 패키지가 양호하다는 것을 확인하는 것을 포함한다(도 1).
2. 노출 다이를 상기 베이스 패키지에 부착하는 것은 노출 다이 부착을 위해 상기 베이스 패키지에 접착제를 도포하는 것을 포함한다(도 1).
3. 상기 노출 다이를 상기 라미네이트 기판에 전기적으로 연결하는 것은 상기 라미네이트 기판 상에서 상기 노출 다이와 상기 본드 패드들의 외부 행 사이에 본드 와이어를 부착하는 것을 포함한다(도 1). 그리고
4. 상기 노출 다이와 상기 베이스 패키지를 캡슐화하는 것은 패키지-인-패키지를 형성하는 것을 포함한다(도 1)
그리하여, 본 발명은 많은 양상들을 갖는다.
본 발명의 일 양상은 많은 다양한 패키지-인-패키지 구성들에서 라미네이트 기반의(laminate based) BGA 및 LGA 패키지에 효과적인 이용을 제공하는 것이다.
본 발명의 다른 양상은 연속적인 조립 전에 상기 베이스 패키지가 양호한가를 확인함으로써 패키지-인-패키지의 제조 수율을 개선하는 것이다. 노출 다이와 관련된 베이스 패키지의 사용은 적층된 노출 다이들(stacked bare dice) 또는 적층 패키지들(stacked packages)과 비교하여 조립 프로세스를 간단하게 한다. 또한 본 발명은 새로운 패키지-인-패키지 개념들을 가능하게 한다.
본 발명의 또 다른 중요한 양상은 비용을 감소하고, 시스템을 간단히 하며, 그리고 성능을 향상시키려는 종래로부터의 경향에 가치있게 지원하고 서비스하는 것이다.
본 발명의 이러한 양상 및 다른 가치있는 양상은 적어도 다음 단계로 기술 상태를 진보시킬 것이다.
그래서, 본 발명의 베이스 패키지 상에서 다이를 갖는 상기 집적 회로 패키지 시스템의 방법 및 장치는 패키지-인-패키지 장치들의 제조를 위해 중요하고 이전의 미지의 이용할 수 없는 해결책들, 성능 및 기능적 양상들을 제공한다. 결과 프로세스들 및 구성들은 간단하고, 비용면에서 효과적이며, 복잡하지 않으며, 고다기능하고 효과적이고, 공지된 기술들에 적응시킴으로써 실행될 수 있으며, 그리고 통상적인 제조 프로세스들 및 기술들과 완전히 양립할 수 있는 패키지-인-패키지를 효과적이고 경제적으로 제조하기 위해 쉽게 적합하게 된다.
본 발명이 특정 최상의 모드와 관련하여 설명되는 반면에, 많은 다른 대안들, 수정들 및 변형예들이 상술한 바에 비추어 당해 기술 분야에서 숙련되 자에게 명백함이 이해될 것이다. 따라서 포함된 창구항의 범주 내에서 모든 이러한 대안들, 수정들 및 변형예들을 포함할 것을 의도한다. 이미 본 명세서에서 지금까지 설명한 내용, 또는 첨부한 도면에서 도시한 모든 내용들은 예시적이고 제한적이지 않게 해석된다.
베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템이 제공된다.
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Claims (20)

  1. 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템의 제조 방법으로서,
    베이스 패키지를 형성하는 단계와, 상기 베이스 패키지를 형성하는 단계는,
    상부 표면을 갖는 기판을 형성하고, 상기 상부 표면은 전기적으로 상호연결된 본드 패드들의 내부 행(inner row) 및 외부 행(outer row)을 가지며,
    상기 기판의 상기 상부 표면 상에 집적 회로를 탑재하고 그리고 본드 패드들의 상기 내부 행에 전기적으로 연결하며,
    본드 패드들의 상기 외부 행을 노출시키도록 상기 집적 회로와 상기 기판를 베이스 몰딩 화합물로 캡슐화하고, 그리고
    본드 패드들의 상기 외부 행을 이용하여 상기 베이스 패키지를 테스팅하는 것을 포함하며;
    시스템 상호접속들, 직결 접촉(leadless contact), 혹은 이들의 조합을 포함하는 인터페이스 상호접속들(interface interconnects)을 상기 베이스 패키지에 연결하는 단계와;
    활성측(active side)과 백사이드(back side)를 갖는 노출 다이를 본드 와이어들, 상기 시스템 상호접속들, 혹은 이들의 조합에 의해서 상기 활성측 상에서 상기 기판에 부착하는 단계와:
    추가 기판을 상기 백사이드에 부착하는 단계와; 그리고
    상기 본드 와이어들, 상기 시스템 상호접속들, 상기 노출 다이, 및 상기 베이스 패키지를 커버하는 패키지 몰딩 화합물을 상기 추가 기판 상에 캡슐화하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템의 제조 방법.
  2. 제1항에 있어서,
    상기 베이스 패키지 상에 그리드 어레이 인터페이스를 형성하는 것을 더 포함하며, 상기 그리드 어레이는 상기 기판의 하부 표면 상에 볼들 또는 랜드들을 형성하는 것을 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템의 제조 방법.
  3. 제1항에 있어서,
    상기 베이스 패키지를 형성하는 단계는 상기 기판의 상부 표면 상에 모든 전기적인 연결들을 갖는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템의 제조 방법.
  4. 제1항에 있어서,
    상기 베이스 패키지에 리드들을 연결하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템의 제조 방법.
  5. 제1항에 있어서,
    상기 베이스 패키지는 상기 추가 기판에 전기적으로 연결되는 것을 특징으로 하는 집적 회로 패키지 시스템의 제조 방법.
  6. 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템을 위한 방법으로서,
    베이스 패키지를 형성하는 단계와, 상기 베이스 패키지를 형성하는 단계는,
    상부 표면을 갖는 라미네이트(laminate) 기판을 형성하고, 상기 상부 표면은 전기적으로 상호연결된 본드 패드들의 내부 행 및 외부 행을 가지며,
    본드 패드들의 상기 내부 행 안쪽의 상기 라미네이트 기판의 상기 상부 표면 상에 집적 회로를 탑재하고 그리고 상기 내부 행에 전기적으로 연결하며,
    상기 집적 회로와 상기 라미네이트 기판를 베이스 몰딩 화합물로 캡슐화하고, 상기 베이스 몰딩 화합물은 본드 패드들의 상기 외부 행은 노출시키면서 본드 패드들의 상기 내부 행은 캡슐화하며, 그리고
    상기 베이스 패키지를 테스팅하는 것을 포함하되, 상기 베이스 패키지를 테스팅하는 것은 본드 패드들의 상기 외부 행을 이용하여 상기 베이스 패키지가 양호함을 확인하는 것을 포함하고;
    시스템 상호접속들, 직결 접촉, 혹은 이들의 조합을 포함하는 인터페이스 상호접속들을 상기 베이스 패키지에 연결하는 단계와;
    활성측과 백사이드를 갖는 노출 다이를 상기 라미네이트 기판에 부착하는 단계와, 노출 다이를 상기 라미네이트 기판에 부착하는 단계는 상기 노출 다이의 상기 활성측과 상기 라미네이트 기판 상의 본드 패드들 사이에 본드 와이어, 상기 시스템 상호접속들, 혹은 이들의 조합을 부착하는 것을 포함하며;
    추가 기판을 상기 백사이드에 부착하는 단계와; 그리고
    상기 본드 와이어들, 상기 시스템 상호접속들, 상기 노출 다이, 및 상기 베이스 패키지를 커버하는 패키지 몰딩 화합물을 상기 추가 기판 상에 캡슐화하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 방법.
  7. 제6항에 있어서,
    상기 베이스 패키지 상에 그리드 어레이 인터페이스를 형성하는 단계를 더 포함하며, 상기 그리드 어레이 인터페이스를 형성하는 단계는 상기 라미네이트 기판의 하부 표면 상에 볼들(balls) 또는 랜드들(lands)을 형성하는 것을 포함하는 집적 회로 패키지 시스템을 위한 방법.
  8. 제6항에 있어서,
    상기 베이스 패키지를 형성하는 단계는, 상기 라미네이트 기판의 상부 표면 상에 모든 전기적인 연결들을 갖게하는 것을 포함하며, 라미네이트 기판의 상부 표면 상에 모든 전기적인 연결들을 갖게하는 것은, 상기 라미네이트 기판의 상부 표면 상의 본드 패드들의 외부 행 상에 상기 전기적인 연결들이 만들어져야함을 요하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 방법.
  9. 제6항에 있어서,
    상기 베이스 패키지에 리드들을 연결하는 단계를 더 포함하며, 상기 리드들은 미리 형성된 위치(preformed position)에 있는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 방법.
  10. 제6항에 있어서,
    상기 베이스 패키지와 상기 추가 기판 사이에 접착제를 적용하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 방법.
  11. 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템을 위한 시스템으로서,
    베이스 패키지;
    상기 베이스 패키지는,
    상부 표면을 갖는 기판, 상기 상부 표면은 전기적으로 상호연결된 본드 패드들의 내부 행 및 외부 행을 가지며,
    상기 상부 표면 상에 탑재되고 상기 본드 패드들의 상기 내부 행에 전기적으로 연결되는 집적회로, 그리고
    상기 집적 회로와 상기 기판를 캡슐화하는 베이스 몰딩 화합물
    을 포함하고, 상기 베이스 몰딩 화합물은 상기 본드 패드들의 상기 내부 행을 커버하되 상기 본드 패드들의 상기 외부 행은 노출시키며,
    활성측과 백사이드를 갖는 노출 다이, 상기 노출 다이는 상기 활성측 상에서 상기 베이스 패키지에 부착되며;
    상기 노출 다이를 상기 기판에 부착시키는 본드 와이어들, 시스템 상호접속들, 혹은 이들의 조합;
    상기 백사이드에 부착되는 추가 기판;
    상기 베이스 패키지에 연결되는 인터페이스 상호접속들, 상기 인터페이스 상호접속들은 시스템 상호접속들, 직결 접촉, 혹은 이들의 조합을 포함하고; 그리고
    상기 본드 와이어들, 상기 시스템 상호접속들, 상기 노출 다이, 및 상기 베이스 패키지를 캡슐화하는 패키지 몰딩 화합물
    을 포함하고,
    상기 패키지 몰딩 화합물은 상기 추가 기판 상에 있는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  12. 제11항에 있어서,
    상기 베이스 패키지 상에 형성된 그리드 어레이 인터페이스를 더 포함하고, 상기 그리드 어레이는 상기 기판의 하부 표면 상에 형성된 볼들 또는 랜드들을 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  13. 제11항에 있어서,
    상기 베이스 패키지는 상기 기판의 상부 표면 상의 모든 전기적인 연결들을 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  14. 제11항에 있어서,
    상기 베이스 패키지에 연결된 리드들을 더 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  15. 제11항에 있어서,
    상기 베이스 패키지는 상기 추가 기판에 전기적으로 연결되는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  16. 제11항에 있어서,
    상기 베이스 패키지는,
    본드 패드들의 내부 행과 외부 행을 갖는 라미네이트 기판을 더 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  17. 제16항에 있어서,
    상기 베이스 패키지 상에 형성된 그리드 어레이 인터페이스를 더 포함하며,
    상기 그리드 어레이는 상기 라미네이트 기판의 하부 표면 상에 형성된 볼들(balls) 또는 랜드들(lands)을 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  18. 제16항에 있어서,
    상기 베이스 패키지는 상기 라미네이트 기판의 상부 표면 상의 모든 전기적인 연결들을 포함하며, 상기 라미네이트 기판의 상부 표면 상의 모든 전기적인 연결들은, 상기 라미네이트 기판의 상부 표면 상의 본드 패드들의 외부 행 상에 만들어지는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  19. 제16항에 있어서,
    상기 베이스 패키지에 연결되는 리드들을 더 포함하며, 상기 리드들은 쿼드 플랫 팩 리드들, "J" 밴드 리드들("J" bend leads) 또는 플라스틱 리드 칩 캐리어 리드들로 형성되는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
  20. 제16항에 있어서,
    상기 베이스 패키지와 상기 추가 기판 상의 접착제를 더 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템을 위한 시스템.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
US8012867B2 (en) * 2006-01-31 2011-09-06 Stats Chippac Ltd Wafer level chip scale package system
US20070216033A1 (en) * 2006-03-20 2007-09-20 Corisis David J Carrierless chip package for integrated circuit devices, and methods of making same
US7993939B2 (en) * 2006-07-21 2011-08-09 Stats Chippac Ltd. Integrated circuit package system with laminate base
JP5205867B2 (ja) * 2007-08-27 2013-06-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20090152740A1 (en) * 2007-12-17 2009-06-18 Soo-San Park Integrated circuit package system with flip chip
US7989269B2 (en) * 2008-03-13 2011-08-02 Stats Chippac, Ltd. Semiconductor package with penetrable encapsulant joining semiconductor die and method thereof
US8923004B2 (en) * 2008-07-31 2014-12-30 Micron Technology, Inc. Microelectronic packages with small footprints and associated methods of manufacturing
US8406004B2 (en) 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
KR101835483B1 (ko) * 2011-12-09 2018-03-08 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
JP5921297B2 (ja) * 2012-04-09 2016-05-24 キヤノン株式会社 積層型半導体装置、プリント回路板及び積層型半導体装置の製造方法
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
JP2014027145A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 半導体装置
TWI468088B (zh) * 2013-05-28 2015-01-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US10325876B2 (en) * 2014-06-25 2019-06-18 Nxp Usa, Inc. Surface finish for wirebonding
US10796975B2 (en) * 2016-04-02 2020-10-06 Intel Corporation Semiconductor package with supported stacked die
US10332899B2 (en) * 2017-09-29 2019-06-25 Intel Corporation 3D package having edge-aligned die stack with direct inter-die wire connections

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204104A (ja) * 1995-01-25 1996-08-09 Mitsui High Tec Inc 半導体装置
WO2005059967A2 (en) * 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP2006049569A (ja) * 2004-08-04 2006-02-16 Sharp Corp スタック型半導体装置パッケージおよびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04144269A (ja) * 1990-10-05 1992-05-18 Nec Corp 混成集積回路装置
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
US6329220B1 (en) * 1999-11-23 2001-12-11 Micron Technology, Inc. Packages for semiconductor die
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US6967395B1 (en) 2001-03-20 2005-11-22 Amkor Technology, Inc. Mounting for a package containing a chip
US6521881B2 (en) * 2001-04-16 2003-02-18 Kingpak Technology Inc. Stacked structure of an image sensor and method for manufacturing the same
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
JP4157715B2 (ja) * 2002-03-20 2008-10-01 富士通株式会社 半導体装置の製造方法
US6972481B2 (en) 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US6825064B2 (en) * 2002-09-30 2004-11-30 Ultratera Corporation Multi-chip semiconductor package and fabrication method thereof
US7061088B2 (en) 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
TWI256091B (en) * 2004-08-02 2006-06-01 Siliconware Precision Industries Co Ltd A semiconductor package having stacked chip package and a method
US7598606B2 (en) * 2005-02-22 2009-10-06 Stats Chippac Ltd. Integrated circuit package system with die and package combination
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
JP4896010B2 (ja) * 2005-03-31 2012-03-14 スパンション エルエルシー 積層型半導体装置及びその製造方法
US7429787B2 (en) * 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
US7763963B2 (en) * 2005-05-04 2010-07-27 Stats Chippac Ltd. Stacked package semiconductor module having packages stacked in a cavity in the module substrate
US8698294B2 (en) * 2006-01-24 2014-04-15 Stats Chippac Ltd. Integrated circuit package system including wide flange leadframe

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204104A (ja) * 1995-01-25 1996-08-09 Mitsui High Tec Inc 半導体装置
WO2005059967A2 (en) * 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP2006049569A (ja) * 2004-08-04 2006-02-16 Sharp Corp スタック型半導体装置パッケージおよびその製造方法

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Publication number Publication date
US20070194424A1 (en) 2007-08-23
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