KR101392765B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

생산성 및 신뢰성을 향상시킬 수 있는 반도체 패키지 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 패키지는, 상면에 복수의 제1 연결 패드 및 복수의 제2 연결 패드를 가지는 제1 인쇄회로기판, 복수의 홀과 중심부에 형성된 개구부를 가지는 절연성 지지 프레임 및 절연성 지지 프레임의 상면 및 하면으로부터 각각 돌출되도록 복수의 홀을 통하여 설치되는 복수의 전도성 연결 단자를 포함하되, 절연성 지지 프레임의 하면으로부터 돌출된 복수의 전도성 연결 단자의 부분이 복수의 제2 연결 패드와 각각 전기적으로 연결되도록 제1 인쇄회로기판 상에 장착되는 단자 모듈, 단자 모듈의 개구부를 통하여 제1 인쇄회로기판 상에 장착되며, 복수의 제1 연결 패드를 통하여 제1 인쇄회로기판과 전기적으로 연결되는 제1 반도체 칩 및 적어도 하나의 제2 반도체 칩을 포함하며, 절연성 지지 프레임의 상면으로부터 돌출된 복수의 전도성 연결 단자의 부분과 전기적으로 연결되는 상부 반도체 패키지를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for fabricating of the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 PoP(Package-on-Package) 형태의 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 소자의 고집적화 및 소형화가 요구되고 있다. 또한 전자 제품의 기능이 복합화됨에 반도체 소자의 기능 또한 복잡해지면서 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되며, 이에 따라 하부 패키지 상에 상부 패키지를 적층하는 PoP 형태의 반도체 패키지가 개발되고 있다.
그러나 PoP 형태의 반도체 패키지는 하부 패키지와 상부 패키지를 전기적으로 연결시키기 위하여 하부 패키지에 TMV(Through Mold Via)를 형성시킬 경우, 생산성이 저하되고, 신뢰성이 저하되는 문제가 발생할 수 있다.
본 발명의 기술적 과제는 상기한 문제점을 해결하기 위하여 생산성 및 신뢰성을 향상시킬 수 있는 PoP 형태의 반도체 패키지 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 패키지는, 상면에 복수의 제1 연결 패드 및 복수의 제2 연결 패드를 가지는 제1 인쇄회로기판, 복수의 홀과 중심부에 형성된 개구부를 가지는 절연성 지지 프레임 및 상기 절연성 지지 프레임의 상면 및 하면으로부터 각각 돌출되도록 상기 복수의 홀을 통하여 설치되는 복수의 전도성 연결 단자를 포함하되, 상기 절연성 지지 프레임의 하면으로부터 돌출된 복수의 상기 전도성 연결 단자의 부분이 복수의 상기 제2 연결 패드와 각각 전기적으로 연결되도록 상기 제1 인쇄회로기판 상에 장착되는 단자 모듈, 상기 단자 모듈의 개구부를 통하여 상기 제1 인쇄회로기판 상에 장착되며, 복수의 상기 제1 연결 패드를 통하여 상기 제1 인쇄회로기판과 전기적으로 연결되는 제1 반도체 칩 및 적어도 하나의 제2 반도체 칩을 포함하며, 상기 절연성 지지 프레임의 상면으로부터 돌출된 복수의 상기 전도성 연결 단자의 부분과 전기적으로 연결되는 상부 반도체 패키지를 포함한다.
상기 전도성 연결 단자는 핀 형상 또는 스프링 형상일 수 있다.
상기 전도성 연결 단자는 양단에 각각 솔더볼이 형성될 수 있다.
상기 제1 인쇄회로기판의 상면 상에 형성되며, 상기 제1 반도체 칩 및 상기 절연성 지지 프레임을 감싸는 제1 봉지부재를 더 포함할 수 있다.
상기 제1 반도체 칩은, 복수의 상기 제1 연결 패드와 복수의 제1 연결 부재가 접촉하여 상기 제1 인쇄회로기판과 전기적으로 연결되도록 상기 제1 인쇄회로기판 상에 플립 칩(Flip Chip) 방식으로 장착될 수 있다.
상기 상부 반도체 패키지는, 제2 인쇄회로기판, 상기 제2 인쇄회로기판 상에 장착되며, 상기 제2 인쇄회로기판과 전기적으로 연결되는 적어도 하나의 상기 제2 반도체 칩 및 상기 제2 인쇄회로기판 상에 형성되며, 상기 제2 반도체 칩을 감싸는 제2 봉지부재를 포함할 수 있다.
상기 상부 반도체 패키지는, 적어도 하나의 상기 제2 반도체 칩과 상기 제2 인쇄회로기판을 전기적으로 연결시키는 제2 연결 부재를 더 포함하며, 제2 연결 부재는 본딩 와이어일 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법은, 상면에 복수의 제1 연결 패드 및 복수의 제2 연결 패드를 가지는 제1 인쇄회로기판, 제1 반도체 칩, 그리고 복수의 홀과 중심부 형성된 개구부를 가지는 절연성 지지 프레임 및 상기 절연성 지지 프레임의 상면 및 하면으로부터 각각 돌출되도록 상기 복수의 홀을 통하여 설치되는 복수의 전도성 연결 단자를 포함하는 단자 모듈을 준비하는 단계, 상기 제1 인쇄회로기판 상에 복수의 상기 제1 연결 패드를 통하여 상기 제1 인쇄회로기판과 전기적으로 연결되도록 상기 제1 반도체 칩을 장착하는 단계, 상기 제1 인쇄회로기판 상에 상기 절연성 지지 프레임의 하면으로부터 돌출된 복수의 상기 전도성 연결 단자가 복수의 상기 제2 연결 패드와 각각 전기적으로 연결되도록 상기 단자 모듈을 장착하는 단계, 상기 제1 인쇄회로기판 상에 상기 절연성 지지 프레임의 상면으로부터 돌출된 복수의 상기 전도성 연결 단자의 부분이 노출되도록 제1 봉지부재를 형성하는 단계 및 상기 제1 봉지부재 상에 노출된 상기 전도성 연결 단자의 부분과 전기적으로 연결되며, 적어도 하나의 제2 반도체 칩을 포함하는 상부 반도체 패키지를 장착하는 단계를 포함한다.
상기 제1 봉지부재를 형성하는 단계는, 상기 제1 인쇄회로기판 상에 상기 단자 모듈을 덮는 제1 봉지물질층을 형성하는 단계 및 상기 절연성 지지 프레임의 상면으로부터 돌출된 복수의 상기 전도성 연결 단자의 부분이 노출되도록, 상기 제1 봉지물질층의 일부분을 제거하는 단계를 포함할 수 있다.
상기 전도성 연결 단자는 핀 형상 또는 스프링 형상이며, 양단에 각각 솔더볼이 형성될 수 있다.
본 발명에 따른 반도체 패키지 및 그 제조 방법은, 전도성 연결 단자를 가지는 단자 모듈을 이용하여 제1 인쇄회로기판과 제2 인쇄회로기판을 전기적으로 연결시키므로, 제1 인쇄회로기판과 제2 인쇄회로기판을 전기적으로 연결시키기 위하여 TMV(Through Mold Via)를 형성시킬 필요가 없다. 따라서 TMV를 형성하기 위하여 봉지부재에 레이저 드릴링 공정을 수행할 때는 깊은 홀을 형성해야 하므로, 공정 시간이 오래 걸리고, 홀의 직경이 커지는 문제가 있으나, 본 발명에 따른 반도체 패키지 및 그 제조 방법은 레이저 드릴링 공정을 생략하거나, 깊지 않은 "홈"을 레이저 드릴링 공정으로 형성하면 되므로, 공정 시간이 단축되고 홀의 직경이 감소하여 생산성이 향상되고, 제1 인쇄회로기판과 제2 인쇄회로기판을 전기적으로 연결시키기 위한 부재들 사이의 피치(pitch)를 감소킬 수 있다. 따라서 미세 피치(pitch)의 구현이 가능해져 입출력 단자를 증가시킬 수 있다.
또한 레이저 드릴링 공정으로 깊은 홀을 형성할 경우, 홀을 통하여 노출되는 제1 인쇄회로기판의 연결 패드 또는 연결 패드 상에 형성된 솔더 물질이 오염되거나 손상되는 문제가 있을 수 있으나, 본 발명에 따른 반도체 패키지 및 그 제조 방법은 레이저 드릴링 공정을 생략하거나, 깊지 않은 "홈"을 레이저 드릴링 공정으로 형성하면 되므로, 연결 패드 또는 솔더 물질의 오염 또는 손상을 방지할 수 있다.
이에 따라, 반도체 패키지의 제조 시간/비용 등의 생산성 및 신뢰성을 모두 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 제조하기 위한 단자 모듈을 나타내는 평면도이다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 패키지를 제조하기 위한 전도성 연결 단자를 나타내기 위한 단면도이다.
도 3은 본 발명의 실시 예에 따른 제1 인쇄회로기판 상에 제1 반도체 칩을 장착하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 제1 인쇄회로기판 상에 단자 모듈을 장착하는 단계를 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 제1 봉지물질층을 형성하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 제1 봉지부재를 형성하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 제1 봉지부재 상에 상부 반도체 패키지를 장착하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 다른 실시 예에 따른 제1 봉지부재를 형성하는 단계를 나타내는 단면도이다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 제조하기 위한 단자 모듈을 나타내는 평면도이다.
도 1을 참조하면, 단자 모듈(10)은 복수의 홀(14)과 중심부에 개구부(12)를 가지는 절연성 지지 프레임(18) 및 복수의 홀(14)의 설치되는 복수의 전도성 연결 단자(16)를 포함한다. 절연성 지지 프레임(18)은 예를 들면 세라믹, 플라스틱 등으로 이루어질 수 있으며, 봉지부재를 형성하는 몰딩 공정에서 열 또는 압력에 따른 변형이 최소화되는 절연성 물질로 이루어질 수 있다. 개구부(12)는 절연성 지지 프레임(18)의 중심부에 형성될 수 있다. 개구부(12)의 면적은 도 3에 보인 공정에서 장착될 제1 반도체 칩(110)의 면적보다 같거나 클 수 있다. 복수의 홀(14)은 절연성 지지 프레임(18)을 관통하도록 형성될 수 있다. 복수의 전도성 연결 단자(16)는 복수의 홀(14)에 설치될 수 있다. 복수의 전도성 연결 단자(16)의 개수와 복수의 홀(14)의 개수는 동일할 수 있다. 그러나 절연성 지지 프레임(18)이 다양한 종류의 반도체 패키지에 대하여 공용(universal)으로 사용되는 경우에는 복수의 전도성 연결 단자(16)의 개수보다 복수의 홀(14)의 개수가 더 많을 수 있다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 패키지를 제조하기 위한 전도성 연결 단자를 나타내기 위한 단면도이다. 구체적으로 도 2a 내지 도 2d는 도 1의 X-X'을 따라서 절단한 단면도이다.
도 2a 및 도 2d를 각각 참조하면, 절연성 지지 프레임(18)의 홀(14)에 복수의 전도성 연결 단자(16a, 16b, 16c, 16d)이 설치된다. 복수의 전도성 연결 단자(16a, 16b, 16c, 16d)은 절연성 지지 프레임(18)의 상면(18a) 및 하면(18b)으로부터 각각 돌출되도록 복수의 홀(14)을 통하여 설치될 수 있다. 전도성 연결 단자(16a, 16b, 16c, 16d)는 다양한 형상을 가질 수 있다. 도 2a 및 도 2b를 참조하면, 전도성 연결 단자(16a, 16b)는 핀 형상일 수 있다. 도 2c 및 도 2d를 참조하면, 전도성 연결 단자(16c, 16d)는 스프링 형상일 수 있다. 또한 도 2b 및 도 2d를 참조하면, 전도성 연결 단자(16b, 16d)는 핀 형상(16b1) 또는 스프링 형상(16d1)의 양단에 각각 솔더볼(16b2, 16d2)이 형성될 수 있다. 또한 전도성 연결 단자(16b, 16d)의 양단에 모두 솔더볼(16b2, 16d2)이 형성된 것으로 도시되었으나, 전도성 연결 단자(16b, 16d)의 상측 일단 또는 하측 타단에만 솔더볼(16b2, 16d2)이 형성될 수도 있다.
핀 형상의 전도성 연결 단자(16a, 16b)를 사용하는 경우, 전도성 연결 단자(16a, 16b)을 통하여 흐르는 전류 경로의 단면적이 증가되므로, 전도성 연결 단자(16a, 16b)저항 및 내구성을 향상시킬 수 있다.
스프링 형상의 전도성 연결 단자(16c, 16d)를 사용하는 경우, 스프링 형상이 가지는 탄성에 의하여, 전도성 연결 단자(16c, 16d)과 연결되는 부분 사이의 접합력을 증가시켜 신뢰성을 향상시킬 수 있다.
전도성 연결 단자(16b, 16d)의 양단에 각각 솔더볼(16b2, 16d2)이 형성된 경우, 전도성 연결 단자(16b, 16d)와 연결되는 부분에 솔더물질이 없는 경우에도 접합력을 증가시켜 신뢰성을 향상시킬 수 있다.
전도성 연결 단자(16a, 16c)와 연결되는 부분에 솔도물질이 미리 형성된 경우, 전도성 연결 단자(16a, 16c) 양단에 솔더볼을 형성하지 않아서 제조 비용을 절감할 수 있다.
도 3 내지 도 8은 본 발명의 실시 예에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 3은 본 발명의 실시 예에 따른 제1 인쇄회로기판 상에 제1 반도체 칩을 장착하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 제1 인쇄회로기판(210) 상에 제1 반도체 칩(110)을 장착한다. 제1 인쇄회로기판(210)은 제1 베이스 기판(218)의 상면에 복수의 제1 연결 패드(212) 및 제2 연결 패드(214)가 형성되고, 하면에 복수의 제3 연결 패드(216)가 형성될 수 있다. 구체적으로 도시하지는 않았으나, 제1 인쇄회로기판(210)은 제1 베이스 기판(218)의 상면 및 하면에 각각 도전 배선(미도시)이 형성되고, 솔더 레지스트층(미도시)에 의하여 노출되는 도전 배선의 부분이 제1 내지 제3 연결 패드(212, 214, 216)일 수 있다.
제1 베이스 기판(218)은 절연물질로 이루어져 있으며, BT(Bismaleimide Triazine) 수지 또는 FR4(Frame Retardant 4)와 같은 경성(rigid) 물질이거나, 폴리이미드(PI, Poly Imide) 또는 폴리에스테르(PET, Poly EsTer)와 같은 연성(flexible) 물질일 수 있다. 제1 내지 제3 연결 패드(212, 214, 216)은 구리(Cu)와 같은 금속 물질로 이루어지거나, 구리와 같은 금속 물질로 이루어진 패턴 상에 니켈(Ni) 또는 금(Au)과 같은 다른 물질을 일부 도금하여 형성할 수 있다.
제1 인쇄회로기판(210)은 단일층으로 이루어진 제1 베이스 기판(218)으로 이루어지거나 얇은 기판이 여러장 적층된 제1 베이스 기판(218)으로 이루어질 수 있다. 제1 및 제2 연결 패드(212, 214)는 제1 베이스 기판(218) 내를 통하여 제3 연결 패드(216)와 전기적으로 연결될 수 있다.
제1 반도체 칩(110)은 활성면(112) 및 비활성면(114)을 가지며, 활성면(112)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 제1 반도체 칩(110)은 예를 들면, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다. 제1 반도체 칩(110)은 반도체 웨이퍼(미도시) 상에 집적 회로를 형성한 후, 상기 반도체 웨이퍼를 백그라인딩(backgrinding 또는 back lap)한 후 분리하여 형성할 수 있다.
제1 반도체 칩(110)은 활성면(112)이 제1 인쇄회로기판(210)을 향하도록 제1 인쇄회로기판(210) 상에 플립 칩(Flip Chip) 방식으로 장착될 수 있다. 제1 반도체 칩(110)은 복수의 제1 연결 패드(212)와 복수의 제1 연결 부재(116)가 접촉하여 제1 인쇄회로기판(210)과 전기적으로 연결될 수 있다. 제1 연결 부재(116)는 예를 들면, 솔더볼, 범프 등일 수 있다. 복수의 제1 연결 부재(116)와 복수의 제1 연결 패드(212)는 각 제1 연결 부재(116)와 각 제1 연결 패드(212)가 서로 대응되도록 배치될 수 있다.
복수의 제2 연결 패드(212)는 제1 반도체 칩(110)이 제1 인쇄회로기판(210) 상에 장착되어도 상측이 노출될 수 있다.
제1 반도체 칩(110)이 제1 인쇄회로기판(210) 상에 장착된 후, 제1 반도체 칩(110)과 제1 인쇄회로기판(210) 사이에는 언더필(under-fill) 물질(미도시)이 별도로 형성될 수 있다.
도 3에서는 제1 반도체 칩(110)이 플립 칩 방식으로 장착된 것으로 도시하였으나, 제1 반도체 칩(110)은 본딩 와이어(미도시)를 통하여 제1 연결 패드(212)와 전기적으로 연결되도록 제1 인쇄회로기판(210) 상에 장착될 수 있으며, 이 경우 제1 반도체 칩(110)은 비활성면(114)이 제1 인쇄회로기판(210)을 향하고, 접착 부재(미도시)를 통하여 제1 인쇄회로기판(210)에 장착될 수 있다.
또한 도 3에는 1개의 제1 반도체 칩(110)이 장착된 것으로 도시되었으나, 복수의 제1 반도체 칩(110)이 장착되는 것 또한 가능하며, 이 경우 제1 반도체 칩(110)은 플립 칩 방식, 본딩 와이어 또는 TSV(Through Silicon Via) 등에 의하여 제1 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
도 4는 본 발명의 실시 예에 따른 제1 인쇄회로기판 상에 단자 모듈을 장착하는 단계를 나타내는 단면도이다.
도 4를 참조하면, 제1 인쇄회로기판(210) 상에 단자 모듈(10)을 장착한다. 단자 모듈(10)은 개구부(12) 내에 제1 반도체 칩(110)이 들어가도록 제1 인쇄회로기판(210) 상에 장착될 수 있다. 단자 모듈(10)은 제1 반도체 칩(110)과 직접 접촉하지 않도록 제1 인쇄회로기판(210) 상에 장착될 수 있다. 또는 단자 모듈(10)은 개구부(12)를 이루는 단자 모듈(10)의 내측 테두리의 일부가 제1 반도체 칩(110)과 접촉하도록 제1 인쇄회로기판(210) 상에 장착될 수 있다. 따라서 개구부(12)의 면적은 제1 반도체 칩(110)의 활성면(112) 또는 비활성면(114)의 면적과 같거나 클 수 있다.
도 4 내지 도 10에는 도 2b에 도시한 전도성 연결 단자(16b)가 단자 모듈(10)의 홀(14)에 설치된 것으로 도시되었으나, 도 2a, 도2c 또는 도2d에 도시된 전도성 연결 단자(16a, 16c, 16d)로 대체하는 것 또한 가능하다.
절연성 지지 프레임(18)의 하면(18b)으로부터 돌출된 복수의 전도성 연결 단자(16b)의 부분은 각각 복수의 제2 연결 패드(214)와 접촉하여 전기적으로 연결될 수 있다. 절연성 지지 프레임(18)의 상면(18a)으로부터 돌출된 복수의 전도성 연결 단자(16b)의 부분은 제1 반도체 칩(110)의 비활성면(114)보다 높게 돌출되는 것으로 도시되었으나, 제1 반도체 칩(110)의 비활성면(114)과 동일한 평면상까지만 돌출되거나, 제1 반도체 칩(110)의 비활성면(114)보다 낮게 돌출될 수도 있다.
도 3 및 도 4는 제1 인쇄회로기판(210) 상에 제1 반도체 칩(110)을 먼저 장착한 후에 단자 모듈(10)을 장착하는 것으로 도시하였으나, 제1 인쇄회로기판(210) 상에 단자 모듈(10)을 먼저 장착한 후에 제1 반도체 칩(110)을 장착하는 것 또한 가능하다. 이 경우, 제1 반도체 칩(110)이 단자 모듈(10)의 개구부(12)를 통하여 제1 인쇄회로기판(210) 상에 장착할 수 있다.
도 5는 본 발명의 실시 예에 따른 제1 봉지물질층을 형성하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 단자 모듈(10) 및 제1 반도체 칩(110)을 감싸도록 제1 인쇄회로기판(210)의 상면 상에 제1 봉지물질층(20a)을 형성한다. 제1 봉지물질층(20a)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 제1 봉지물질층(20a)은 제1 반도체 칩(110), 절연성 지지 프레임(18) 및 전도성 연결 단자(14)를 모두 덮도록 형성될 수 있다.
도 6은 본 발명의 실시 예에 따른 제1 봉지부재를 형성하는 단계를 나타내는 단면도이다.
도 5 및 6을 함께 참조하면, 제1 봉지물질층(20a)에 복수의 홈(25)을 형성하여 제1 봉지부재(20)를 형성한다. 복수의 홈(25)은 레이저 드릴링(Laser Drilling) 공정에 의하여 제1 봉지물질층(20a)의 일부분을 제거하여 형성할 수 있다. 복수의 홈(25)은 절연성 지지 프레임(18)의 상면(18a)으로부터 돌출된 복수의 전도성 연결 단자(16b)의 일부분이 노출되도록 할 수 있다. 복수의 전도성 연결 단자(16b)의 상측 일단에 솔더볼(16b2)이 형성된 경우, 복수의 홈(25)은 복수의 전도성 연결 단자(16b)의 상측 일단에 형성된 솔더볼(16b2)을 노출시키도록 할 수 있다.
복수의 홈(25)을 형성하기 위한 레이저 드릴링 공정은 예를 들면, UV(UltraViolet), IR(Infrared Ray), CO2, 가시광선(Visible) 레이저를 사용하여 형성할 수 있다.
도 7은 본 발명의 실시 예에 따른 제1 봉지부재 상에 상부 반도체 패키지를 장착하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 제1 봉지부재(20) 상에 적어도 하나의 제2 반도체 칩(120)을 포함하는 상부 반도체 패키지(400)를 장착한다. 상부 반도체 패키지(400)는 제1 봉지부재(20) 상에 노출된 복수의 전도성 연결 단자(16b)의 부분과 전기적으로 연결될 수 있다.
상부 반도체 패키지(400)는 하나 또는 복수의 제2 반도체 칩(120)을 포함할 수 있다. 예를 들면, 상부 반도체 패키지(400)는 하부 제2 반도체 칩(120a) 및 상부 제2 반도체 칩(120b)의 2개의 제2 반도체 칩(120)을 포함할 수 있으나, 이는 예시적이며, 이에 제한되지 않는다.
상부 반도체 패키지(400)는 제2 인쇄회로기판(220)을 포함한다. 제2 인쇄회로기판(220)은 제2 베이스 기판(228)의 상면에 복수의 제4 연결 패드(222) 및 제5 연결 패드(224)가 형성되고, 하면에 복수의 제6 연결 패드(226)가 형성될 수 있다. 구체적으로 도시하지는 않았으나, 제2 인쇄회로기판(220)은 제2 베이스 기판(228)의 상면 및 하면에 각각 도전 배선(미도시)이 형성되고, 솔더 레지스트층(미도시)에 의하여 노출되는 도전 배선의 부분이 제4 내지 제6 연결 패드(222, 224, 226)일 수 있다.
제2 베이스 기판(228)은 절연물질로 이루어져 있으며, BT(Bismaleimide Triazine) 수지 또는 FR4(Frame Retardant 4)와 같은 경성(rigid) 물질이거나, 폴리이미드(PI, Poly Imide) 또는 폴리에스테르(PET, Poly EsTer)와 같은 연성(flexible) 물질일 수 있다. 제4 내지 제6 연결 패드(222, 224, 226)은 구리(Cu)와 같은 금속 물질로 이루어지거나, 구리와 같은 금속 물질로 이루어진 패턴 상에 니켈(Ni) 또는 금(Au)과 같은 다른 물질을 일부 도금하여 형성할 수 있다.
제2 인쇄회로기판(220)은 단일층으로 이루어진 제2 베이스 기판(228)으로 이루어지거나 얇은 기판이 여러장 적층된 제2 베이스 기판(228)으로 이루어질 수 있다. 제4 및 제5 연결 패드(222, 224)는 제2 베이스 기판(228) 내를 통하여 제6 연결 패드(216)와 전기적으로 연결될 수 있다.
제2 반도체 칩(120a, 120b)은 활성면(122a, 122b) 및 비활성면(124a, 124b)을 가지며, 활성면(122a, 122b)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 제2 반도체 칩(120a, 120b)은 예를 들면, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다. 제2 반도체 칩(120)은 반도체 웨이퍼(미도시) 상에 집적 회로를 형성한 후, 상기 반도체 웨이퍼를 백그라인딩(backgrinding 또는 back lap)한 후 분리하여 형성할 수 있다.
제2 반도체 칩(120a, 120b)은 비활성면(124a, 124b)이 제2 인쇄회로기판(220)을 향하도록 제2 인쇄회로기판(220) 상에 장착될 수 있으며, 제1 및 제2 접착 부재(312, 314)에 의하여 부착될 수 있다. 또한 제2 반도체 칩(120a, 120b)은 제2 연결 부재(322, 324)에 의하여 제2 인쇄회로기판(220)의 제4 및 제5 연결 패드(222, 224)를 통하여 전기적으로 연결될 수 있다. 제2 연결 부재(322, 324)는 예를 들면 본딩 와이어일 수 있다. 예를 들면, 하부 제2 반도체 칩(120a)과 상부 제2 반도체 칩(120b)은 각각 제1 본딩 와이어(322) 및 제2 본딩 와이어(324)에 의하여 제2 인쇄회로기판(220)의 제4 및 제5 연결 패드(222, 224)와 전기적으로 연결될 수 있다.
도 7에서는 제2 반도체 칩(120a, 120b)이 본딩 와이어(322, 324)에 의하여 제2 인쇄회로기판(220)과 전기적으로 연결된 것으로 도시하였으나, 제2 반도체 칩(120a, 120b)은 플립 칩 방식 또는 TSV에 의하여 제2 인쇄회로기판(220)과 전기적으로 연결될 수 있으며, 또는 본딩 와이어, 플립칩 방식 또는 TSV를 함께 사용하여 제2 인쇄회로기판(220)과 전기적으로 연결될 수 있다.
즉, 도 3에서는 하나의 제1 반도체 칩(110)이 플립 칩 방식에 의하여 제1 인쇄회로기판(210)과 전기적으로 연결되도록 장착되고, 도 7에서는 2개의 제2 반도체 칩(120a, 120b)이 본딩 와이어(322, 324)에 의하여 제2 인쇄회로기판(220)과 전기적으로 연결되도록 적층되어 장착된 것으로 도시되었으나, 이는 예시적이며 제1 반도체 칩(110) 또는 제2 반도체 칩(120) 각각이 제1 인쇄회로기판(210) 또는 제2 인쇄회로기판(220) 상에 장착되는 개수, 장착되는 방식, 전기적 연결 방식은 이에 제한되지 않는다.
상부 반도체 패키지(400)의 제2 인쇄회로기판(220)의 하면에 형성된 제6 연결 패드(226) 상에는 연결 범프(230)가 부착될 수 있다. 연결 범프(230)는 제1 봉지부재(20) 상에 노출된 복수의 전도성 연결 단자(16b)의 부분과 접촉하여 전기적으로 연결될 수 있다.
상부 반도체 패키지(400)는 제2 인쇄회로기판(220) 상에 형성되는 제2 반도체 칩(120)을 감싸는 제2 봉지부재(22)를 더 포함할 수 있다. 제2 봉지부재(22)는 제2 반도체 칩(120a, 120b) 및 본딩 와이어(322, 324)를 모두 감싸도록 형성될 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 8을 참조하면, 제1 인쇄회로기판(210)의 하면에 형성된 제3 연결 패드(216) 상에 외부 장치와 연결하기 위한 연결 솔더볼(250)을 부착하여 반도체 패키지(1)를 형성한다. 연결 솔더볼(250)은 상부 반도체 패키지(400)을 부착한 후에 부착하는 것으로 도시되었으나, 제1 반도체 칩(110)을 부착하기 전에 미리 제1 인쇄회로기판(210)의 하면에 형성된 제3 연결 패드(216) 상에 부착할 수도 있다.
도 9는 본 발명의 다른 실시 예에 따른 제1 봉지부재를 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 9는 도 1 내지 도 4 이후의 단계를 나타내는 단면도이다.
도 9를 참조하면, 절연성 지지 프레임(18) 및 제1 반도체 칩(110)을 감싸도록 제1 인쇄회로기판(210)의 상면 상에 제1 봉지부재(22)를 형성한다. 제1 봉지부재(22)는 예를 들면, EMC로 이루어질 수 있다. 제1 봉지부재(22)는 절연성 지지 프레임(18)의 상면(18a)으로부터 돌출된 복수의 전도성 연결 단자(16b)의 일부분을 노출시키도록 형성할 수 있다. 즉, 제1 봉지부재(22)는 절연성 지지 프레임(18)의 상면(18a)으로부터 돌출된 복수의 전도성 연결 단자(16b)의 일단을 노출시키도록 형성할 수 있다. 복수의 전도성 연결 단자(16b)의 상측 일단에 솔더볼(16b2)이 형성된 경우, 복수의 홈(25)은 복수의 전도성 연결 단자(16b)의 상측 일단에 형성된 솔더볼(16b2)을 노출시키도록 할 수 있다.
도 5, 도 6 및 도 9를 함께 비교하면, 도 5 및 도 6에서는 복수의 전도성 연결 단자(16b)를 모두 덮는 제1 봉지물질층(20a)을 형성한 후 복수의 홈(25)을 형성하여 절연성 지지 프레임(18)의 상면(18a)으로부터 돌출된 복수의 전도성 연결 단자(16b)의 일단을 노출시키도록 하나, 도 9에서는 처음부터 절연성 지지 프레임(18)의 상면(18a)으로부터 돌출된 복수의 전도성 연결 단자(16b)의 일단을 노출시키는 제1 봉지부재(22)를 형성하여 레이저 드릴링 공정을 생략할 수 있다. 도 5 및 도 6에 보인 제조 방법으로 제1 봉지부재(20)를 형성하면, 절연성 지지 프레임(18)의 상면(18a)으로부터 돌출된 복수의 전도성 연결 단자(16b)의 일단을 확실하게 노출시킬 수 있어, 신뢰성을 향상시킬 수 있다. 도 9에 보인 제조 방법으로 제1 봉지부재(22)를 형성하면, 레이저 드릴링 공정을 생략할 수 있어 제조 시간과 제조 비용을 감소할 수 있어 생산성을 향상시킬 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 10을 참조하면, 도 7 및 도 8에서 보인 것과 유사하게 상부 반도체 패키지(400) 및 연결 솔더볼(250)을 부착하여 반도체 패키지(2)를 형성할 수 있다.
1, 2 : 반도체 패키지, 10 : 단자 모듈, 12 : 개구부, 14 : 홀, 16, 16a, 16b, 16c, 16d : 전도성 연결 단자, 18 : 절연성 지지 프레임, 20, 21 : 제1 봉지부재, 20a : 제1 봉지물질층, 22 : 제2 봉지부재, 25 : 홈, 110 : 제1 반도체 칩, 116 : 제1 연결 부재, 120 : 제2 반도체 칩, 120a : 하부 제2 반도체 칩, 120b : 상부 제2 반도체 칩, 210 : 제1 인쇄회로기판, 212 : 제1 연결 패드, 214 : 제2 연결 패드, 216 : 제3 연결 패드, 218 : 제1 베이스 기판, 220 : 제2 인쇄회로기판, 222 : 제4 연결 패드, 224 : 제5 연결 패드, 226 : 제6 연결 패드, 228 : 제2 베이스 기판, 230 : 연결 범프, 250 : 연결 솔더볼, 312 : 제1 접착 부재, 314 : 제2 접착 부재, 322 : 제1 본딩 와이어, 324 : 제2 본딩 와이어, 400 : 상부 반도체 패키지,

Claims (10)

  1. 상면에 복수의 제1 연결 패드 및 복수의 제2 연결 패드를 가지는 제1 인쇄회로기판;
    복수의 홀과 중심부에 형성된 개구부를 가지는 절연성 지지 프레임 및 상기 절연성 지지 프레임의 상면 및 하면으로부터 각각 돌출되도록 상기 복수의 홀을 통하여 설치되는 복수의 전도성 연결 단자를 포함하되, 상기 절연성 지지 프레임의 하면으로부터 돌출된 복수의 상기 전도성 연결 단자의 부분이 복수의 상기 제2 연결 패드와 각각 전기적으로 연결되도록 상기 제1 인쇄회로기판 상에 장착되는 단자 모듈;
    상기 단자 모듈의 개구부를 통하여 상기 제1 인쇄회로기판 상에 장착되며, 복수의 상기 제1 연결 패드를 통하여 상기 제1 인쇄회로기판과 전기적으로 연결되는 제1 반도체 칩; 및
    적어도 하나의 제2 반도체 칩을 포함하며, 상기 절연성 지지 프레임의 상면으로부터 돌출된 복수의 상기 전도성 연결 단자의 부분과 전기적으로 연결되는 상부 반도체 패키지;를 포함하되,
    상기 제1 반도체 칩은, 복수의 상기 제1 연결 패드와 복수의 제1 연결 부재가 접촉하여 상기 제1 인쇄회로기판과 전기적으로 연결되도록 상기 제1 인쇄회로기판 상에 플립 칩(Flip Chip) 방식으로 장착되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 전도성 연결 단자는 핀 형상 또는 스프링 형상인 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 전도성 연결 단자는 양단에 각각 솔더볼이 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 인쇄회로기판의 상면 상에 형성되며, 상기 제1 반도체 칩 및 상기 절연성 지지 프레임을 감싸는 제1 봉지부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 제1 항에 있어서,
    상기 상부 반도체 패키지는,
    제2 인쇄회로기판;
    상기 제2 인쇄회로기판 상에 장착되며 상기 제2 인쇄회로기판과 전기적으로 연결되는 적어도 하나의 상기 제2 반도체 칩; 및
    상기 제2 인쇄회로기판 상에 형성되며, 상기 제2 반도체 칩을 감싸는 제2 봉지부재;를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 상부 반도체 패키지는,
    적어도 하나의 상기 제2 반도체 칩과 상기 제2 인쇄회로기판을 전기적으로 연결시키는 제2 연결 부재를 더 포함하며,
    제2 연결 부재는 본딩 와이어인 것을 특징으로 하는 반도체 패키지.
  8. 상면에 복수의 제1 연결 패드 및 복수의 제2 연결 패드를 가지는 제1 인쇄회로기판; 제1 반도체 칩; 그리고 복수의 홀과 중심부 형성된 개구부를 가지는 절연성 지지 프레임 및 상기 절연성 지지 프레임의 상면 및 하면으로부터 각각 돌출되도록 상기 복수의 홀을 통하여 설치되는 복수의 전도성 연결 단자;를 포함하는 단자 모듈을 준비하는 단계;
    상기 제1 인쇄회로기판 상에 복수의 상기 제1 연결 패드를 통하여 상기 제1 인쇄회로기판과 전기적으로 연결되도록 상기 제1 반도체 칩을 장착하는 단계;
    상기 제1 인쇄회로기판 상에 상기 절연성 지지 프레임의 하면으로부터 돌출된 복수의 상기 전도성 연결 단자가 복수의 상기 제2 연결 패드와 각각 전기적으로 연결되도록 상기 단자 모듈을 장착하는 단계;
    상기 제1 인쇄회로기판 상에 상기 절연성 지지 프레임의 상면으로부터 돌출된 복수의 상기 전도성 연결 단자의 부분이 노출되도록 제1 봉지부재를 형성하는 단계; 및
    상기 제1 봉지부재 상에 노출된 상기 전도성 연결 단자의 부분과 전기적으로 연결되며, 적어도 하나의 제2 반도체 칩을 포함하는 상부 반도체 패키지를 장착하는 단계;를 포함하되,
    상기 제1 봉지부재를 형성하는 단계는,
    상기 제1 인쇄회로기판 상에 상기 단자 모듈을 덮는 제1 봉지물질층을 형성하는 단계; 및
    상기 절연성 지지 프레임의 상면으로부터 돌출된 복수의 상기 전도성 연결 단자의 부분이 노출되도록, 상기 제1 봉지물질층의 일부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 삭제
  10. 제8 항에 있어서,
    상기 전도성 연결 단자는 핀 형상 또는 스프링 형상이며, 양단에 각각 솔더볼이 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
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