KR20100069589A - 반도체 디바이스 - Google Patents

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KR20100069589A
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KR
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wiring board
semiconductor chip
pads
semiconductor device
semiconductor
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KR1020090123273A
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Inventor
미츠히사 와타나베
게이요 구사나기
Original Assignee
엘피다 메모리 가부시키가이샤
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Abstract

반도체 디바이스는: 반도체 칩; 반도체 칩 상의 복수의 전극 패드들; 반도체 칩에 고정된 배선 보드; 배선 보드 상의 복수의 접속 패드들; 배선 보드의 2개의 측면들을 따라 정렬된 복수의 접합 패드들; 및 배선 보드 상의 복수의 리드들을 포함한다. 복수의 전극 패드들은 반도체 칩의 중앙 영역 내에 있다. 복수의 제 2 접속 패드들은 복수의 전극 패드들을 대면한다. 복수의 리드들은 복수의 접속 패드들을 복수의 접합 패드들에 접속시킨다.
접합 패드, 접속 패드, 반도체 칩

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
본원에 내용이 참조로 통합되고 2008년 12월 16일 출원된 일본 특허 출원 제 2008-319618 호에 대한 우선권을 주장한다.
최근에, 더 소형화되고 더 큰 용량의 반도체 디바이스들이 셀룰러 전화기들과 같은 전자 디바이스들의 소형화와 함께 제안되어 왔다. 결국, 다수의 반도체 칩들이 하나의 반도체 디바이스 상에 탑재되어야만 한다.
반도체 디바이스 상에 다수의 반도체 칩들을 탑재하는 기술로서, 예컨대 일본 특허 공개 공보 제 2006-253175 호 (이하, "특허 문헌 1") 는, 배선 보드 상의 제 1 반도체 칩, 및 스페이서를 통한 제 1 반도체 칩 상의 제 2 반도체 칩을 포함하는 반도체 디바이스를 개시한다.
반도체 디바이스 상에 반도체 칩 및 다른 반도체 디바이스를 적층하는 기술로서, 예컨대 일본 특허 공개 공보 제 2007-516616 호 (이하, "특허 문헌 2") 는, 배선 보드 상에 반도체 칩을 포함하는 반도체 디바이스, 및 스페이서를 통해 반도체 칩 상에 반전되고 적층되는 LGA (Land Grid Array) 반도체 디바이스를 개시한 다.
전극 패드들이 중앙 영역에 제공되는 각각의 반도체 칩들을 배선 보드 상에 적층하는 기술로서, 예컨대 일본 특허 공개 공보 제 2005-33201 호 (이하, "특허 문헌 3") 는, 제 1 내지 제 3 반도체 칩들을 포함하는 반도체 디바이스를 개시한다. 제 1 반도체 칩은 배선 보드 상에 있다. 제 2 반도체 칩은 제 1 반도체 칩 상에 있다. 제 3 반도체 칩은 제 2 반도체 칩 상에 있다.
구체적으로, 제 1 반도체 칩은 중앙 패드 구조를 갖는다. 제 1 반도체 칩 상에 제 2 배선 보드가 적층된다. 제 2 배선 보드는 그 중앙 내에 윈도우를 가지며, 그 윈도우를 따라 내부 랜드들이 제공된다. 내부 랜드들은, 윈도우를 통과하는 와이어들을 사용하여 제 1 반도체 칩 상의 전극 패드들에 접속된다.
내부 랜드들은, 회로 패턴들로서 제 2 배선 보드 상의 외부 랜드들에 접속된다. 그 외부 랜드들은 와이어들을 사용하여 제 1 배선 보드에 접속된다. 절연 접착제를 통해 제 2 배선 보드 상에 제 2 반도체 칩이 적층된다. 제 2 반도체 칩 상에 제 3 배선 보드가 적층된다. 제 3 배선 보드는 윈도우를 가지며, 그 윈도우를 따라 내부 랜드들이 제공된다.
제 2 반도체 칩 상의 전극 패드들은 와이어들을 사용하여 제 3 배선 보드 상의 내부 랜드들에 접속된다. 제 3 배선 보드 상의 내부 랜드들은, 제 2 배선 보드와 유사한 방식으로, 회로 패턴들로서 제 3 배선 보드 상의 외부 랜드들에 접속된다. 제 3 배선 보드 상의 외부 랜드들은 와이어들을 사용하여 제 1 배선 보드에 접속된다.
그러나, 특허 문헌들 1 및 2에서 개시된 기술들과 관련하여, 중앙 영역 내에 다수의 전극 패드들을 각각 갖는 반도체 칩들을 적층하는 것은 어려운 일이었다.
예컨대, 일 표면의 중앙 영역 내에 전극 패드들을 갖는 반도체 칩이 배선 보드 상에 탑재되면서 그 반도체 칩의 다른 표면이 배선 보드를 대면하는 경우에, 전극 패드들과 배선 보드를 접속시키는 와이어들이 길어서, 와이어들의 변형 (deformation), 와이어 유동 (wire flowing), 와이어 단락 등을 야기한다.
또한, 와이어들은 배선 보드 및 반도체 칩의 중앙 영역 내의 전극 패드들을 접속시키고, 그에 의해 다른 반도체 칩 또는 반도체 디바이스가 적층될 공간이 없게 된다.
특허 문헌 3에서 개시된 기술에 관련하여, 제 1 반도체 칩 상의 제 2 배선 보드는 윈도우를 가지며, 그 윈도우를 통해 반도체 칩 상의 전극 패드들과 반도체 배선 보드 상의 내부 랜드들이 와이어들을 사용하여 접속된다. 따라서, 과도한 무게가 와이어 크래킹 (cracking), 와이어 단락 등을 야기하므로, 절연 접착제를 통해 제 1 반도체 칩 상에 제 2 반도체 칩이 적층되는 경우에, 전체 반도체 디바이스의 무게 및 높이를 제어하기 어려웠었다.
또한, 제 2 및 제 3 배선 보드들 각각이 윈도우를 가져서, 반도체 디바이스가 시일 수지에 의해 시일되는 경우에 공기 방울들이 남기 쉽게 하고, 따라서 리플로우 프로세스에서 패키지 크래킹을 야기한다. 또한, 윈도우들의 형성이 와이 어 드로잉 (drawing) 을 야기하므로, 설계 유연성이 감소된다.
또한, 제 2 및 제 3 배선 보드들 상에 내부 및 외부 랜드들만이 제공됨으로써, 스크리닝 테스트를 위한 접촉 핀을 반도체 칩과 접촉하게 하는 것을 어렵게 하고, 따라서 제조 수율을 감소시킨다.
일 실시형태에서, 반도체 디바이스는: 제 1 영역 및 제 2 영역을 갖는 제 1 배선 보드; 제 1 영역 내의 복수의 제 1 접속 패드들; 및 제 2 영역을 커버하는 제 1 반도체 디바이스를 포함한다. 제 1 반도체 디바이스는: 제 1 반도체 칩; 제 1 반도체 칩 상의 복수의 제 1 전극 패드들; 제 1 반도체 칩에 고정된 제 2 배선 보드; 제 2 배선 보드 상의 복수의 제 2 접속 패드들; 제 2 배선 보드의 2개의 측면들을 따라 정렬된 복수의 제 1 접합 패드들; 및 제 2 배선 보드 상의 복수의 제 1 리드들을 포함한다. 복수의 제 1 전극 패드들은 제 1 반도체 칩의 중앙 영역 내에 있다. 복수의 제 2 접속 패드들은 복수의 제 1 전극 패드들을 대면한다. 복수의 제 1 접합 패드들은 복수의 제 1 접속 패드들에 접속한다. 복수의 제 1 리드들은 복수의 제 2 접속 패드들을 복수의 제 1 접합 패드들에 접속시킨다.
다른 실시형태에서, 반도체 디바이스는: 반도체 칩; 반도체 칩 상의 복수의 전극 패드들; 반도체 칩에 고정된 배선 보드; 배선 보드 상의 복수의 접속 패드들; 배선 보드의 2개의 측면들을 따라 정렬된 복수의 접합 패드들; 및 배선 보드 상의 복수의 리드들을 포함한다. 복수의 전극 패드들은 반도체 칩의 중앙 영역 내에 있다. 복수의 접속 패드들은 복수의 전극 패드들을 대면한다. 복수의 리드 들은 복수의 접속 패드들을 복수의 접합 패드들에 접속시킨다.
따라서, 접속 패드들을 접합 패드들에 접속시키는 리드들 덕택에 반도체 칩에 고정된 배선 보드 상에 와이어들을 제공할 필요가 없으므로, 반도체 칩 위의 공간이 효율적으로 사용될 수 있다.
또한, 반도체 칩에 고정된 배선 보드 상에 랜드가 존재하지 않는다. 따라서, 리드들의 길이들이 최소화될 수 있고 리드들의 폭들 및 두께들이 제어될 수 있음으로써, 더 신속한 반도체 디바이스를 달성한다.
본 발명의 상기 특징들 및 이점들은 첨부 도면들과 관련하여 취해진 특정 바람직한 실시형태들의 다음 설명으로부터 더 명백하게 될 것이다.
본 발명은 예시적인 실시형태들을 참조하여 여기서 이제 설명될 것이다. 첨부 도면들은 반도체 디바이스 및 실시형태들에서의 반도체 디바이스를 제조하는 방법을 설명한다. 각각의 예시된 부분의 사이즈, 두께 등은 실제 반도체 디바이스의 각각의 부분의 사이즈, 두께 등과 상이할 수도 있다.
당업자는, 본 발명의 교시를 사용하여 다수의 대안 실시형태들이 달성될 수 있으며 본 발명이 설명의 목적들을 위해 여기서 예시된 실시형태들에 한정되지 않는 다는 것을 인식할 것이다.
제 1 실시형태:
도 1은 본 발명의 제 1 실시형태에 따른 반도체 디바이스 (1A) 를 예시하는 횡단면도이다. 도 2는 시일이 도시되지 않은 반도체 디바이스를 예시하는 사면도이다.
반도체 디바이스 (1A) 는: 제 1 배선 보드 (2); 제 1 배선 보드 (2) 의 표면 (2a) 상의 제 1 반도체 칩 (3); 제 1 반도체 칩 (3) 상의 제 2 배선 보드 (4); 제 2 배선 보드 (4) 상의 스페이서 (5); 스페이서 (5) 상의 제 2 반도체 칩 (6); 제 2 반도체 칩 (6) 상의 제 3 배선 보드 (7); 적어도 제 1 반도체 칩 (3), 제 2 배선 보드 (4), 제 2 반도체 칩 (6), 및 제 3 배선 보드 (7) 를 커버하는 시일 (8); 제 1 배선 보드 (2) 의 표면 (2b) 상의 랜드들 (9); 및 랜드들 (9) 상의 외부 단자들인 금속 볼들 (10) 을 포함한다.
제 1 배선 보드 (2) 는, 제 1 배선 보드 (2) 의 표면들 (2a 및 2b) 에 수직한 방향에서 볼 때에 실질적으로 직사각형이고, 소정의 두께를 갖는다. 제 1 배선 보드 (2) 는, 예컨대 Cu 등으로 이루어진 소정의 배선 패턴 (미도시) 이 형성된, 글라스 에폭시 보드와 같은, 절연 보드로 이루어진 글라스 에폭시 배선 보드이다.
절연 보호 필름인 솔더 (solder) 레지스트 필름 (21) 은, 배선 패턴이 솔더 레지스트 필름 (21) 에 의해 부분적으로 커버되지 않으면서, 제 1 배선 보드 (2) 의 표면들 (2a 및 2b) 을 커버한다.
배선 패턴이 솔더 레지스트 필름 (21) 에 의해 커버되지 않으면서, 제 1 배선 보드 (2) 의 표면 (2a) 상의 배선 패턴 상에 제 1 접속 패드들 (22) 이 제공된 다. 제 1 접속 패드들 (22) 은 제 1 배선 보드 (2) 의 2개의 대향하는 측면들을 따라 소정의 피치로 정렬된다. 제 1 접속 패드들 (22) 은 접속 패드들 (22a 및 22b) 을 포함한다. 접속 패드 (22b) 는, 이후 설명될 반도체 칩의 칩 선택 단자와 같은 독립적인 핀에 대응한다. 접속 패드 (22a) 는 공유된 핀에 대응한다.
배선 패턴이 솔더 레지스트 필름 (21) 에 의해 커버되지 않으면서, 제 1 배선 보드 (2) 의 표면 (2b) 상의 배선 패턴 상에 랜드들 (9) 이 제공된다. 랜드들 (9) 은 소정의 피치로 그리드로 배열된다. 표면 (2a) 상의 제 1 접속 패드들 (22) 과 표면 (2b) 상의 랜드들 (9) 은 내부 와이어들 (23) 을 사용하여 전기적으로 접속된다.
제 1 반도체 칩 (3) 은, 제 1 반도체 칩 (3) 의 표면 (3a) 에 수직한 방향에서 볼 때에 실질적으로 직사각형이다. 제 1 반도체 칩 (3) 은, 절연 접착제 또는 DAF (Die Attached Film) 와 같은 고정 부재 (24) 를 통해 제 1 배선 보드 (2) 의 표면 (2a) 의 중앙에 고정된다.
DRAM (Dynamic Random Access Memory) 과 같은 소정의 회로가 제 1 반도체 칩 (3) 의 표면 (3a) 상에 형성된다. 제 1 전극 패드들 (25) 은 제 1 반도체 칩 (3) 의 표면 (3a) 의 중앙 영역 내에 일렬로 정렬된다.
제 1 전극 패드들 (25) 은, 칩 선택 단자들과 같은 독립적인 핀들에 대응하는 것들, 및 다른 핀들에 대응하는 것들을 포함한다. 패시베이션 필름과 같은 보호 필름은, 제 1 전극 패드들 (25) 이 패시베이션 필름에 의해 커버되지 않으면 서, 제 1 반도체 칩 (3) 의 표면 (3a) 을 커버한다. 제 1 반도체 칩 (3) 의 중앙 영역 상의 대응하는 제 1 전극 패드들 (25) 상에 예컨대 Au로 이루어진 와이어 범프들 (26) 이 제공된다.
제 2 배선 보드 (4) 는 언더필 (underfill) 재료 (41) 를 통해 제 1 반도체 칩 (3) 의 표면 (3a) 에 고정된다. 제 2 배선 보드 (4) 는, 제 2 배선 보드 (4) 의 표면들 (4a 및 4b) 에 수직한 방향에서 볼 때에 실질적으로 직사각형이고, 소정의 두께를 갖는다. 제 2 배선 보드 (4) 는, 예컨대 Cu 등으로 이루어진 소정의 배선 패턴 (미도시) 이 위에 형성된, 절연 폴리아미드 수지로 이루어진 유연한 배선 보드이다.
제 2 배선 보드 (4) 의 표면 (4a) 은 반도체 칩 (3) 의 표면 (3a) 의 면적보다 더 작은 면적을 갖는다. 제 2 배선 보드 (4) 는, 제 2 배선 보드 (4) 의 표면 (4a) 에 수직한 방향에서 볼 때에 제 1 반도체 칩 (3) 내측에 위치된다.
제 1 반도체 칩 (3) 상의 제 1 전극 패드들 (25) 의 위치들에 대응하는 위치들에서 제 2 배선 보드 (4) 의 표면 (4b) 상에 제 2 접속 패드들 (27) 이 제공된다. 즉, 제 2 접속 패드들 (27) 은 제 2 배선 보드 (4) 의 표면 (4b) 의 중앙 영역 상에 일렬로 정렬된다.
제 2 배선 보드 (4) 상에 제 1 리드 (28) 가 제공되고, 중앙 영역으로부터 표면 (4a) 의 측면 영역으로 연장한다. 제 1 리드 (28) 의 일방의 종단부는 표면 (4b) 상의 제 1 접속 패드 (27) 에 전기적으로 접속한다. 제 1 리드 (28) 의 타방의 종단부는 표면 (4a) 의 측면 영역 내에 제공된 제 1 접합 패드 (29) 에 접속한다.
제 1 접합 패드들 (29) 은 제 2 배선 보드 (4) 의 2개의 대향하는 측면들을 따라 제공된다. 제 1 리드들 (28) 에 테스팅 랜드들 (30) 이 접속된다. 솔러 레지스트 필름들과 같은 절연 보호 필름들 (미도시) 은, 제 2 접속 패드들 (27), 테스팅 랜드들 (30), 및 제 1 접합 패드들 (29) 이 커버되지 않으면서, 제 2 배선 보드 (4) 의 표면들 (4a 및 4b) 양자 모두를 커버한다. 제 1 반도체 칩 (3) 상의 제 1 전극 패드들 (25) 은 와이어 범프들 (26) 을 통해 제 2 배선 보드 (4) 상의 제 2 접속 패드들 (27) 에 전기적으로 접속된다.
제 1 반도체 칩 (3) 의 표면 (3a) 은 언더필 재료 (41) 와 같은 절연 접착제를 통해 제 2 배선 보드 (4) 의 표면 (4b) 에 고정된다. 언더필 재료 (41) 는 와이어 범프들 (26) 을 통해 제 1 전극 패드들 (25) 과 제 2 접속 패드들 (27) 의 전기 접속을 보호한다.
제 2 배선 보드 (4) 의 2개의 대향하는 측면들을 따른 제 1 접합 패드들 (29) 은, 예컨대 Au로 이루어진 도전성 제 1 와이어들 (42) 을 사용하여 제 1 배선 보드 (2) 상의 대응하는 제 1 접속 패드들 (22) 에 전기적으로 접속된다.
스페이서 (5) 는 절연 접착제 (43) 를 통해 제 2 배선 보드 (4) 의 표면 (4a) 의 중앙 영역에 고정된다. 제 2 반도체 칩 (6) 은, 절연 접착제 또는 DAF (Die Attached Film) 와 같은 고정 부재 (24) 를 통해 스페이서 (5) 에 고정된다. 예컨대, 스페이서 (5) 로서 Si 보드가 사용되지만, 제 1 와이어들 (42) 에 대한 공간이 제공되는 한 다양한 재료들이 사용될 수도 있다.
솔더 레지스트 필름 (미도시) 은, 테스팅 랜드들 (30) 및 제 1 접합 패드들 (29) 이 커버되지 않으면서, 제 2 배선 보드 (4) 의 표면 (4a) 을 커버하고, 스페이서 (5) 는 절연 접착제 (43) 를 통해 제 2 배선 보드 (4) 에 고정되며, 그에 의해 제 1 리드들 (28) 이 단락되는 것을 방지한다.
제 2 반도체 칩 (6) 은 제 1 반도체 칩 (3) 의 구조와 동일한 구조를 갖는다. 제 2 반도체 칩 (6) 의 표면 (6a) 상에 DRAM과 같은 소정의 회로가 형성된다. 제 2 전극 패드들 (44) 은 표면 (6a) 의 중앙 영역 상에 일렬로 정렬된다.
제 1 반도체 칩 (3) 과 유사하게, 제 2 전극 (44) 은 전극 패드들 (44a 및 44b) (미도시) 을 포함한다. 전극 패드 (44b) 는 칩 선택 단자와 같은 독립적인 핀에 대응한다. 전극 패드 (44a) 는 공유된 핀에 대응한다.
패시베이션 필름과 같은 보호 필름 (미도시) 은, 제 2 전극 패드들 (44) 이 패시베이션 필름에 의해 커버되지 않으면서, 제 2 반도체 칩 (6) 의 표면 (6a) 을 커버한다.
제 1 반도체 칩 (3) 과 유사하게, 제 2 반도체 칩 (6) 의 표면 (6a) 에 제 3 배선 보드 (7) 가 고정된다. 제 3 배선 보드 (7) 는 제 2 배선 보드 (4) 의 구조와 동일한 구조를 갖는다. 제 3 배선 보드 (7) 의 표면 (7b) 상의 제 3 접속 패드들 (49) 은 와이어 범프들 (26) 을 통해 제 2 반도체 칩 (6) 상의 대응하는 제 2 전극 패드들 (44) 에 전기적으로 접속된다.
제 3 배선 보드 (7) 의 표면 (7a) 의 중앙 영역 (45) 상의 제 2 리드들 (46) 은 제 1 리드들 (28) 의 구조와 동일한 구조를 갖는다. 제 3 배선 보드 (7) 의 표면 (7a) 의 대향하는 측면들을 따른 제 2 접합 패드들 (47) 은, 제 3 배선 보드 (7) 의 표면 (7a) 에 수직한 방향에서 볼 때에, 제 2 배선 보드 (4) 의 대향하는 측면들을 따른 제 1 접합 패드들 (29) 의 동일한 위치들에 있다. 따라서, 제 1 및 제 2 반도체 칩들 (3 및 6) 은 동일한 배선 구조를 갖는다.
제 3 배선 보드 (7) 상의 제 2 접합 패드들 (47) 은, 예컨대 Au로 이루어진 제 2 도전성 와이어들 (48) 을 사용하여 제 1 배선 보드 (2) 상의 대응하는 제 1 접속 패드들 (22) 에 전기적으로 접속된다.
제 1 및 제 2 반도체 칩들 (3 및 6) 은 동일한 기능을 갖는 회로들이다. 공유될 수 있는, 제 1 및 제 2 전극 패드들 (25 및 44) 에 각각 대응하는 와이어들 (42 및 48) 은 동일한 제 1 접속 패드들 (22a) 에 접속된다. 공유될 수 없는 칩 선택 단자들과 같은, 제 1 및 제 2 전극 패드들 (25 및 44) 에 각각 대응하는 와이어들 (42 및 48) 은 상이한 제 1 접속 패드들 (22b) 에 접속된다.
시일 (8) 은 제 1 배선 보드 (2) 의 표면 (2a) 의 측면 상에 제공된다. 시일 (8) 은, 적어도 제 1 반도체 칩 (3), 제 2 배선 보드 (4), 제 2 반도체 칩 (6), 제 3 배선 보드 (7), 제 1 및 제 2 와이어들 (42 및 48) 을 커버한다. 시일 (8) 은 에폭시 수지와 같은 절연 열경화성 수지로 이루어진다.
제 1 배선 보드 (2) 의 표면 (2b) 상에 랜드들 (9) 이 제공된다. 대응하는 랜드들 (9) 상에 솔더 볼들과 같은 금속 볼들 (10) 이 탑재된다. 금속 볼들 (10) 은, 마더보드 상에 반도체 디바이스 (1A) 를 탑재하기 위한 접착제들로서 기능하는 외부 단자들일 것이다.
상술된 바와 같이, 제 1 및 제 2 전극 패드들 (25 및 27) 이 각각 제 1 반도체 칩 (3) 및 제 2 배선 보드 (4) 의 중앙 영역들 내에 대응하여 위치되면서, 제 1 반도체 칩 (3) 의 표면 (3a) 에 제 2 배선 보드 (4) 가 고정된다. 결국, 제 1 반도체 칩 (3) 의 표면 (3a) 위의 공간이 효율적으로 사용될 수 있다.
즉, 제 1 리드들 (28) 이 제 2 접속 패드들 (27) 로부터 제 2 배선 보드 (4) 의 측면 영역들로 연장한다. 이러한 이유로, 제 2 배선 보드 (4) 의 중앙 영역 내에 와이어들을 제공할 필요가 없다. 따라서, 반도체 칩 (3) 의 중앙 영역 위의 공간이 효율적으로 사용될 수 있다. 따라서, 제 2 반도체 칩 (6) 은 스페이서 (5) 를 통해 제 2 배선 보드 (4) 에 고정될 수 있다.
유사하게, 제 3 배선 보드 (7) 는 제 2 반도체 칩 (6) 에 고정된다. 따라서, 제 2 반도체 칩 (6) 위의 공간이 효율적으로 사용될 수 있다. 따라서, 다수의 반도체 칩들이 적층될 수 있고, 그에 의해 고성능 및 고용량의 반도체 디바이스를 가능하게 한다. 예컨대, 각각 중앙 영역 내에 전극 패드들을 갖는 3개이상의 반도체 칩들이 적층될 수 있다.
또한, 배선 보드들 (4 및 7) 상에 랜드들이 제공되지 않고, 그에 의해 리드들 (28 및 46) 의 길이들을 최소화한다. 또한, 리드들 (28 및 46) 의 폭들 및 두께들이 제어될 수 있고, 그에 의해 더 신속한 반도체 디바이스 (1A) 를 가능하게 한다.
또한, 배선 보드들 (4 및 7) 은 개구를 갖지 않고, 그에 의해 시일 (8) 이 공기 방울들을 포함하는 것을 방지한다. 또한, 시일에 대한 배선 보드들의 접 착이 시일에 대한 반도체 칩들의 접착보다 더 강하고, 그에 의해 반도체 디바이스 (1A) 의 신뢰성을 증가시킨다.
또한, 테스팅 랜드들 (30) 이 리드들 (28 및 46) 에 접속되고, 따라서 스크리닝 테스트들 이후의 무결함 (non-defective) 반도체 칩들이 탑재될 수 있으며, 그에 의해 반도체 디바이스 (1A) 의 제조 수율을 증가시킨다.
또한, 반도체 칩들 (3 및 6) 에 고정된 배선 보드들 (4 및 7) 의 대향하는 측면들을 따라 접합 패드들 (29 및 47) 이 각각 제공되고, 그에 의해 와이어들 (42 및 48) 의 길이들을 최소화하며, 따라서 와이어들 (42 및 48) 이 서로 접촉하는 것을 방지하고, 와이어들 (42 및 48) 이 반도체 칩들 (3 및 6) 의 측면 에지들에 접촉하는 것을 방지한다.
와이어들 (42 및 48) 의 길이들이 최소화되므로, 제 1 배선 보드 (2) 상의 제 1 접속 패드들 (22) 은 제 1 반도체 칩 (3) 에 더 근접하게 배치될 수 있다. 종래에는, 이들 와이어들은 길고 느슨하며, 와이어들이 반도체 칩에 접촉하는 것을 방지하기 위해 접속 패드들이 반도체 칩으로부터 멀리 떨어져 배치되어야만 하였었다.
제 1 실시형태에서, 와이어들 (42 및 48) 의 길이들은 최소화될 수 있고, 그에 의해 와이어들 (42 및 48) 이 느슨해지는 것을 방지하며 제 1 접속 패드들 (22) 이 제 1 반도체 칩 (3) 에 더 근접하게 배치되는 것을 가능하게 한다. 따라서, 제 1 배선 보드 (2) 는 소형화될 수 있으며, 그에 의해 반도체 디바이스 (1A) 의 소형화가 이루어진다.
또한, 제 1 반도체 칩 (3) 및 제 2 배선 보드 (4), 및 제 2 반도체 칩 (6) 및 제 3 배선 보드 (7) 는 플립-칩 (flip-chip) 접속에 의해 접속되고, 그에 의해 반도체 디바이스 (1A) 가 더 얇게 되며 반도체 디바이스 (1A) 의 전기 특성들을 향상시킨다.
또한, 공유될 수 있는, 제 1 반도체 칩 (3) 상의 제 1 전극 패드 (25) 및 제 2 반도체 칩 (6) 상의 제 2 전극 패드 (44) 는 리드들 (28 및 46) 및 및 와이어들 (42 및 48) 을 통해 동일한 제 1 접속 패드 (22a) 에 공통으로 접속되고, 그에 의해 반도체 디바이스 (1A) 의 소형화 및 배선 구조들의 단순화를 가능하게 한다.
도 11은 모듈 보드 상에 탑재된 반도체 디바이스 (1A) 를 예시하는 횡단면도이다. 다수의 반도체 디바이스들 (1A) 및 반도체 제어 디바이스 (85) 가 모듈 보드 (84) 상에 탑재되고, 따라서 메모리 모듈 (86) 을 형성한다. 반도체 디바이스 (1A) 의 소형화 및 더 높은 용량은 제 1 실시형태에서 달성될 수 있고, 따라서 메모리 모듈 (86) 의 소형화 및 더 높은 용량을 가능하게 한다.
이하, 반도체 디바이스 (1A) 를 제조하는 방법이 설명된다. 도 3a 내지 도 3d는, 제 2 배선 보드 (4) 가 위에 탑재된 제 1 반도체 칩 (3) 을 제조하는 방법을 예시하는 프로세스 플로우를 나타내는 횡단면도들이다. 도 4는, 제 2 배선 보드 (4) 가 위에 탑재된 반도체 칩 (3) 을 예시하는 사면도이다. 도 5는, 제 1 반도체 칩 (3) 에 대한 스크리닝 테스트를 예시하는 횡단면도이다. 도 6a 내지 도 6d, 및 도 7a 및 도 7b는, 반도체 디바이스 (1A) 를 제조하는 방법을 예시하는 프로세스 플로우를 나타내는 횡단면도들이다.
이하, 제 2 배선 보드 (4) 가 위에 탑재된 제 1 반도체 칩 (3) 을 제조하는 방법이 도 3a 내지 도 3d, 및 도 4를 참조하여 설명된다. 제 3 배선 보드 (7) 가 위에 탑재된 제 2 반도체 칩 (6) 을 제조하는 방법에 동일한 방법이 적용될 수 있고, 따라서 그 설명들은 여기서 생략된다.
단결정 풀링 방법 (single crystal pulling method) 에 의해 형성된 실리콘 잉곳 (ingot) 을 슬라이싱함으로써 획득되는 원형 기판의 표면 상에 소정의 회로 및 전극 패드들 (미도시) 을 확산 프로세스 등을 통해 형성함으로써, 반도체 디바이스 (1A) 를 제조하기 위해 사용되는 반도체 웨이퍼 (61) 가 형성된다.
반도체 웨이퍼 (61) 상의 제 1 반도체 칩들 (3) 사이의 경계들은 다이싱 (dicing) 라인들 (62) 이다. 제 1 전극 패드들 (25) 은 각각의 제 1 반도체 칩 (3) 의 중앙 영역 내에 제공된다.
그 후, 도 3a에 도시된 바와 같이, 제 1 반도체 칩 (3) 상의 제 1 전극 패드들 (25) 상에 도전성 와이어 범프들 (26) 이 형성된다. 구체적으로, 예컨대 Au로 이루어진 도전성 와이어의 일방의 종단부가 와이어 접합 장치 (미도시) 를 사용하여 볼 형상이 되도록 용융된다. 그 후, 볼-형상의 종단부는 초음파 열압착 (ultrasonic thermocompression) 에 의해 전극 패드에 접속된다. 그 후, 와이어의 타방의 종단부는 절단된다. 따라서, 와이어 범프 (26) 가 형성된다.
그 후, 도 3b에 도시된 바와 같이, 반도체 웨이퍼 (61) 상에 탑재된 마스크 (미도시) 를 사용하여, 절연 접착제인 언더필 재료 (41) 가 제 1 반도체 칩 (3) 의 중앙 영역 상의 도포에 의해 제공된다.
그 후, 도 3c에 도시된 바와 같이, 각각의 제 1 반도체 칩 (3) 상에 제 2 배선 보드 (4) 가 탑재된다. 제 2 배선 보드 (4) 는, 제 2 배선 보드 (4) 의 표면들 (4a 및 4b) 에 수직한 방향에서 볼 때에 실질적으로 직사각형이다. 예컨대, 제 2 보드 (4) 는, 예컨대 폴리아미드 수지로 이루어진 절연 보드의 표면 상에 Cu 등으로 이루어진 소정의 배선 패턴을 형성함으로써 형성된 유연한 배선 보드이다.
제 2 접속 패드들 (27) 은, 제 1 반도체 칩 (3) 상의 제 1 전극 패드들 (25) 을 대면하도록, 제 2 배선 보드 (4) 의 표면 (4b) 의 중앙 영역 상에 배치된다. 도 4에 도시된 바와 같이, 중앙 영역 (45) 으로부터 측면 영역으로 연장하는 제 1 리드들 (28) 이 제 2 배선 보드 (4) 상에 제공된다.
제 1 리드 (28) 의 일방의 종단부는 제 2 배선 보드 (4) 의 중앙 영역까지 연장하고, 표면 (4b) 상의 접속 패드 (27) 에 접속한다. 제 1 리드 (28) 의 타방의 종단부는 제 2 배선 보드 (4) 의 측면 영역까지 연장하고, 제 1 접합 패드 (29) 에 접속한다.
제 1 접합 패드들 (29) 은 제 2 배선 보드 (4) 의 대향하는 측면들을 따라 배치된다. 테스팅 랜드 (30) 는 제 1 리드들 (28) 의 각각에 접속된다. 솔더 레지스트 필름들과 같은 절연 보호 필름들 (이제 도시) 은, 제 2 접속 패드들 (27), 테스팅 랜드들 (30) 및 제 1 접합 패드들 (29) 이 절연 보호 필름들에 의해 커버되지 않으면서, 제 2 배선 보드 (4) 의 표면들 (4a 및 4b) 양자 모두를 커버한다.
제 2 배선 보드 (4) 는 제 1 반도체 칩 (3) 의 면적보다 더 작은 면적을 가지며, 적어도 실질적으로 50 ㎛ 내지 100 ㎛ 만큼 다이싱 라인 (62) 으로부터 떨어져 있다.
즉, 제 2 배선 보드 (4) 는, 제 2 배선 보드 (4) 의 표면 (4a) 에 수직한 방향에서 볼 때에 제 1 반도체 칩 (3) 내측에 있다. 이러한 이유로, 반도체 웨이퍼 (61) 상의 대응하는 제 1 반도체 칩들 (3) 상에 제 2 배선 보드들 (4) 이 탑재되는 경우에, 인접한 제 2 배선 보드들 (4) 이 서로 접촉하는 것이 방지될 수 있고, 그에 의해 제 2 배선 보드들 (4) 의 간단한 탑재를 가능하게 한다.
그 후, 제 2 배선 보드 (4) 는, 접합 장치 (미도시) 를 사용하여 열압착에 의해 대응하는 제 1 전극 패드들 (25) 상에 제 2 접속 패드들 (27) 을 고정시킴으로써, 대응하는 제 1 반도체 칩 (3) 상에 탑재된다. 결국, 제 1 반도체 칩 (3) 의 중앙 영역 상의 언더필 재료 (41) 는 제 1 반도체 칩 (3) 및 제 2 배선 보드 (4) 사이에서 확산한다.
그 후, 도 3d에 도시된 바와 같이, 반도체 웨이퍼 (61) 는 제 1 반도체 칩들 (3) 의 피스들로 다이싱된다. 구체적으로, 반도체 웨이퍼 (61) 는, 다이싱 테이프 (63) 가 위에 부착된 링-형상 고정 부재 (미도시) 상에 홀딩되고, 빠르게 회전하는 다이싱 블레이드를 사용하여 제 1 반도체 칩들의 다수의 피스들로 절단된다.
이러한 경우에, 제 1 반도체 칩 (3) 상의 제 2 배선 보드 (4) 는 50 ㎛ 내지 100 ㎛ 만큼 다이싱 라인 (62) 으로부터 떨어져 있다. 이러한 이유로, 제 2 배 선 보드 (4) 는 다이싱 시에 다이싱 블레이드와 접촉하지 않고, 그에 의해 제 2 배선 보드 (4) 가 반도체 칩 (3) 으로부터 박리하는 것을 방지하며, 따라서 우수한 다이싱을 가능하게 한다.
또한, 언더필 재료 (41) 가 다이싱될 반도체 웨이퍼 (61) 의 영역들에 존재하지 않고, 그에 의해 다이싱 블레이드가 언더필 재료 (41) 내에 포함된 필러에 의해 닳는 것을 방지한다.
다이싱 프로세스 이후에, 다이싱 테이프 (63) 는 접착력을 감소시키기 위해 UV (자외선) 광으로 조사된다. 그 후, 반도체 칩 (3) 은 피킹-업 (picking-up) 장치 (미도시) 의 프레싱 유닛을 사용하여 다이싱 테이프 (63) 로부터 분리된다. 따라서, 도 4에 도시된 바와 같이, 제 2 배선 보드 (4) 가 위에 탑재된 제 1 반도체 칩 (3) 이 획득될 수 있다.
그 후, 도 5에 도시된 바와 같이, 제 2 배선 보드 (4) 가 위에 탑재된 제 1 반도체 칩 (3) 은 스크린 테스팅 소켓 (64) 상에 탑재된다. 그 후, 제 1 반도체 칩 (3) 을 스크리닝하기 위해, 소켓 (64) 의 접촉 핀들 (65) 이 테스팅 랜드들 (30) 에 전기적으로 접속된다. 결국, 무결함 제 1 반도체 칩들만이 획득될 수 있다.
그 후, 반도체 디바이스 (1A) 를 제조하는 방법이 도 6a 내지 도 6d, 및 도 7a 및 도 7b를 참조하여 설명된다. 도 6a에 도시된 바와 같이, 반도체 디바이스 (1A) 를 제조하기 위해 사용되는 배선 마더보드 (66) 는 MAP (Mold Array Process) 에 의해 프로세싱될 것이다. 배선 마더보드 (66) 는 평면에서 볼 때 에 실질적으로 직사각형이고, 다수의 엘리먼트 형성 유닛들 (67) 이 배선 마더보드 (66) 상에 그리드로 배열된다.
엘리먼트 형성 유닛들 (67) 의 각각은 다이싱 이후에 제 1 배선 보드 (2) 가 된다. 배선 마더보드 (66) 는, 예컨대 0.25 ㎜의 두께를 갖는 글라스 에폭시 보드로 이루어진다. 와이어들 (미도시) 은 배선 마더보드 (66) 의 표면들 양자 모두 상에 제공된다. 솔러 레지스트 필름들과 같은 절연 필름들 (미도시) 은 배선 마더보드 (66) 의 표면들 양자 모두를 부분적으로 커버한다.
제 1 접속 패드들 (22) 은, 와이어들이 솔더 레지스트 필름에 의해 커버되지 않은, 엘리먼트 형성 유닛 (67) 의 표면 (67a) 상의 와어어들 상에 제공된다. 랜드들 (9) 은, 와이어들이 솔더 레지스트 필름에 의해 커버되지 않은, 엘리먼트 형성 유닛 (66) 의 표면 (67b) 상의 와이어들 상에 그리드로 배열된다. 제 1 접속 패드들 (22) 은 내부 와이어들 (23) 을 사용하여 대응하는 랜드들 (9) 에 전기적으로 접속된다.
프레임 (69) 은 그리드로 엘리먼트 형성 유닛들 (67) 을 둘러싸면서 제공된다. 프레임 (69) 은 운반 및 소정의 피치로 위치시키기 위해 사용되는 포지셔닝 홀들을 갖는다. 엘리먼트 형성 유닛들 (67) 사이의 경계들은 다이싱 라인들 (68) 이다. 따라서, 배선 마더보드 (66) 가 준비된다.
그 후, 도 4에 도시된 제 2 배선 보드 (4) 가 위에 탑재된 제 1 반도체 칩 (3) 의 표면 (3b) 은, 절연 접착제 또는 DAF와 같은 도 1에서 도시된 고정 부재 (24) 를 통해 다이-접합 장치 (이제 도시) 를 사용하여 엘리먼트 형성 유닛 (67) 의 표면 (67a) 의 중앙에 고정된다.
그 후, 제 2 배선 보드 (4) 의 표면 (4a) 의 대향하는 측면들을 따른 제 1 접합 패드들 (29) 은, 도전성 제 1 와이어들 (42) 을 사용하여 배선 마더보드 (66) 의 엘리먼트 형성 유닛 (67) 상의 대응하는 제 1 접속 패드들 (22) 에 전기적으로 접속된다.
구체적으로, Au 등으로 이루어진 제 1 와이어 (42) 의 일방의 종단부는 와이어-접합 장치 (이제 도시) 를 사용하여 볼-형상이 되도록 용융된다. 그 후, 볼-형상 종단부는 제 2 배선 보드 (4) 상의 제 1 접합 패드 (29) 에 초음파 열압착에 의해 접속된다. 그 후, 제 1 와이어 (42) 는 루프로 이루어지고, 제 1 와이어 (42) 의 타방의 종단부는, 엘리먼트 형성 유닛 (67) 상의 제 1 접속 패드 (22) 에 초음파 열압착에 의해 접속된다.
따라서, 제 2 배선 기판 (4) 상의 모든 제 1 접합 패드들 (29) 은, 제 1 와이어들 (42) 을 사용하여 엘리먼트 형성 유닛 (67) 상의 대응하는 제 1 접속 패드들 (22) 에 접속된다.
상술된 바와 같이, 제 1 접합 패드들 (29) 은 제 2 배선 보드 (4) 의 대향하는 측면들을 따라 제공되고, 그에 의해 제 1 배선 (42) 의 길이가 최소화되는 것이 가능하며, 따라서, 와이어들 (42) 이 서로 접촉하는 것을 방지하고, 와이어 (42) 가 제 1 반도체 칩 (3) 의 측면 에지를 접촉하는 것을 방지한다.
또한, 제 1 접속 패드들 (22) 은, 길이가 최소화된 제 1 와이어 (42) 덕택에 제 1 반도체 칩 (3) 에 더 근접하게 위치될 수 있고, 그에 의해 엘리먼트 형성 유 닛 (67) 의 소형화를 가능하게 한다.
그 후, 도 6b에 도시된 바와 같이, 도 1에 도시된 절연 접착제 (43) 를 통해 제 2 배선 보드 (4) 의 표면 (4a) 의 중앙에 스페이서 (5) 가 고정된다. 스페이서 (5) 는 예컨대 Si 보드로 이루어진다. 그러나, 제 1 와이어들 (42) 에 대한 공간이 제공될 수 있는 한, 다양한 재료들이 스페이서 (5) 로서 사용될 수 있다.
그 후, 도 6c에 도시된 바와 같이, 제 3 배선 보드 (7) 가 위에 탑재된 제 2 반도체 칩 (6) 의 표면 (6b) 은, 다이-접합 장치 (미도시) 를 사용하여, 절연 접착제 또는 DAF와 같은 고정 부재 (24) 를 통해 스페이서 (5) 에 고정된다. 제 1 실시형태에서, 제 1 및 제 2 반도체 칩들 (3 및 6) 은 동일한 기능을 갖는 반도체 칩들이다.
그 후, 제 2 배선 보드 (4) 와 유사하게, 제 3 배선 보드 (7) 의 표면 (7a) 의 대향하는 측면들을 따라 제공된 제 2 접합 패드들 (47) 은, 도전성 제 2 와이어들 (48) 을 사용하여 엘리먼트 형성 유닛 (67) 상의 대응하는 접속 패드들 (22) 에 전기적으로 접속된다.
제 1 및 제 2 반도체 칩들 (3 및 6) 은 동일한 기능을 갖는 회로들이다. 공유될 수 있는, 제 1 및 제 2 전극 패드들 (25 및 44) 에 대응하는 제 1 및 제 2 와이어들 (42 및 48) 은 도 2에 도시된 엘리먼트 형성 유닛 (67) 상의 동일한 제 1 접속 패드 (22a) 에 접속된다. 공유될 수 없는, 제 1 및 제 2 전극 패드들 (25 및 44) 에 대응하는 제 1 및 제 2 와이어들 (42 및 48) 은 도 2에 도시된 상이한 제 1 접속 패드들 (22b) 에 접속된다.
도 6d에 도시된 바와 같이, 열경화성 에폭시 수지와 같은 절연 수지로 이루어진 시일 (8) 은 배선 마더보드 (66) 의 엘리먼트 형성 유닛들 (67) 을 일괄적으로 커버한다. 구체적으로, 배선 마더보드 (66) 는 전달 몰드 장치 (미도시) 의 상위 및 하위 몰드들 상에 고정되고, 그 후 시일 수지는 상위 및 하위 몰드들 사이의 캐비티 (cavity) 에 제공된다. 그 후, 시일 수지는, 적어도 제 1 및 제 2 반도체 칩들 (3 및 6), 제 2 및 제 3 배선 보드들 (4 및 7), 제 1 및 제 2 와이어들 (42 및 48) 을 커버하는 시일 (8) 이 되도록 열적으로 경화된다.
상술된 바와 같이, 제 3 배선 보드 (7) 는 제 2 반도체 칩 (6) 의 표면 (6a) 상에 고정되고, 그에 의해 시일 (8) 로의 접착을 증가시키며, 따라서 반도체 디바이스 (1A) 의 신뢰성을 증가시킨다.
그 후, 도 7a에 도시된 바와 같이, 외부 단자들인 금속 볼들 (10) 은 엘리먼트 형성 유닛 (67) 의 표면 (67b) 상의 대응하는 랜드들 (9) 상에 탑재된다. 예컨대, 솔더 볼들은 금속 볼들 (10) 로서 사용된다.
구체적으로, 금속 볼들 (10) 의 위치들이 랜드들 (9) 의 위치들에 인접하면서, 금속 볼들 (10) 은 탑재 장치 (미도시) 의 석션 홀들 상의 석션에 의해 홀딩된다. 그 후, 금속 볼들 (10) 은 플럭스 (flux) 를 통해 대응하는 랜드들 (9) 상에 일괄적으로 탑재된다. 그 후, 배선 마더보드 (66) 는 소정의 온도에서 리플로우된다. 따라서, 금속 볼들 (10) 은 랜드들 (9) 상에 탑재된다.
그 후, 도 7b에 도시된 바와 같이, 배선 마더보드 (66) 는, 다이싱 장치 (미 도시) 를 사용하여 엘리먼트 형성 유닛들 (67) 의 피스들로 다이싱 라인들 (68) 을 따라 다이싱된다.
구체적으로, 시일 (8) 은 다이싱 테이프 (70) 상에 접착에 의해 고정된다. 그 후, 배선 마더보드 (66) 는, 다이싱 블레이드 (미도시) 를 사용하여 다이싱 라인들 (68) 을 따라 엘리먼트 형성 유닛들 (67) 의 피스들로 수직 및 수평으로 다이싱된다. 그 후, 각각의 피스는 다이싱 테이프 (70) 로부터 픽업된다. 따라서, 도 1에 도시된 반도체 디바이스가 획득될 수 있다.
제 2 실시형태:
도 8은 본 발명의 제 2 실시형태에 따른 반도체 디바이스 (1B) 를 예시하는 횡단면도이다. 도 9는 반도체 디바이스 (1B) 를 예시하는 사면도이다.
제 2 실시형태에서, 제 2 및 제 3 배선 보드들 (4 및 7) 상의 접합 패드들의 배열만이 변경된다. 따라서, 제 1 실시형태의 구조들과 동일한 구조들의 설명들은 여기서 생략된다.
제 2 실시형태에서, 제 1 접합 패드들 (81) 은 제 2 배선 보드 (4) 의 2개의 인접하는 측면들을 따라 제공된다. 유사하게, 제 2 접합 패드들 (82) 은 제 3 배선 보드 (7) 의 2개의 인접하는 측면들을 따라 제공된다.
도 8 및 도 9에 도시된 바와 같이, 제 3 배선 보드 (7) 가 고정된 제 2 반도체 칩 (6) 은, 스페이서 없이 고정 부재 (24) 를 통해 제 2 배선 보드 (4) 에 고정된다. 제 2 반도체 칩 (6) 은 제 2 배선 보드 (4) 에 고정되도록 180 도 회전 한다. 제 1 접합 패드들 (81) 은, 제 3 배선 보드 (7) 의 표면 (7a) 에 수직한 방향에서 볼 때에 제 2 반도체 칩 (6) 및 제 3 배선 보드 (7) 를 오버랩하지 않도록 위치된다.
결국, 제 1 및 제 2 접합 패드들 (81 및 82) 은 제 2 배선 보드 (4) 및 제 2 반도체 칩 (6) 의 4개의 상이한 측면들을 따라 정렬되고, 그에 의해 제 1 실시형태의 효과와 동일한 효과를 달성한다. 또한, 스페이서 (5) 는 제 2 실시형태에서 필요하지 않고, 그에 의해 반도체 디바이스 (1B) 를 더 얇게 한다.
또한, 배선 보드들의 인접하는 2개의 측면들을 따라 제 1 및 제 2 접합 패드들 (81 및 82) 을 제공함으로써, 그리고 180 도 만큼 회전된 제 2 반도체 칩 (6) 을 탑재함으로써, 스페이서 등이 없이 3개 이상의 반도체 칩들이 적층될 수 있다.
제 3 실시형태:
도 10은 본 발명의 제 3 실시형태에 따른 반도체 디바이스 (1C) 를 예시하는 횡단면도이다. 제 3 실시형태는 제 1 실시형태의 변형이다. 따라서, 엘리먼트들의 설명들은 여기서 생략된다.
도 10에 도시된 반도체 디바이스 (1C) 에 관하여, 제 2 배선 보드 (4) 는 제 1 반도체 칩 (3) 의 면적보다 더 큰 면적을 갖는다. 반도체 칩 (3) 은, 제 2 배선 보드 (4) 의 표면 (4a) 에 수직한 방향에서 볼 때에 제 2 배선 보드 (4) 내측에 있다. 제 2 반도체 칩 (6) 및 제 3 배선 보드 (7) 는 제 1 반도체 칩 (3) 및 제 2 배선 기판 (2) 의 구조 관계와 동일한 구조 관계를 갖는다.
따라서, 제 1 실시형태의 효과와 동일한 효과가 달성될 수 있다. 또한, 와이어들 (42 및 48) 은 반도체 칩들 (3 및 6) 의 측면 에지들을 접촉하는 것이 방지될 수 있고, 그에 의해 반도체 칩들 (3 및 6) 이 크래킹되는 것이 방지된다.
본 발명이 상기 실시형태들에 한정되지 않고, 본 발명의 범위 및 사싱에서 벗어나지 않으면서 변형 및 변경될 수도 있다는 것이 인식된다.
예컨대, 다수의 적층된 반도체 칩들을 포함하는 반도체 디바이스가 예로서 취해져 있지만, 본 발명은 도 12에 도시된 단일 반도체 디바이스에 적용가능하다.
또한, 반도체 칩들 및 배선 보드들의 다수의 쌍들이 적층되는 경우가 설명되었지만, 본 발명은, 도 13에 도시된 하위 반도체 칩 (83) 의 경우에서와 같이, 각각의 반도체 칩 상에 배선 보드가 적층되지 않은 경우에도 적용가능하다.
또한, 반도체 칩 상에 적층될 배선 보드로서 유연한 배선 보드가 사용되는 경우가 설명되었지만, 글라스 에폭시 배선 보드가 사용될 수도 있다. 또한, 각각 동일한 기능을 갖는 반도체 칩들이 적층되는 경우가 설명되었지만, 상이한 반도체 칩들이 적층될 수도 있다.
본 발명은 반도체 디바이스 제조 산업들에 광범위하게 적용가능하다.
여기서 사용되는 바와 같이, 다음 방향 용어들 "순방향, 후방향, 위, 아래, 수직, 수평, 밑, 및 횡단" 뿐만 아니라 임의의 다른 유사한 방향 용어들은 본 발명과 함께 장착된 디바이스의 방향들을 지칭한다. 따라서, 본 발명을 설명하는데 이용된 이들 용어들은 본 발명과 함께 장착된 디바이스에 대해 해석되어야 한다.
여기서 사용되는 "실질적으로", "약", 및 "대략" 과 같은 정도의 용어들은 최종 결과가 현저히 변화되지 않는 변형된 값의 편차의 합당한 양을 의미한다. 예컨대, 이들 용어들은, 편차가 단어의 의미를 부정하지 않는 경우 변형된 값의 적어도 ±5 퍼센트의 편차를 포함하는 것으로 해석될 수 있다.
도 1 및 도 2는 본 발명의 제 1 실시형태에 따른 반도체 디바이스를 예시하는 횡단면도 및 사면도.
도 3a 내지 도 3d는 위에 배선 보드가 탑재된 반도체 칩을 제조하는 방법을 예시하는 프로세스 플로우를 나타내는 횡단면도들.
도 4는 위에 배선 보드가 탑재된 반도체 칩을 예시하는 사면도.
도 5는 위에 배선 보드가 탑재된 반도체 칩에 대한 스크리닝 테스트를 예시하는 횡단면도.
도 6a 내지 도 6d, 도 7a, 도 7b는 제 1 실시형태에 따른 반도체 디바이스를 제조하는 방법을 예시하는 프로세스 플로우를 나타내는 횡단면도들.
도 8 및 도 9는 본 발명의 제 2 실시형태에 따른 반도체 디바이스를 예시하는 사면도 및 횡단면도.
도 10은 본 발명의 제 3 실시형태에 따른 반도체 디바이스를 예시하는 횡단면도.
도 11은 모듈 보드 상에 탑재된 제 1 실시형태의 반도체 디바이스를 예시하는 횡단면도.
도 12는 실시형태들의 배선 보드가 위에 제공되는 일 반도체 칩을 포함하는 반도체 디바이스를 예시하는 횡단면도.
도 13은 실시형태들의 배선 보드가 사이에 제공되지 않은 2개의 반도체 칩들을 포함하는 반도체 디바이스를 예시하는 횡단면도.
※도면의 주요 부분에 대한 부호의 설명
2 : 제 1 배선 보드
3 : 제 1 반도체 칩
4 : 제 2 배선 보드

Claims (20)

  1. 제 1 영역 및 제 2 영역을 갖는 제 1 배선 보드;
    상기 제 1 영역 내의 복수의 제 1 접속 패드들; 및
    상기 제 2 영역을 커버하는 제 1 반도체 디바이스를 포함하며,
    상기 제 1 반도체 디바이스는,
    제 1 반도체 칩;
    상기 제 1 반도체 칩 상의 복수의 제 1 전극 패드들로서, 상기 복수의 제 1 전극 패드들은 상기 제 1 반도체 칩의 중앙 영역 내에 있는, 상기 복수의 제 1 전극 패드들;
    상기 제 1 반도체 칩에 고정된 제 2 배선 보드;
    상기 제 2 배선 보드 상의 복수의 제 2 접속 패드들로서, 상기 복수의 제 2 접속 패드들은 상기 복수의 제 1 전극 패드들을 대면하는, 상기 복수의 제 2 접속 패드들;
    상기 제 2 배선 보드의 2개의 측면들을 따라 정렬된 복수의 제 1 접합 패드들로서, 상기 복수의 제 1 접합 패드들은 상기 복수의 제 1 접속 패드들에 접속하는, 상기 복수의 제 1 접합 패드들; 및
    상기 제 2 배선 보드 상의 복수의 제 1 리드들로서, 상기 복수의 제 1 리드들은 상기 복수의 제 2 접속 패드들을 상기 복수의 제 1 접합 패드들에 접속시키는, 상기 복수의 제 1 리드들을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 디바이스는,
    상기 복수의 제 1 리드들에 접속하는 복수의 제 1 테스팅 랜드들을 더 포함하는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 복수의 제 1 접합 패드들은 상기 제 2 배선 보드의 2개의 대향하는 측면들을 따라 정렬되는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 제 1 접합 패드들은 상기 제 2 배선 보드의 2개의 인접하는 측면들을 따라 정렬되는, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 2 배선 보드는, 상기 제 1 반도체 칩 및 상기 제 2 배선 보드의 대면하는 표면들에 수직한 방향에서 볼 때에 상기 제 1 반도체 칩 내측에 있는, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 칩은, 상기 제 1 반도체 칩 및 상기 제 2 배선 보드의 대면하는 표면들에 수직한 방향에서 볼 때에 상기 제 2 배선 보드 내측에 있는, 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 영역 및 상기 제 1 반도체 디바이스를 커버하는 시일을 더 포함하는, 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 디바이스에 고정된 제 2 반도체 디바이스를 더 포함하며,
    상기 제 2 반도체 디바이스는,
    제 2 반도체 칩;
    상기 제 2 반도체 칩 상의 복수의 제 2 전극 패드들로서, 상기 복수의 제 2 전극 패드들은 상기 제 2 반도체 칩의 중앙 영역 내에 있는, 상기 복수의 제 2 전극 패드들;
    상기 제 2 반도체 칩에 고정된 제 3 배선 보드;
    상기 제 3 배선 보드 상의 복수의 제 3 접속 패드들로서, 상기 복수의 제 3 접속 패드들은 상기 복수의 제 2 전극 패드들을 대면하는, 상기 복수의 제 3 접속 패드들;
    상기 제 3 배선 보드의 2개의 측면들을 따라 정렬된 복수의 제 2 접합 패드 들로서, 상기 복수의 제 2 접합 패드들은 상기 복수의 제 1 접속 패드들에 접속하는, 상기 복수의 제 2 접합 패드들; 및
    상기 제 3 배선 보드 상의 복수의 제 2 리드들로서, 상기 복수의 제 2 리드들은 상기 복수의 제 3 접속 패드들을 상기 복수의 제 2 접합 패드들에 접속시키는, 상기 복수의 제 2 리드들을 포함하는, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제 2 반도체 디바이스는,
    상기 복수의 제 2 리드들에 접속하는 복수의 제 2 테스팅 랜드들을 더 포함하는, 반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 제 1 반도체 디바이스와 상기 제 2 반도체 디바이스를 접속시키는 스페이서를 더 포함하는, 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 제 2 반도체 칩 및 상기 제 3 배선 보드의 대면하는 표면들에 수직한 방향에서 볼 때에, 상기 스페이서는 상기 제 2 배선 보드 내측에 있고, 상기 복수의 제 1 접합 패드들은 상기 스페이서 외부 및 상기 제 1 반도체 칩 내측에 있는, 반도체 디바이스.
  12. 제 8 항에 있어서,
    상기 복수의 제 1 접합 패드들은 상기 제 2 배선 보드의 2개의 대향하는 측면들을 따라 정렬되고,
    상기 복수의 제 2 접합 패드들은 상기 제 3 배선 보드의 2개의 대향하는 측면들을 따라 정렬되며,
    상기 제 2 배선 보드의 2개의 대향하는 측면들은, 상기 제 2 반도체 칩 및 상기 제 3 배선 보드의 대향하는 표면들에 수직한 방향에서 볼 때에 상기 제 3 배선 보드의 2개의 대향하는 측면들에 평행한, 반도체 디바이스.
  13. 제 8 항에 있어서,
    상기 복수의 제 1 접합 패드들은 상기 제 2 배선 보드의 2개의 인접하는 측면들을 따라 정렬되고,
    상기 복수의 제 2 접합 패드들은 상기 제 3 배선 보드의 2개의 인접하는 측면들을 따라 정렬되며,
    상기 제 2 배선 보드의 2개의 인접하는 측면들의 배열은, 상기 제 2 반도체 칩 및 상기 제 3 배선 보드의 대향하는 표면들에 수직한 방향에서 볼 때에 상기 제 3 배선 보드의 2개의 인접하는 측면들에 대하여 반전되는, 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 복수의 제 1 접합 패드들은, 상기 제 2 반도체 칩 및 상기 제 3 배선 보드의 대면하는 표면들에 수직한 방향에서 볼 때에 상기 제 2 반도체 디바이스 외부에 있는, 반도체 디바이스.
  15. 제 8 항에 있어서,
    상기 제 3 배선 보드는, 상기 제 2 반도체 칩 및 상기 제 3 배선 보드의 대면하는 표면들에 수직한 방향에서 볼 때에 상기 제 2 반도체 칩 내측에 있는, 반도체 디바이스.
  16. 제 8 항에 있어서,
    상기 제 2 반도체 칩은, 상기 제 2 반도체 칩 및 상기 제 3 배선 보드의 대향하는 표면들에 수직한 방향에서 볼 때에, 상기 제 3 배선 보드 내측에 있는, 반도체 디바이스.
  17. 제 8 항에 있어서,
    상기 제 1 영역, 상기 제 1 반도체 디바이스, 및 상기 제 2 반도체 디바이스를 커버하는 시일을 더 포함하는, 반도체 디바이스.
  18. 반도체 칩;
    상기 반도체 칩 상의 복수의 전극 패드들로서, 상기 복수의 전극 패드들은 상기 반도체 칩의 중앙 영역 내에 있는, 상기 복수의 전극 패드들;
    상기 반도체 칩에 고정된 배선 보드;
    상기 배선 보드 상의 복수의 접속 패드들로서, 상기 복수의 접속 패드들은 상기 복수의 전극 패드들을 대면하는, 상기 복수의 접속 패드들;
    상기 배선 보드의 2개의 측면들을 따라 정렬된 복수의 접합 패드들; 및
    상기 배선 보드 상의 복수의 리드들로서, 상기 복수의 리드들은 상기 복수의 접속 패드들을 상기 복수의 접합 패드들에 접속시키는, 상기 복수의 리드들을 포함하는, 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 복수의 접합 패드들은 상기 배선 보드의 2개의 대향하는 측면들을 따라 정렬되는, 반도체 디바이스.
  20. 제 18 항에 있어서,
    상기 복수의 접합 패드들은 상기 배선 보드의 2개의 인접하는 측면들을 따라 정렬되는, 반도체 디바이스.
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