JP5071084B2 - 配線用基板とそれを用いた積層用半導体装置および積層型半導体モジュール - Google Patents
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Description
例えば、特許文献2に示す構成では、複数のチップを積層して実装する積層型モジュールにおいて、各チップが第1の主面に実装用端子と品質を検査するための検査用端子とを備え、かつ第2の主面上に他のチップの実装用端子と接続する実装用パッドと、第1の主面の検査用端子と電気的に導通する検査用パッドとを備えている。
また、特許文献4には、グリッドアレータイプの半導体パッケージが示してある。この半導体パッケージは、本体の裏面側に信号ピンをグリッドアレーで配置し、信号ピンと回路基板の回路パターンとを接合して表面実装する半導体装置であり、本体の表面に信号ピンと電気的に接続したコンタクトパッドを備えている。
さらに、特許文献5には、半導体ウエーハの検査において、チップ個片部内の接続端子の電極パッドとは別に検査用パッドをチップ個片領域外に設ける構成も示している。これにより、半導体チップにおける検査用パッドの占有面積を低減し、半導体チップ及びそれを用いた半導体装置の小型化を実現している。
一方、第2の例では、積層するチップのそれぞれに実装用端子と検査用端子とを設けてあり、これらを搭載する基板には検査用接合部と他の基板と接続するための実装用端子とを設けている。しかし、この積層型半導体モジュールは、チップを基板に直接搭載する構成であり、チップを基板に実装してなるパッケージ同士を積層する構成ではない。
さらに、第4の例では、信号ピンとコンタクトパッドとを用いることで導通検査を行うことができる。
さらに、これにより、1つの検査用端子をプローブ検査することで複数の外部電極用端子及び第2の接続用端子に対して導通検査を行えるので、配線用基板の個片化前に行うプローブ検査を効率化でき、コストを低減できる。
さらに、これにより、前記第1の接続用端子と前記第2の接続用端子と前記外部電極用端子が配線経路で直列に接続する構成において、第1の接続端子から第2の接続端子までの間、さらに外部電極端子までの間の導通が事前に保証されるので、半導体チップ搭載後に行う通常の個片検査においては、前記第1の接続用端子と前記第2の接続用端子と前記外部電極用端子を直列に接続する構成以外の検査用端子及び外部電極用端子に検査プローブを接触させて検査を行えばよい。よって、検査用配線の数が減らせるので、基板配線密度の上昇を抑えることができ、また、検査用端子(パッド)の数も減らせるため、検査コストの低減も可能となる。
これにより、製造工程及びその他扱い等において外部の部材との接触によって検査用配線に生じる損傷を回避できるので、検査前に検査用配線自体が損傷していることで歩留低下となることが低減できる。
これにより、検査用配線を各個片部から引き出し、検査用端子を各個片部ごとでなく、集約して設けることができる。その共通の検査用端子と各個片部の外部接続端子との間の導通検査を行うことにより、検査コストが著しく低減できる。
これにより、電解めっきを利用している基板に対しては、検査用配線を特に設けずとも、めっきリード線を選択的に活用すればよいので、配線用基板のコスト上昇を抑制することができる。
(第1の実施の形態)
図1は第1の実施の形態にかかる実施例1における配線用基板の構成を示す図であり、(a)は平面図、(b)は(a)のA−A部分の断面拡大図である。
図2において、点線部21は半導体チップ(図示省略)を搭載するエリアを示している。実際の個片分割は半導体チップ搭載後に行われるが、ここでは個片部の配線用基板部のみを拡大して示している。図2(a)、(b)に示すように、検査用配線7が第2の接続用端子2から外周部に向かって延伸しており、側面に検査用配線7の切断面が露出する場合がある。尚、図2(b)においては図の簡略化のため、基板表層部からはソルダーレジスト6を省略している。
この実施例4の構成において、図1に示した実施例1の構成と相違する点は、配線用基板10のダイシング後に個片部となる領域よりも外側領域において、複数の個片部、ここでは二つの個片部の検査用配線7が導通し、各個片部から引き出した検査用配線7が共通の検査用端子18に接続することにある。
(第2の実施の形態)
次に、上記のような構成からなる配線用基板10を用いて、積層用半導体装置を作製する手順について図7を用いて説明する。図7(a)は、導体チップ11を搭載した配線用基板10を示す平面図、図7(b)は導体チップ11を搭載した配線用基板10の個片部を示す拡大図である。
この後に、ダイシングライン9で切断すれば、図7(b)に示す積層用半導体装置20が得られる。
積層用半導体装置20は、まず事前の導通検査において、外部電極端子3から第2の接続用端子2までの配線経路が電気的に保証されている。その上に、第2の接続端子2の表面はプローブで接触させていないので、第2の接続端子2の表面に傷がない。この結果、接続不良の発生の少ない、接続信頼性が高い積層型半導体モジュール30として提供することができる。
2 第2の接続用端子
3 外部電極用端子
4 基板配線
5 ビア
6 ソルダーレジスト
7 検査用配線
8、18、28 検査用端子(パッド)
9 ダイシングライン
10 配線用基板
11 半導体チップ
12 半導体チップ11の突起電極
13 導電性接着剤
14 アンダーフィル樹脂
20 積層用半導体装置
22 配線経路
23 配線経路
24 突起電極
25 第2の半導体装置
27 電気めっき線
30 積層型半導体モジュール
Claims (6)
- 相反する表裏の一方の主面に第1の接続用端子と、前記第1の接続用端子と電気的に接続させた第2の接続用端子とを有し、他方の主面に前記第2の接続用端子と電気的に接続させた外部電極用端子を有し、ダイシング後に個片部をなす各領域内に前記第1の接続用端子と前記第2の接続用端子と前記外部電極用端子のそれぞれを備え、前記個片部をなす領域の外側領域に前記第2の接続用端子と電気的に接続させた検査用端子を備え、
前記検査用端子は複数の第2の接続用端子と接続し、
前記第1の接続用端子と前記外部電極用端子との間の配線経路の中間において前記第2の接続用端子が接続して、前記配線経路で前記第1の接続用端子と前記第2の接続用端子と前記外部電極用端子が直列に接続する構成を有し、前記第1の接続用端子と前記第2の接続用端子と前記外部電極用端子が配線経路で直列に接続する構成以外の配線経路において前記検査用配線が接続することを特徴とする配線用基板。 - 前記第2の接続用端子と前記検査用端子とを接続する検査用配線が、ダイシング後に個片部をなす各領域内で基板内層に存在していることを特徴とする請求項1に記載の配線用基板。
- 前記検査用配線は、ダイシング後に個片部をなす各領域の外側領域において、他の少なくとも1つの個片部の検査用配線と導通していることを特徴とする請求項1または2に記載の配線用基板。
- 前記検査用配線は、電解めっき線の所定部を選択的に使用してなることを特徴とする請求項1から3の何れか1項に記載の配線用基板。
- 請求項1から4のいずれか1項に記載の個片化された配線用基板に半導体チップを搭載し、前記半導体チップと前記第1の接続用端子とを電気的に接続させたことを特徴とする積層用半導体装置。
- 請求項5に記載の積層用半導体装置の上部に第2の半導体装置を積層し、前記第2の半導体装置と前記第2の接続用端子とを電気的に接続させたことを特徴とする積層型半導体モジュール。
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