JP2001267492A - 半導体モジュールの製造方法 - Google Patents
半導体モジュールの製造方法Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Abstract
(57)【要約】
【課題】 プリント配線板を積層した半導体モジュール
の製造を効率的に行う。 【解決手段】 単位回路１２を複数取りしたプリント配
線板１０に、各単位回路１２について半導体チップ３０
を実装し、その後に直ちに動作試験を行う。従って、こ
の動作試験では、一枚のプリント配線板１０を取り扱う
だけで多数の単位回路１２の動作試験を行うことがで
き、効率的である。動作試験の結果、単位回路１２の全
てが合格したプリント配線板１０のみを積層し、これを
切断して複数個の半導体モジュールに個片化するから、
各半導体モジュールを構成するプリント配線板１０は全
て良品となっており、高い歩留まりとすることができ
る。一部の単位回路１２が不良となったプリント配線板
１０については、半導体チップ３０を取り外して再利用
できる。
の製造を効率的に行う。 【解決手段】 単位回路１２を複数取りしたプリント配
線板１０に、各単位回路１２について半導体チップ３０
を実装し、その後に直ちに動作試験を行う。従って、こ
の動作試験では、一枚のプリント配線板１０を取り扱う
だけで多数の単位回路１２の動作試験を行うことがで
き、効率的である。動作試験の結果、単位回路１２の全
てが合格したプリント配線板１０のみを積層し、これを
切断して複数個の半導体モジュールに個片化するから、
各半導体モジュールを構成するプリント配線板１０は全
て良品となっており、高い歩留まりとすることができ
る。一部の単位回路１２が不良となったプリント配線板
１０については、半導体チップ３０を取り外して再利用
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップを三
次元実装した半導体モジュールの製造方法に関する。
次元実装した半導体モジュールの製造方法に関する。
【０００２】
【従来の技術及びその問題点】半導体チップを内部に実
装した半導体モジュールとして、例えば特開平５−２２
６５１８号公報や特開平６−４５７６３号公報に記載の
ものがある。これらは、それぞれ半導体チップを実装し
た複数枚のプリント配線板を積層し、接着剤によって固
めた構造である。その製造にあったっては、単位回路を
形成したプリント配線板を製作し、ここに半導体チップ
を実装し、これらを積層して半導体モジュールとなし、
最後に動作試験を行って良品を出荷することになる。
装した半導体モジュールとして、例えば特開平５−２２
６５１８号公報や特開平６−４５７６３号公報に記載の
ものがある。これらは、それぞれ半導体チップを実装し
た複数枚のプリント配線板を積層し、接着剤によって固
めた構造である。その製造にあったっては、単位回路を
形成したプリント配線板を製作し、ここに半導体チップ
を実装し、これらを積層して半導体モジュールとなし、
最後に動作試験を行って良品を出荷することになる。
【０００３】ところで、半導体モジュール中には複数枚
のプリント配線板が含まれるから、これらのうちの一枚
でも不良があると、半導体モジュールの全体が不良とさ
れる。しかるに、従来の製造方法では、半導体チップを
実装したプリント配線板を積層した後に動作試験を行っ
ていたため、その動作試験によって半導体モジュールが
不良であることが発見された場合には、中に良品の半導
体チップが含まれることが解っていながら、それを廃棄
せざるを得ない。かといって、プリント配線板を積層す
る前に、半導体チップを実装した全てのプリント配線板
について動作試験を行うこととすると、膨大な枚数のプ
リント配線板を取り扱わなければならない。動作試験に
おいては、検査装置におけるプリント配線板のハンドリ
ングに要する時間比率が高いから、取扱い枚数が多いと
いうことは、テスト工程に多大な時間を要することを意
味し、この面から製造コストを高める要因となる。
のプリント配線板が含まれるから、これらのうちの一枚
でも不良があると、半導体モジュールの全体が不良とさ
れる。しかるに、従来の製造方法では、半導体チップを
実装したプリント配線板を積層した後に動作試験を行っ
ていたため、その動作試験によって半導体モジュールが
不良であることが発見された場合には、中に良品の半導
体チップが含まれることが解っていながら、それを廃棄
せざるを得ない。かといって、プリント配線板を積層す
る前に、半導体チップを実装した全てのプリント配線板
について動作試験を行うこととすると、膨大な枚数のプ
リント配線板を取り扱わなければならない。動作試験に
おいては、検査装置におけるプリント配線板のハンドリ
ングに要する時間比率が高いから、取扱い枚数が多いと
いうことは、テスト工程に多大な時間を要することを意
味し、この面から製造コストを高める要因となる。
【０００４】
【発明が解決しようとする課題】本発明は上記事情に鑑
みてなされたもので、その目的は、半導体チップを搭載
した複数枚のプリント配線板を積層してなる半導体モジ
ュールを製造するにあたって、その動作試験を合理的に
行うことができて製造コストを安価にできる製造方法を
提供するところにある。
みてなされたもので、その目的は、半導体チップを搭載
した複数枚のプリント配線板を積層してなる半導体モジ
ュールを製造するにあたって、その動作試験を合理的に
行うことができて製造コストを安価にできる製造方法を
提供するところにある。
【０００５】
【課題を解決するための手段】上記課題の解決のため、
本発明は次の工程を実行する。 （ａ）半導体チップに接続される単位回路を複数群形成
してなるプリント配線板に前記単位回路毎に半導体チッ
プを実装するチップ実装工程 （ｂ）半導体チップを実装したプリント配線板に対し前
記半導体チップを接続した前記単位回路の動作試験を行
うテスト工程 （ｃ）半導体チップが実装された単位回路の全てについ
て前記動作試験が合格した前記プリント配線板を複数枚
積層する積層工程 （ｄ）積層されたプリント配線板を前記単位回路毎に切
断して複数個の半導体モジュールに個片化する切断工程
本発明は次の工程を実行する。 （ａ）半導体チップに接続される単位回路を複数群形成
してなるプリント配線板に前記単位回路毎に半導体チッ
プを実装するチップ実装工程 （ｂ）半導体チップを実装したプリント配線板に対し前
記半導体チップを接続した前記単位回路の動作試験を行
うテスト工程 （ｃ）半導体チップが実装された単位回路の全てについ
て前記動作試験が合格した前記プリント配線板を複数枚
積層する積層工程 （ｄ）積層されたプリント配線板を前記単位回路毎に切
断して複数個の半導体モジュールに個片化する切断工程
【０００６】
【発明の作用及び効果】本発明では、単位回路を複数取
りしたプリント配線板に、それぞれの単位回路について
半導体チップを実装し、その後に動作試験を行う。従っ
て、この動作試験では、一枚のプリント配線板を取り扱
うだけで、それぞれ半導体チップを実装した多数の単位
回路の動作試験を行うことができ、効率的に動作試験を
行うことができる。そして、動作試験の結果、単位回路
の全てが合格したプリント配線板のみを積層し、これを
切断して複数個の半導体モジュールに個片化するから、
各半導体モジュールを構成するプリント配線板は全て良
品となっており、高い歩留まりとすることができる。ま
た、一部の単位回路が不良となったプリント配線板につ
いては、半導体チップを取り外せばこれを再利用するこ
とができるから、無駄が少なく、この面からも、コスト
低減を図ることができる。
りしたプリント配線板に、それぞれの単位回路について
半導体チップを実装し、その後に動作試験を行う。従っ
て、この動作試験では、一枚のプリント配線板を取り扱
うだけで、それぞれ半導体チップを実装した多数の単位
回路の動作試験を行うことができ、効率的に動作試験を
行うことができる。そして、動作試験の結果、単位回路
の全てが合格したプリント配線板のみを積層し、これを
切断して複数個の半導体モジュールに個片化するから、
各半導体モジュールを構成するプリント配線板は全て良
品となっており、高い歩留まりとすることができる。ま
た、一部の単位回路が不良となったプリント配線板につ
いては、半導体チップを取り外せばこれを再利用するこ
とができるから、無駄が少なく、この面からも、コスト
低減を図ることができる。
【０００７】
【発明の実施の形態】以下、本発明をメモリモジュール
の製造方法に適用した一実施形態について図面を参照し
て説明する。製造工程の全体的流れは図１〜図３に示す
通りで、プリント配線板１０に形成された各単位回路１
２にそれぞれ半導体チップ３０を実装するチップ実装工
程（図１（Ａ））、プリント配線板１０の各単位回路に
ついて動作試験を行うテスト工程（図１（Ｂ））、良品
の複数枚のプリント配線板１０を積層して固着する積層
工程（図２（Ｃ），図３（Ｄ））及び積層されたプリン
ト配線板１０を各単位回路毎に切断して個片化する切断
工程（図３（Ｅ））を順に実行する。
の製造方法に適用した一実施形態について図面を参照し
て説明する。製造工程の全体的流れは図１〜図３に示す
通りで、プリント配線板１０に形成された各単位回路１
２にそれぞれ半導体チップ３０を実装するチップ実装工
程（図１（Ａ））、プリント配線板１０の各単位回路に
ついて動作試験を行うテスト工程（図１（Ｂ））、良品
の複数枚のプリント配線板１０を積層して固着する積層
工程（図２（Ｃ），図３（Ｄ））及び積層されたプリン
ト配線板１０を各単位回路毎に切断して個片化する切断
工程（図３（Ｅ））を順に実行する。
【０００８】（チップ実装工程）まず、図１（Ａ）に示
したチップ実装工程について述べる。プリント配線板１
０は、例えば１５０μｍ程度の厚さのガラスエポキシ基
板１１からなり、その上面には銅箔のエッチングによっ
て複数の（図１には縦横３列に並べた計９個を例示して
ある）単位回路１２が形成されている。ガラスエポキシ
基板１１の下面側には、１つの単位回路１２部分のみを
拡大して表した図４に示すように、各単位回路１２の裏
側にザグリ加工によって矩形の収容凹部１３を形成して
ある。この収容凹部１３は、このプリント配線板１０を
積層したときに下層となるプリント配線板１０に実装さ
れている半導体チップ３０を逃げるためのものである。
したチップ実装工程について述べる。プリント配線板１
０は、例えば１５０μｍ程度の厚さのガラスエポキシ基
板１１からなり、その上面には銅箔のエッチングによっ
て複数の（図１には縦横３列に並べた計９個を例示して
ある）単位回路１２が形成されている。ガラスエポキシ
基板１１の下面側には、１つの単位回路１２部分のみを
拡大して表した図４に示すように、各単位回路１２の裏
側にザグリ加工によって矩形の収容凹部１３を形成して
ある。この収容凹部１３は、このプリント配線板１０を
積層したときに下層となるプリント配線板１０に実装さ
れている半導体チップ３０を逃げるためのものである。
【０００９】また、上記収容凹部１３を取り囲む周囲部
分には、例えばレーザ照射によってビアホール１４が形
成され、その内部に例えば電解銅メッキ層１５Ａと電解
スズメッキ層１５Ｂとを順に重ねることによってビアバ
ンプ１５が充填されている。このビアバンプ１５の上端
側の電解銅メッキ層１５Ａは単位回路１２に接触してお
り、下端側はガラスエポキシ基板１１の下面から僅かに
突出した状態となっている。なお、ガラスエポキシ基板
１１の上面側には、前記単位回路１２の所要部分に連な
るテスト用のテストパッド１６が各単位回路１２の間
（半導体モジュールの一部となる領域の外）に延びるよ
うに形成されている。このように構成されたプリント配
線板１０の全ての単位回路１２には、動作試験を経て良
品であると確認された半導体チップ３０が周知方法によ
ってフリップチップ実装される。
分には、例えばレーザ照射によってビアホール１４が形
成され、その内部に例えば電解銅メッキ層１５Ａと電解
スズメッキ層１５Ｂとを順に重ねることによってビアバ
ンプ１５が充填されている。このビアバンプ１５の上端
側の電解銅メッキ層１５Ａは単位回路１２に接触してお
り、下端側はガラスエポキシ基板１１の下面から僅かに
突出した状態となっている。なお、ガラスエポキシ基板
１１の上面側には、前記単位回路１２の所要部分に連な
るテスト用のテストパッド１６が各単位回路１２の間
（半導体モジュールの一部となる領域の外）に延びるよ
うに形成されている。このように構成されたプリント配
線板１０の全ての単位回路１２には、動作試験を経て良
品であると確認された半導体チップ３０が周知方法によ
ってフリップチップ実装される。
【００１０】（テスト工程）次に、上述のようにして製
造された各プリント配線板１０に対し半導体チップ３０
を接続した各単位回路１２の動作試験が行われる。これ
には、図示しない自動試験装置によりプリント配線板１
０をハンドリングし、所定位置に固定し、図１（Ｂ）に
示すように自動試験装置のテストプローブ２０が各単位
回路１２のテストパッド１６に宛われる。動作試験は、
単位回路１２を通じて半導体チップ３０に通電して所定
のテスト動作を行う、いわゆるバーンインテストとして
行われ、これにて単位回路１２と半導体チップ３０との
接続状態等が確認される。
造された各プリント配線板１０に対し半導体チップ３０
を接続した各単位回路１２の動作試験が行われる。これ
には、図示しない自動試験装置によりプリント配線板１
０をハンドリングし、所定位置に固定し、図１（Ｂ）に
示すように自動試験装置のテストプローブ２０が各単位
回路１２のテストパッド１６に宛われる。動作試験は、
単位回路１２を通じて半導体チップ３０に通電して所定
のテスト動作を行う、いわゆるバーンインテストとして
行われ、これにて単位回路１２と半導体チップ３０との
接続状態等が確認される。
【００１１】この動作試験は、プリント配線板１０の全
ての単位回路１２（半導体チップ３０）について実行さ
れ、全てが正常と判断されたもののみが次工程に移され
る。なお、不良が発見されたプリント配線板１０は、そ
の半導体チップ３０が取り外され、再び良品の半導体チ
ップ３０が実装されてテスト工程に戻される。
ての単位回路１２（半導体チップ３０）について実行さ
れ、全てが正常と判断されたもののみが次工程に移され
る。なお、不良が発見されたプリント配線板１０は、そ
の半導体チップ３０が取り外され、再び良品の半導体チ
ップ３０が実装されてテスト工程に戻される。
【００１２】（積層工程）テスト工程を経て良品とされ
たプリント配線板１０は、本実施形態では例えば４枚が
積層され、最上層に上層回路基板４０を積み重ねて相互
間に例えばエポキシ系の接着剤５０を挟んで加熱真空プ
レスされ、これを硬化させることで図３に示すように積
層状態で相互に固着して一体化され、その後、上層回路
基板４０のパッド４１上に半田ボール４５が付着される
（図６参照）。なお、最上層に位置する上層回路基板４
０は、半導体チップ３０を実装したプリント配線板１０
と同様に製造されたもので、下層の半導体チップ３０を
逃げるための収容凹部４１がザグリ加工されると共に、
上面に銅箔のエッチングにより多数のパッド４２とこれ
に連なるビアバンプ４３とが形成されている。
たプリント配線板１０は、本実施形態では例えば４枚が
積層され、最上層に上層回路基板４０を積み重ねて相互
間に例えばエポキシ系の接着剤５０を挟んで加熱真空プ
レスされ、これを硬化させることで図３に示すように積
層状態で相互に固着して一体化され、その後、上層回路
基板４０のパッド４１上に半田ボール４５が付着される
（図６参照）。なお、最上層に位置する上層回路基板４
０は、半導体チップ３０を実装したプリント配線板１０
と同様に製造されたもので、下層の半導体チップ３０を
逃げるための収容凹部４１がザグリ加工されると共に、
上面に銅箔のエッチングにより多数のパッド４２とこれ
に連なるビアバンプ４３とが形成されている。
【００１３】（切断工程）次に、積層状態のプリント配
線板１０は、図３（Ｄ），（Ｅ）に示すように、各単位
回路１２毎に切断され、９個に個片化されて図６に示す
ような半導体モジュールが完成する。なお、この際、テ
ストパッド１６を含む部分は切り落とされて半導体モジ
ュールには残らない。
線板１０は、図３（Ｄ），（Ｅ）に示すように、各単位
回路１２毎に切断され、９個に個片化されて図６に示す
ような半導体モジュールが完成する。なお、この際、テ
ストパッド１６を含む部分は切り落とされて半導体モジ
ュールには残らない。
【００１４】このような本実施形態の製造方法によれ
ば、単位回路１２を複数取りしたプリント配線板１０に
半導体チップ３０を実装した後に直ちに動作試験を行う
から、その動作試験では、一枚のプリント配線板１０を
取り扱うだけで９個の単位回路１２の動作試験を行うこ
とができ、テスト工程が極めて効率的になる。そして、
動作試験の結果、単位回路１２の全てが合格したプリン
ト配線板１０のみを積層するから、高い歩留まりで半導
体モジュールを製造することができる。しかも、一部の
単位回路１２が不良となったプリント配線板１０につい
ては、半導体チップ３０を付け直して再利用することが
できるから、無駄が少なく、この面からも、コスト低減
を図ることができる。しかも、テストパッド１６は切断
工程によって切り落とされる領域に形成されているか
ら、半導体モジュールを小型化することができる。
ば、単位回路１２を複数取りしたプリント配線板１０に
半導体チップ３０を実装した後に直ちに動作試験を行う
から、その動作試験では、一枚のプリント配線板１０を
取り扱うだけで９個の単位回路１２の動作試験を行うこ
とができ、テスト工程が極めて効率的になる。そして、
動作試験の結果、単位回路１２の全てが合格したプリン
ト配線板１０のみを積層するから、高い歩留まりで半導
体モジュールを製造することができる。しかも、一部の
単位回路１２が不良となったプリント配線板１０につい
ては、半導体チップ３０を付け直して再利用することが
できるから、無駄が少なく、この面からも、コスト低減
を図ることができる。しかも、テストパッド１６は切断
工程によって切り落とされる領域に形成されているか
ら、半導体モジュールを小型化することができる。
【００１５】なお、本発明は上記記述及び図面によって
説明した実施の形態に限定されるものではなく、例えば
次のような実施の形態も本発明の技術的範囲に含まれ、
さらに、下記以外にも要旨を逸脱しない範囲内で種々変
更して実施することができる。 （１）上記各実施形態では、半導体チップ３０をフリッ
プチップ実装によりプリント配線板１０に実装したが、
これに限らず、ワイヤボンディング法によって実装して
もよい。 （２）また、半導体チップ３０はメモリＩＣに限らず、
例えばロジックＩＣ、マイクロプロセッサ、汎用や専用
のデジタルシグナルプロセッサ、アナログＩＣ、ハイブ
リッドＩＣ等の半導体集積回路であってもよく、さら
に、例えばメモリＩＣ及びロジックＩＣのような異種の
半導体チップを組み合わせた混在型としてもよい。
説明した実施の形態に限定されるものではなく、例えば
次のような実施の形態も本発明の技術的範囲に含まれ、
さらに、下記以外にも要旨を逸脱しない範囲内で種々変
更して実施することができる。 （１）上記各実施形態では、半導体チップ３０をフリッ
プチップ実装によりプリント配線板１０に実装したが、
これに限らず、ワイヤボンディング法によって実装して
もよい。 （２）また、半導体チップ３０はメモリＩＣに限らず、
例えばロジックＩＣ、マイクロプロセッサ、汎用や専用
のデジタルシグナルプロセッサ、アナログＩＣ、ハイブ
リッドＩＣ等の半導体集積回路であってもよく、さら
に、例えばメモリＩＣ及びロジックＩＣのような異種の
半導体チップを組み合わせた混在型としてもよい。
【図１】 本発明の一実施形態を示すチップ実装工程及
びテスト工程の概略的斜視図
びテスト工程の概略的斜視図
【図２】 積層工程を示す概略的斜視図
【図３】 切断工程を示す概略的斜視図
【図４】 一枚のプリント配線板を示す部分拡大断面図
【図５】 プリント配線板の積層状態の部分拡大断面図
【図６】 完成したモジュールの断面図
１０……プリント配線板 １２……単位回路 １５……ビアバンプ １６……テストパッド ２０……テストプローブ ３０……半導体チップ
Claims (2)
- 【請求項１】 それぞれ半導体チップを搭載した複数枚
のプリント配線板を積層してなる半導体モジュールを製
造する方法であって、次の工程を含む半導体モジュール
の製造方法。 （ａ）前記半導体チップが接続される単位回路を複数形
成してなるプリント配線板に前記単位回路毎に前記半導
体チップを実装するチップ実装工程 （ｂ）前記半導体チップを実装したプリント配線板に対
し前記半導体チップを接続した前記単位回路の動作試験
を行うテスト工程 （ｃ）半導体チップが実装された単位回路の全てについ
て前記動作試験が合格した前記プリント配線板を複数枚
積層する積層工程 （ｄ）積層されたプリント配線板を前記単位回路毎に切
断して複数個の半導体モジュールに個片化する切断工程 - 【請求項２】 前記単位回路には前記動作試験時にテス
トプローブを接触させるためのテスト用パッドが延設さ
れ、このテスト用パッドは前記プリント配線板のうち前
記切断工程の実行により半導体モジュールの一部となる
領域の外に形成されていることを特徴とする半導体モジ
ュールの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070552A JP2001267492A (ja) | 2000-03-14 | 2000-03-14 | 半導体モジュールの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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