JP2005159139A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 半導体装置の製造歩留りを向上する。
【解決手段】 半導体ウエハにウエハプロセスを施した後に再配線を施し、裏面研削を行ってからダイシングしてチップ化し、バンプ電極が形成されていない端子２３を有する半導体チップ２を形成する。配線基板４１の端子４３上に半田ペースト５１を印刷してから、配線基板４１上に半導体チップ２および半田ボール６１を搭載し、リフロー処理を行って、配線基板４１の端子４３と半導体チップ２の端子２３とを半田ペースト５１を介して接合し、配線基板４１の端子４４と半田ボール６１とを接合する。その後、半導体チップ２と配線基板４１との間にアンダーフィル樹脂を形成してから、配線基板４１を切断して、各半導体装置に分離する。
【選択図】 図２０

Description

本発明は、半導体装置の製造技術に関し、特に、半導体チップを配線基板に搭載した半導体装置の製造技術に適用して有効な技術に関する。

特開２０００−２９４６０７号公報には、半導体ウエハに前工程処理を施して半導体ウエハの回路形成面に半導体素子、多層配線層、電極パッド、表面保護膜および開口部を形成してから、配線および絶縁層からなるパッド再配置層を形成して前記電極パッドよりも広い配列ピッチの電極パッドを形成し、それから半導体ウエハの裏面を研削した後で、その電極パッド上にバンプ電極を形成し、その後、半導体ウエハをダイシングしてチップ化する技術が記載されている（特許文献１参照）。
特開２０００−２９４６０７号公報

本発明者の検討によれば、次のことが分かった。

半導体ウエハをダイシングする前に、半導体ウエハの各電極パッド上に半田バンプのようなバンプ電極を形成した場合、バンプ電極の形成工程中に半導体ウエハが割れてしまう可能性がある。特に、半導体ウエハを裏面研削してその厚みを薄くした後に半導体ウエハの各電極パッド上にバンプ電極を形成する場合、裏面研削によって薄くなった半導体ウエハは反りやすくなっているので、バンプ電極の形成工程中に半導体ウエハが割れてしまう可能性がある。これは、半導体装置の製造歩留りを低下させる。

本発明の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、配線基板の複数の端子上に半田を供給してから、配線基板上に半導体チップを配置し、配線基板の複数の端子と半導体チップの複数の端子とを半田を介して接合するものである。

また、本発明は、配線基板の各基板領域の複数の端子上に半田を供給してから、配線基板の各基板領域上に半導体チップを配置し、配線基板の各基板領域の複数の端子と半導体チップの複数の端子とを半田を介して接合し、配線基板を切断して配線基板を各基板領域に分離するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

配線基板の複数の端子上に半田を供給してから、配線基板上に半導体チップを配置し、配線基板の複数の端子と半導体チップの複数の端子とを半田を介して接合することにより、半導体装置の製造歩留りを向上することができる。

また、配線基板の各基板領域の複数の端子上に半田を供給してから、配線基板の各基板領域上に半導体チップを配置し、配線基板の各基板領域の複数の端子と半導体チップの複数の端子とを半田を介して接合し、配線基板を切断して配線基板を各基板領域に分離することにより、半導体装置の製造歩留りを向上することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置の製造方法を図面を参照して説明する。

図１は、本発明の一実施の形態である半導体装置の製造工程（製造方法）を示す製造プロセスフロー図である。図２は、本実施の形態の半導体装置の製造工程中における半導体ウエハの概念的な平面図、図３はその要部平面図（部分拡大平面図）、図４はその要部断面図であり、ウエハ・プロセス工程後の半導体ウエハの平面図、要部平面図および要部断面図が示されている。また、図４は、図３のＡ−Ａ線の断面図にほぼ対応する。

まず、例えば単結晶シリコンなどからなる半導体ウエハ（半導体基板）１を準備し（ステップＳ１）、その半導体ウエハ１に対してウエハ・プロセスを施す（ステップＳ２）。ここでウエハ・プロセスは、前工程とも呼ばれ、一般的に、半導体ウエハ１の主面上または表層部分に種々の半導体素子または半導体集積回路を形成し、配線層（およびパッド電極）を形成し、表面保護膜を形成した後、半導体ウエハに形成された複数の半導体チップ領域の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。

ウエハ・プロセスを施された半導体ウエハ１は、例えば平面略円形状の形状を有し、その主面には、例えば長方形状の複数の半導体チップ領域（単位集積回路領域）２ａが、図２の上下左右方向に規則的に並んで配置されている。半導体チップ領域２ａは、後述するウエハダイシング工程で各半導体チップ領域２ａ間のスクライブ領域（スクライブライン）３に沿って半導体ウエハ１をダイシングしたときに、それぞれ個片の半導体チップ２となる領域に対応する。

図３および図４には、一つの半導体チップ領域２ａおよびその周囲近傍領域が示されている。各半導体チップ領域２ａには複数のパッド電極（ボンディングパッド、電極パッド）４が設けられており、このパッド電極４は、半導体チップ領域２ａの四辺近傍にその四辺に沿って複数個並んで配置されている。パッド電極４は、半導体チップ領域２ａに形成された半導体素子または半導体集積回路に配線層（内部配線層）などを介して電気的に接続されている。プローブなどをパッド電極４に当てて各半導体チップ領域２ａの電気的試験を行うことも可能である。

半導体チップ領域２ａの主面で露出するパッド電極４の寸法（ここでは幅または一辺の長さ）およびピッチは、それぞれ、例えば０．０５５ｍｍ程度および０．０６５ｍｍ程度とすることができる。

また、図４においては、半導体ウエハ１上に半導体素子または半導体集積回路や層間絶縁膜および配線層（内部配線層）が形成された領域として半導体素子形成領域５が示されており、この半導体素子形成領域５上に表面保護用の保護膜６が形成されている。パッド電極４は、保護膜６の開口部から露出している。

半導体ウエハ１に上記のようなウエハ・プロセス（前処理）を行った後、再配線（再配置配線層の形成）を行う（ステップＳ３）。この再配線工程はウエハ状態で処理する。

再配置配線は、半導体チップ領域２ａのパッド電極４と、半導体チップ領域２ａを個片化して得られる半導体チップ２を所定の配線基板上に実装するための実装電極（本実施の形態では後述の端子２３に対応）とを電気的に接続する配線であって、ウエハ・プロセスの寸法に律則されるパッド電極４と、パッケージ・プロセスの寸法に律則される実装電極との寸法上の整合をとる機能を有する配線である。すなわち、上記実装電極の寸法（電極自体の寸法および隣接間隔やピッチ等）は配線基板側の寸法に律則されるため、パッド電極４の寸法（パッド自体の寸法および隣接間隔やピッチ等）よりも相対的に大きな寸法が必要となる。このため、ウエハ・プロセスに律則される微細なパッド電極４をそのまま実装電極に使用することはできない。そこで、パッド電極４を再配置配線を通じて半導体チップ領域２ａの主面の比較的大面積の空き領域に引き出し、その領域に相対的に大きな寸法の実装電極を配置するようにする。

図５は、本実施の形態の半導体装置の製造工程中における半導体ウエハの要部平面図、図６はその要部断面図であり、再配線工程（再配置配線層形成工程）後の半導体ウエハの要部平面図および要部断面図が示されている。なお、図６は図５のＢ−Ｂ線の断面図にほぼ対応する。また、図５は図３と同じ領域の平面図であり、図６は図４と同じ領域の断面図である。図７は、再配線工程（再配置配線層形成工程）を示す製造プロセスフロー図である。図８〜図１４は、図７の各工程段階に対応する半導体ウエハの要部断面図（部分拡大断面図）である。

図８には、ウエハ・プロセス（前処理）を行った後、再配線工程を行う前の状態の半導体ウエハ１の要部断面図が示されている。上記のように、ウエハ・プロセスにより、半導体ウエハ１の主面には、種々の半導体素子（半導体集積回路）と多層配線層（複数の配線層と絶縁膜とからなる多層配線構造）が形成され、その多層配線層のうちの最上の配線層には、パッド電極４が形成されている。パッド電極４は、例えばアルミニウムまたはアルミニウム合金などのような配線と同一の材料を同一工程時にパターン加工することで形成されている。なお、図８においては、半導体ウエハ１上に形成された複数の配線層および絶縁膜（層間絶縁膜）からなる多層配線構造１１を簡略化して図示している。

パッド電極４の表面は一部を除いて表面保護膜としての絶縁膜１２によって覆われている。絶縁膜１２は、例えば酸化シリコン膜、窒化シリコン膜またはこれらの積層膜からなる。絶縁膜１２上には、表面保護膜として例えばポリイミド樹脂などからなる相対的に厚い保護膜（保護樹脂膜）１３が形成されている。この保護膜１３および絶縁膜１２には、パッド電極４の一部が露出するような開口部１４が形成されている。なお、保護膜１３は、図４に示される保護膜６に対応し、ウエハ・プロセスを施した半導体ウエハ１においては、最上層となる。

ウエハ・プロセス（前処理）工程によって図８の構造が得られた後、図９に示されるように、半導体ウエハ１（の半導体素子を形成した側の主面）上にシード膜１５を形成する（ステップＳ３ａ）。シード膜１５は、例えばクロム（Ｃｒ）膜、銅（Ｃｕ）膜またはこれらの積層膜からなり、例えばスパッタリング法によって形成することができる。これにより、開口部１４で露出するパッド電極４上を含む保護膜１３上にシード膜１５が形成される。

次に、図１０に示されるように、フォトリソグラフィ法を用いて、半導体ウエハ１上に（すなわちシード膜１５上に）レジストパターン（フォトレジストパターン）１６を形成する（ステップＳ３ｂ）。レジストパターン１６は、再配置配線を形成すべき領域以外の領域に形成され、再配置配線を形成すべき領域では、シード膜１５が露出している。

次に、図１１に示されるように、例えばめっき法を用いて再配置配線（再配置配線層、再配線）１７を形成する（ステップＳ３ｃ）。例えば、レジストパターン１６から露出するシード膜１５上に、銅（Ｃｕ）膜１８およびニッケル（Ｎｉ）膜１９をめっき法で形成することで、銅（Ｃｕ）膜１８およびニッケル（Ｎｉ）膜１９の積層膜からなる再配置配線１７を形成することができる。

次に、図１２に示されるように、レジストパターン１６を除去する（ステップＳ３ｄ）。それから、軽いエッチングを行うことで、シード膜１５の再配置配線１７で覆われていない部分（すなわち除去前のレジストパターン１６によって覆われていた部分）を除去する。

次に、図１３に示されるように、半導体ウエハ１上に表面保護膜として例えばポリイミド樹脂などからなる保護膜（保護樹脂膜）２０を形成する（ステップＳ３ｅ）。すなわち保護膜１３上に再配置配線１７を覆うように保護膜２０を形成する。このため、再配置配線１７が保護膜２０により被覆される。最上層の保護膜２０をポリイミド樹脂などのような有機系絶縁膜とすることで、比較的軟らかい有機系絶縁膜を最上層として半導体チップの取り扱いを容易にすることができる。それから、保護膜２０に、再配置配線１７の一部を露出する開口部２１を形成する。

次に、図１４に示されるように、例えばめっき法を用いて、開口部２１で露出する再配置配線１７上に端子表面膜としての金（Ａｕ）膜２２を形成する（ステップＳ３ｆ）。本実施の形態では、半導体ウエハ１の各半導体チップ領域２ａの端子２３上にバンプ電極（バンプ）は形成しない。

再配置配線１７の開口部２１から露出する部分とその上の金膜２２とが、半導体チップ領域２ａ（半導体チップ２）の端子（外部端子、実装電極、ランド、パッド電極）２３として機能することができる。半導体ウエハ１の各半導体チップ領域２ａの端子２３では金膜２２が最上層として露出しており、この金膜２２は半導体チップ領域２ａ（半導体チップ２）の端子２３の表面膜として機能することができる。また、保護膜２０は最上層の保護膜として機能することができる。また、各半導体チップ領域２ａでは、保護膜２０に複数の開口部２１が形成されて再配置配線１７（および金膜２２）が露出され、それによって各半導体チップ領域２ａに複数の端子２３が形成される。

このようにして、ステップＳ３の再配線工程が行われる。

図５および図６では、上記保護膜２０と上記端子２３とが模式的に示されている。端子２３は再配置配線１７を介してパッド電極４に電気的に接続されており、パッド電極４を再配置配線１７を通じて半導体チップ領域２ａの主面の比較的大面積の空き領域に引き出し、その領域に相対的に大きな寸法およびピッチの端子２３を配置することができる。半導体チップ領域２ａの主面で露出する端子２３の寸法（ここでは直径）およびピッチは、それぞれ、例えば０．１２５ｍｍ程度および０．４ｍｍ程度とすることができ、また、それら複数の端子２３は半導体チップ領域２ａの主面上にアレイ状に配置することができる。このように、再配置配線１７を形成したことにより、半導体チップ領域２ａ（半導体チップ２）の端子２３の寸法およびピッチ（例えば上記のように端子２３の直径が０．１２５ｍｍ程度でピッチが０．４ｍｍ程度）を、半導体チップ領域２ａ（半導体チップ２）のパッド電極４の寸法およびピッチ（例えば上記のようにパッド電極４の幅が０．０５５ｍｍ程度でピッチが０．０６５ｍｍ）よりも大きくすることができる。

上記のようにして、ステップＳ３の再配線工程を行った後、半導体ウエハ１の裏面（半導体素子または半導体集積回路形成側の主面とは逆側の主面）を研削するバックグラインド（裏面研削）を行う（ステップＳ４）。これにより、半導体ウエハ１の厚みを薄くする。半導体ウエハ１の厚みを薄くすることで、後で個片化される半導体チップ領域２ａ（すなわち半導体チップ２）の厚みを薄くすることができる。

本実施の形態とは異なり、半導体ウエハ１の上記端子２３上にバンプ電極（バンプ）を形成している場合は、装置のハンドリングの問題などによりこのバックグラインドは困難であるが、本実施の形態では、半導体ウエハ１の端子２３上にバンプ電極（バンプ）を形成していないので、バックグラインド（裏面研削）による半導体ウエハ１の薄型化が可能である。また、後述のように、半導体ウエハ１を薄型化したことによる不具合（バンプ電極形成時の半導体ウエハの割れ）を防止できるので、裏面研削により例えば１００μｍ以下の厚みに半導体ウエハ１を薄くすることも可能である。

次に、半導体ウエハ１をダイシング（切断）する（ステップＳ５）。図１５は、半導体ウエハ１のダイシング工程の説明図であり、図６に対応する断面図が示されている。図１５に示されるように、半導体ウエハ１のダイシング工程では、例えば、半導体ウエハ１の裏面をダイシングテープ３１に貼り付けてから、高速回転されたブレード（ダイシングブレード）３２を用いて各半導体チップ領域２ａの間のスクライブ領域（スクライブライン）３に沿って半導体ウエハ１を切断またはダイシングする。半導体ウエハ１のダイシング工程では、フルダイシング（フルカット）、セミフルダイシング（セミカット）あるいはハーフダイシング（ハーフカット）など、いずれの手法で半導体ウエハ１をダイシングしてもよい。ダイシングにより半導体ウエハ１は、個々の半導体チップ領域２ａに分離され、個片化された半導体チップ２となる。

本実施の形態では、半導体ウエハ１をダイシングする前に、半導体ウエハ１の各半導体チップ領域２ａの端子２３上に半田バンプのようなバンプ電極は形成していない。このため、個片化された半導体チップ２の端子２３では、バンプ電極（バンプ）は形成されておらず、金膜２２が最上層として露出している。

このようにして、本実施の形態の半導体装置の製造工程（製造方法）に用いられる半導体チップ２が用意（製造）される。従って、半導体チップ２は、上記のようにウエハ・プロセスを経てウエハに形成された複数の半導体チップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施した、いわゆるウエハプロセスパッケージ（Ｗafer Process Package；以下、ＷＰＰと略す）である。

次に、予め用意していた配線基板（パッケージ基板、配線基板母体）４１に半田ペースト５１を印刷する（ステップＳ６）。図１６は、本実施の形態の半導体装置の製造工程（製造方法）に用いられる配線基板４１の平面図（全体平面図、上面図）、図１７はその要部断面図である。図１７は図１６のＣ−Ｃ線の断面図にほぼ対応する。

配線基板４１は、複数の基板領域（配線基板、単位配線基板領域）４１ａが繋がって形成された多連の配線基板（多連パッケージ基板、多数個取り基板）であり、後述する配線基板４１の切断工程で切断されて個々の基板領域（配線基板）４１ａに分離されるものである。各基板領域４１ａから一つの半導体装置が製造され、配線基板４１は複数の基板領域４１ａが図１６の上下左右方向に規則的に並んで配置された構造になっている。図１６には配線基板４１全体が示されており、図１７には、配線基板４１のうちの一つの基板領域４１ａおよびその周囲近傍領域が示されている。

配線基板４１は、例えば樹脂材料などからなる絶縁性の基材層（絶縁層、樹脂材料部分）４２を備えており、基材層４２の主面には、半導体チップ２の端子２３を接続するための複数の端子（ランド）４３と、半田ボールを接続するための複数の端子（ランド）４４とが形成されている。

半田ボールを接続するための端子４４は、配線基板４１の各基板領域４１ａの主面の周辺領域、すなわち各基板領域４１ａの四辺近傍にその四辺に沿って複数個並んで配置されている。半導体チップ２の端子２３を接続するための端子４３は、配線基板４１の各基板領域４１ａの主面の端子４４よりも内部側の領域にアレイ状に形成されている。この配線基板４１の各基板領域４１ａにおける端子４３の配列は、半導体チップ２における端子２３の配列に対応している。このため、配線基板４１の各基板領域４１ａにおける端子４３の寸法およびピッチは、半導体チップ２における端子２３の寸法およびピッチと同程度とすることができる。また、配線基板４１の各基板領域４１ａにおいて、端子４３と端子４４とは、基材層４２の主面上または内部に形成された配線または配線層（図示せず）を介して電気的に接続されている。また、半田レジスト層４５が、各端子４３および各端子４４を露出し、他の領域を覆うように、基材層４２上に形成されている。このため、配線基板４１の各基板領域４１ａの主面では、半田レジスト層４５から端子４３と端子４４とが露出した構造となっている。また、端子４３と端子４４とは、配線基板４１の同じ側の主面に形成されている。また、配線基板４１としては、複数の端子４３、複数の端子４４およびそれらを接続する配線（配線層）を有する種々の基板（配線基板）を用いることができる。例えば、配線基板４１として、複数の絶縁層と配線層とを積層した多層配線基板などを用いることもできる。

このような構造の配線基板４１に対して、ステップＳ６で半田ペースト５１を印刷する。図１８および図１９は、半田ペースト５１の印刷工程の説明図（要部断面図）であり、図１７に対応する領域の断面が示されている。

半田ペースト５１の印刷工程では、まず、図１８に示されるように、配線基板４１上に半田印刷用のマスク（メタルマスク、半田印刷マスク）５２を配置する（被せる）。マスク５２は、例えば金属板などからなり、配線基板４１の端子４３を露出するための複数の開口部５３を有している。従って、マスク５２における開口部５３の配列は、配線基板４１における端子４３の配列に対応する。開口部５３の寸法や形状は配線基板４１における端子４３の寸法や形状と同程度とすることができる。このようなマスク５２を配線基板４１上に位置合わせして配置することで、各開口部５３の下に配線基板４１の端子４３を位置させる。

次に、マスク５２上に所定量の半田ペースト５１を塗布し、これを図１９に示されるようにスキージ（印刷スキージ）５４の移動により引き伸ばす。これにより、半田ペースト５１をマスク５２（の開口部５３）を介して配線基板４１の主面上に一括的に、かつ、端子４３上に選択的に供給（塗布または印刷）する。このように、印刷法を用いて、配線基板４１の各基板領域４１ａの複数の端子４３上に半田（半田ペースト５１）を供給する。半田ペースト５１は、フラックスを含有することもできる。

もしマスク５２の開口部５３が小さいと、半田ペースト５１の半田粒子が開口部５３を通過しにくくなり、半田ペースト５１を配線基板４１の端子４３上に的確に供給するのが難しくなる。マスク５２の開口部５３の寸法は、配線基板４１の端子４３の寸法と同程度とすることができ、配線基板４１の端子４３の寸法は半導体チップ２の端子２３の寸法と同程度とすることができる。本実施の形態で用いられる半導体チップ２は上記のように再配線を施した（再配置配線１７を形成した）ＷＰＰであるので、半導体チップ２の主面で露出する端子２３の寸法およびピッチを相対的に大きくすることができる（上記の例では半導体チップ２の端子２３の直径は例えば０．１２５ｍｍ程度である）。このため、半導体チップ２の端子２３および配線基板４１の端子４３の寸法を比較的大きくすることができ、それに伴いマスク５２の開口部５３も比較的大きくすることができる。例えば、マスク５２の開口部５３の直径を１００μｍ以上とすることができる。本発明者の検討によれば、マスク５２の開口部５３の直径は１００μｍ以上であることが好ましい。マスクの開口部５３の寸法を比較的大きく（好ましくは直径１００μｍ程度以上に）することにより、マスク５２を用いて配線基板４１に半田ペースト５１を印刷する際に、半田ペースト５１の半田粒子はマスク５２の開口部５３を容易に通過し、半田ペースト５１を配線基板４１の端子４３上に的確に供給（塗布または印刷）することができる。また、端子４３の寸法およびピッチを大きくすることにより、配線基板４１の製造コストも低減できる。従って、半導体チップ２としては、種々の半導体チップ（再配線を施していない半導体チップを含む）を用いることができるが、本実施の形態のように再配線を施した（再配置配線１７を形成した）半導体チップ、すなわちＷＰＰからなる半導体チップ２を用いることがより好ましい。

上記のようにして配線基板４１に半田ペースト５１を印刷して配線基板４１の端子４３上に半田（半田ペースト５１）を供給した後、配線基板４１上に半導体チップ２を搭載（配置）する（ステップＳ７）。それから、配線基板４１に半田ボール６１を搭載（配置）する（ステップＳ８）。図２０は、半導体チップ２および半田ボール６１の搭載工程の説明図（要部断面図）であり、図１７に対応する領域の断面が示されている。図２１は、配線基板４１に半導体チップ２および半田ボール６１を搭載した状態を示す配線基板４１全体の平面図（全体平面図、上面図）であり、図１６に対応する平面図である。

配線基板４１に搭載する半導体チップ２は、上記ステップＳ１〜Ｓ５のようにして製造された半導体チップ２である。図２０および図２１に示されるように、半導体チップ２の搭載工程（ステップＳ７）では、配線基板４１の端子４３を形成している側の主面上に複数の半導体チップ２を搭載（配置）する。この際、配線基板４１の各基板領域４１ａの複数の端子４３と半導体チップ２の複数の端子２３とが、半田印刷工程（ステップＳ６）で端子４３上に供給（印刷）した半田（半田ペースト５１）を介して対向するように、配線基板４１の各基板領域４１ａ上に半導体チップ２を搭載（配置）する。このため、半導体チップ２の各端子２３と配線基板４１の各基板領域４１ａの各端子４３とが、間に半田ペースト５１を介在して互いに対向し、平面的にほぼ重なることになる。

半田ボール６１の搭載工程（ステップＳ８）では、図２０および図２１に示されるように、複数の半田ボール６１を、配線基板４１の各基板領域４１ａの複数の端子４４上に搭載（配置）する。各半田ボール６１にはフラックスを塗布しておけば、このフラックスによって半田ボール６１を配線基板４１の端子４４上に仮固定することができる。ここで、フラックスは、半田の酸化皮膜を除去するとともに、再酸化を防止して表面の清浄度を保つように機能することができる。

また、本実施の形態では、図１８および図１９に示されるように、配線基板４１の端子４３に対応する開口部５３をマスク５２に設けることで、配線基板４１の端子４３上に半田ペースト５１を選択的に供給（印刷）し、配線基板４１の端子４４上には半田ペースト５１を供給（印刷）していないが、他の形態として、マスク５２に配線基板４１の端子４３に対応する開口部５３に加えて配線基板４１の端子４４に対応する開口部も設けることで、ステップＳ６の半田ペースト５１の印刷工程で配線基板４１の端子４３および端子４４上に半田ペースト５１を供給（印刷）することもできる。この場合、配線基板４１の端子４４上の半田ペースト５１（の粘着性）により半田ボール６１を仮固定することもできる。

ステップＳ７およびステップＳ８により半導体チップ２および半田ボール６１を配線基板４１に搭載（配置）した後、リフロー処理（半田リフロー処理）などの熱処理を行う（ステップＳ９）。図２２は、ステップＳ９のリフロー工程後の状態を示す説明図（要部断面図）であり、図１７に対応する領域の断面が示されている。

例えば、上記のように各基板領域４１ａに半導体チップ２および半田ボール６１が搭載された配線基板４１を図示しないリフロー炉などに通し、これによって半田を加熱して溶融して、配線基板４１の各基板領域４１ａの端子４３と半導体チップ２の端子２３とを半田ペースト５１を介して接合し、かつ配線基板４１の各基板領域４１ａの端子４４と半田ボール６１とを接合する。図２２に示されるように、配線基板４１の各端子４４と各半田ボール６１とが接合されて電気的に接続され、半導体チップ２の端子２３と配線基板４１の端子４３とは、半田ペースト５１がリフロー処理（熱処理）で一旦溶融し固化したことにより形成された半田部５１ａを介して接合されて電気的に接続される。

また、本実施の形態では、半導体チップ２の端子２３の寸法と配線基板４１の端子４３の寸法とを同程度とすることが好ましく、両者が同じであれば更に好ましい。これにより、リフロー処理により半田（半田ペースト５１または半田部５１ａ）を介して半導体チップ２の端子２３と配線基板４１の端子４３とを接合した際に、接合部に応力が発生するのを抑制または防止することができる。このため、配線基板４１の端子４３と半導体チップ２の端子２３との電気的接続の信頼性を向上することができる。

次に、半導体チップ２と配線基板４１の間をアンダーフィル樹脂７１で封止するアンダーフィル工程を行う（ステップＳ１０）。図２３は、ステップＳ１０のアンダーフィル工程後の状態を示す説明図（要部断面図）であり、図１７に対応する領域の断面が示されている。

アンダーフィル樹脂７１は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いてアンダーフィル樹脂７１を形成することもできる。例えばペースト状または液状の上記樹脂材料を半導体チップ２と配線基板４１の間に充填し（満たし）、加熱するなどして上記樹脂材料を硬化することによりアンダーフィル樹脂７１を形成することができる。アンダーフィル樹脂７１により、半導体チップ２の端子２３と配線基板４１の端子４３との（半田部５１ａを介した）接合部が封止され、保護される。

次に、配線基板４１を切断（ダイシング）して個片に分離（個片化）する（ステップ１１）。図２４は、ステップＳ１１の配線基板４１の切断工程の説明図（要部断面図）であり、図１７に対応する領域の断面が示されている。図２５は、ステップＳ１１の配線基板４１の切断工程により個片化された本実施の形態の半導体装置８０であり、図２６は、その平面図である。図２５は図２４に対応する断面が示されている。また、図２６には、外部端子としての半田ボール６１が設けられた側の面、すなわち半導体装置８０の外部基板（マザーボード）などに搭載される実装面が示されており、図２６のＤ−Ｄ線の断面が図２５にほぼ対応する。

配線基板４１を切断する際には、図２４に示されるように、各基板領域４１ａの間を、例えば高速回転されたブレード（ダイシングブレード）７２などを用いて切断（ダイシング）し、配線基板４１を各基板領域４１ａに分離する。これにより、図２５および図２６に示されるように、個片化された半導体装置（半導体パッケージ）８０が得られる。

各半導体装置８０は、切断後の基板領域４１ａからなる配線基板８１と、配線基板８１上に搭載された半導体チップ２と、半導体チップ２と配線基板８１の間を満たすアンダーフィル樹脂７１と、配線基板８１の端子４４に接合された複数の半田ボール６１とを有している。半導体チップ２の端子２３はアンダーフィル樹脂７１によって封止された半田部５１ａを介して配線基板８１の端子４３に接合され、電気的に接続されている。このため、半導体チップ２に形成された半導体素子または半導体集積回路は、半導体チップ２の内部配線層（図示せず）、半導体チップ２のパッド電極４、半導体チップ２の再配置配線１７、半導体チップ２の端子２３、半田部５１ａ、配線基板８１の端子４３、配線基板８１の配線（図示せず）および配線基板８１の端子４４を介して半田ボール６１に電気的に接続されており、半田ボール６１は半導体装置８０の外部端子として機能することができる。

また、半田ボール６１のピッチは、半導体チップ２の端子２３のピッチよりも大きくすることができ、例えば半田ボール６１のピッチを０．５ｍｍ程度とすることができる。また、半田ボール６１の直径は、例えば０．３５ｍｍ程度とすることができ、半田ボール６１の高さ（配線基板４１の半田ボール６１搭載側の主面に垂直な方向の高さ）は、例えば０．３ｍｍ程度とすることができる。このように、半導体チップ２を配線基板８１（配線基板４１）に搭載（マウント）することで、半導体チップ２の外部端子としての端子２３のピッチよりも半導体装置８０の外部端子としての半田ボール６１のピッチを大きくすることができ、外部端子のピッチの拡大が可能になる。また、半導体チップ２と半田ボール６１とを配線基板８１（配線基板４１）の同じ主面に搭載することで、半導体装置８０の上面８２（すなわち配線基板８１の半導体チップ２および半田ボール６１搭載面とは逆側の主面）の使用も可能になり、また複数の半導体装置８０を積層することも可能になる。また、図２５および図２６に示される半導体装置８０は、ＢＧＡ（Ball Grid Array）パッケージ形態の半導体装置として機能することができる。

本実施の形態とは異なり、ステップＳ４の半導体ウエハ１のバックグラインド工程後でステップＳ５の半導体ウエハ１のダイシング工程の前に、半導体ウエハ１の各半導体チップ領域２ａの各端子２３上にバンプ電極（半田バンプや金バンプなど）を形成することも考えられる。しかしながら、半導体ウエハ１が薄いと半導体ウエハ１に反りが発生しやすいので、バックグラインド工程で半導体ウエハ１を薄くしてから半導体ウエハ１の各半導体チップ領域２ａの各端子２３上にバンプ電極を形成すると、バンプ電極の形成工程中やその間の搬送中などに半導体ウエハ１が割れてしまう可能性がある。これは、半導体装置の製造歩留りを低下させる。また、バックグラインド工程は半導体ウエハ１の表面（半導体素子または半導体集積回路形成側の主面）側を押圧しながら半導体ウエハ１の裏面を研削するので、ステップＳ４の半導体ウエハ１のバックグラインド工程前に半導体ウエハ１の各半導体チップ領域２ａの各端子２３上にバンプ電極（半田バンプや金バンプなど）を形成したとすると、バックグラインド工程中にバンプ電極が損傷してしまう可能性がある。

それに対して、本実施の形態では、ステップＳ３の再配線工程後、半導体ウエハ１の各半導体チップ領域２ａの各端子２３上にバンプ電極を形成せずに、ステップＳ４のバックグラインド工程およびステップＳ５の半導体ウエハ１のダイシング工程を行う。半導体ウエハ１のダイシング工程（ステップＳ５）前には半導体ウエハ１の各半導体チップ領域２ａの各端子２３上にバンプ電極を形成しないので、バンプ電極形成工程に起因して半導体ウエハ１が割れてしまうのを防止することができる。このため、半導体ウエハ１の厚みを薄くして半導体ウエハ１が反りやすくなったとしても、半導体ウエハ１が割れてしまうのを防止することができる。このため、半導体装置の製造歩留りを向上できる。また、半導体ウエハ１を薄くして、半導体チップ２の厚みを薄くすることができるので、半導体装置８０の薄型化が可能になる。

また、本実施の形態とは異なり、ステップＳ５の半導体ウエハ１のダイシング工程によって個片化された半導体チップ２に対して半田バンプなどを形成することも考えられる。しかしながら、個片化された半導体チップ２に対して半田工程（半田印刷や半田ボール形成など）などを行うことは、半導体チップ２の寸法が小さいため半導体チップ２の固定などが容易ではなく、半導体装置の製造工程を複雑化し、また作業性も悪い。このため、半導体装置の製造コストを増大させる。

それに対して、本実施の形態では、半導体ウエハ１やそれを個片化した半導体チップ２に対して半田バンプなどを形成せず、半導体チップ２を搭載するための配線基板４１に対して半田印刷を行う（ステップＳ６）。個片化した半導体チップ２に対して半田工程を行わず、半導体チップ２を搭載するための配線基板４１に対して半田印刷を行うので、半導体装置の製造工程を簡略化でき、半田印刷工程の作業性を向上することができる。このため、半導体装置の製造コストを低減できる。

本実施の形態は、上記のように半導体ウエハ１の厚みを薄くして半導体ウエハ１が反りやすくなったとしても、半導体ウエハ１が割れてしまうのを防止することができるので、比較的薄い半導体チップ２を用いる場合に適用すれば効果が大きい。このため、本実施の形態は、半導体ウエハ１をバックグラインド（ステップＳ４）して半導体ウエハ１を薄くした後に半導体ウエハ１をダイシング（ステップＳ５）して個片化した半導体チップ２を用いる場合に適用すれば、より有効である。また、本実施の形態は、半導体チップ２の全厚み（半導体ウエハ１の裏面に対応する半導体チップ２の裏面から半導体チップ２の最上層の保護膜２０の上面までの厚みに対応）が２００μｍ以下の場合に適用すれば好ましく、全厚みが１５０μｍ以下の場合に適用すればより好ましく、全厚みが１００μｍ以下の場合に適用すれば更に好ましい。

半導体チップ２を搭載するための配線基板４１は、上記のように、複数の基板領域４１ａがマトリクス状に配列した多数個取りの配線基板４１を用いることができる。このため、配線基板４１の複数の基板領域４１ａに対して一括して半田ペースト５１を印刷することができる。配線基板４１は半導体チップ２や基板領域４１ａよりも大きな寸法を有しているので、配線基板４１に対して半田ペースト５１を容易に印刷することができ、半田印刷の作業性も高い。このため、半導体装置の製造コストも低減できる。このように、半導体ウエハ１や半導体チップ２に対して半田印刷を施さずに配線基板４１（基板領域４１ａ）側に半田印刷を施すことで、半導体装置の製造工程を簡略化し、半田印刷の作業性を向上し、半導体装置の製造歩留りも向上できる。また、半導体装置の製造コストも低減できる。

また、本実施の形態では、配線基板４１に半田ペースト５１を印刷している（ステップＳ６）ので、半導体チップ２の端子２３と配線基板４１の端子４３との接合材（ここでは半田ペースト５１）を配線基板４１上に、容易にかつ低コストで形成することができる。また、印刷法により半田ペースト５１を配線基板４１の端子４３上に供給しているので、配線基板４１の端子４３上の半田ペースト５１の膜の膜厚を比較的厚くすることができる。このため、半導体チップ２の端子２３上に半田バンプや金バンプなどのバンプ電極を形成していなくとも、半田ペースト５１を介して半導体チップ２の端子２３と配線基板４１の各基板領域４１ａの端子４３とを確実に接合することができる。従って、半導体チップ２の端子２３と配線基板８１（配線基板４１）の電気的接続の信頼性を向上し、半導体装置８０の信頼性を向上することができる。また、半導体装置の製造工程を簡略化し、半導体装置の製造コストを低減できる。

また、本実施の形態では、半導体チップ２として、再配線を施して端子の寸法およびピッチを拡大した半導体チップ（すなわちＷＰＰ）を用いているので、半導体チップ２の端子２３に接合すべき配線基板４１の各基板領域４１ａの端子４３の寸法およびピッチを比較的大きくすることができ、半田印刷マスク（マスク５２）で半田（半田ペースト５１）を配線基板４１の端子４３上に供給する簡易的な手法を用いることができる。このため、半導体チップ２の端子２３と配線基板４１の各基板領域４１ａの端子４３とを低コストで確実に接合することができる。また、配線基板４１の端子４３のピッチを比較的大きくできることにより、配線基板４１の隣り合う端子４３間が半田ペースト５１によってショートしてしまうのを防止できる。このため、半導体チップ２の端子２３と配線基板８１（配線基板４１）の電気的接続の信頼性を向上し、半導体装置８０の信頼性を向上することができる。また、印刷法を用いることにより、配線基板４１の多数の端子４３に一括で半田ペースト５１を印刷（供給）することができるので、マイコンやＡＳＩＣなどの多ピン系の半導体チップを配線基板４１に搭載する場合により有効である。

また、本実施の形態のようにステップＳ６において半田ペースト５１を配線基板４１に印刷して配線基板４１の端子４３上に半田印刷膜を形成する代わりに、他の形態として、配線基板４１の各基板領域４１ａの端子４３上にめっき法で半田めっき膜を形成することもできる。但し、めっき法で形成した半田めっき膜は印刷法により形成した半田印刷膜よりも膜厚が薄くなりやすいので、本実施の形態のように印刷法により半田ペースト５１を配線基板４１に印刷した方が、信頼性およびコストの面で、より好ましい。

また、半導体チップ２の厚みを半田ボール６１の高さよりも小さく（薄く）すると、本実施の形態の半導体装置８０のように、半導体チップ２と半田ボール６１とを配線基板８１（配線基板４１、基板領域４１ａ）の同じ主面に搭載することができる。半導体チップ２の厚みは、例えば０．１５ｍｍ程度とすることができる。配線基板８１（配線基板４１）の同じ主面に半導体チップ２と半田ボール６１とを搭載することで、半導体装置８０の全厚みを薄くすることができ、半導体装置８０の薄型化が可能になる。また、配線基板８１（配線基板４１）の同じ主面に半導体チップ２と半田ボール６１とを搭載することで、半導体チップ２の接合と半田ボール６１の接合とを１回のリフロー工程（ステップＳ９に対応）で行うことが可能になる。これにより、半導体装置の製造工程数を低減できる。また、本実施の形態では、半導体チップ２の厚みを半田ボール６１の高さよりも小さく（薄く）するために、半導体ウエハ１のバックグラインド（ステップＳ４）により半導体ウエハ１の厚みを薄くしたとしても、上記のようにバックグラインド工程（ステップＳ４）後で半導体ウエハ１のダイシング工程（ステップＳ５）前に半導体ウエハ１に対してバンプ電極の形成工程などを行わないので、半導体ウエハ１の反りに起因して半導体ウエハ１が割れてしまうのを防止することができる。これにより、半導体装置の製造歩留りを向上できる。

また、本実施の形態では、半導体チップ２と半田ボール６１とを配線基板８１（配線基板４１、基板領域４１ａ）の同じ主面に搭載しているが、他の形態として、半導体チップ２と半田ボール６１とを配線基板８１（配線基板４１、基板領域４１ａ）の互いに逆側の主面に搭載することもできる。図２７は、他の実施の形態の半導体装置８０ａの断面図であり、図２５に対応する。図２７の半導体装置８０ａは、配線基板８１（配線基板４１、基板領域４１ａ）の一方の主面上に端子（ランド）２３を形成してこの主面に半導体チップ２を搭載し、配線基板８１（配線基板４１、基板領域４１ａ）の反対側の主面上に端子（ランド）４３を形成して半田ボール６１を接合したこと以外は、上記半導体装置８０とほぼ同様の構成を有している。図２７の半導体装置８０ａは、ステップＳ７の半導体チップ２の搭載後に、リフロー（半田リフロー）を行って半導体チップ２の端子２３と配線基板４１の端子４３とを接合してから、ステップＳ８において配線基板４１の半導体チップ２搭載面とは反対側の主面に半田ボール６１を搭載し、ステップＳ９でリフロー（半田リフロー）を行って半田ボール６１を配線基板４１の端子４４に接合すること以外は、上記半導体装置８０とほぼ同様の製造工程によって製造することができる。但し、本実施の形態の半導体装置８０ように半導体チップ２と半田ボール６１とを配線基板８１（配線基板４１、基板領域４１ａ）の同じ面に搭載すれば、半導体装置の全厚みを薄くすることができ、また、半導体チップ２の接合と半田ボール６１の接合とを１回のリフロー工程（ステップＳ９に対応）で行うことが可能になるので、より好ましい。

また、上記半導体装置８０は、半導体チップ２と半田ボール６１とを配線基板８１（配線基板４１）の同じ主面に搭載しているので、半導体装置８０の上面８２の使用も可能である。このため、本実施の形態の半導体装置は、積層して用いることもできる。図２８は、複数の半導体装置（半導体パッケージ）を積層する工程を説明するためのプロセスフロー図である。図２９および図３０は、複数の半導体装置（半導体パッケージ）を積層する工程の説明図（断面図）である。

図１のような製造工程に従って製造された半導体装置８０ｂを準備する。半導体装置８０ｂは、上記半導体装置８０とほぼ同様の構造を有しているが、配線基板８１の周辺部に設けられた半田ボール６１の配列が複数列となっている。なお、半導体装置８０ｂにおける半田ボール６１の配列を半導体装置８０と同様にすることもできる。また、上記半導体装置８０の半田ボール６１の配列を複数列とすることもできる。

それから、図２９に示されるように、半導体装置８０ｂの上面（すなわち配線基板８１の半導体チップ２および半田ボール６１搭載面とは逆側の主面）８２ｂに半田ペースト９２を印刷する（ステップＳ２１）。この際、配線基板８１の半田ボール６１搭載面とは逆側の主面上に形成され、かつ配線基板８１の図示しない配線層やスルーホール内に形成された導体などを介して配線基板８１の端子４４に電気的に接続された端子（ランド、図示せず）上に選択的に半田ペースト９２を印刷（供給）する。

その後、半導体装置８０ｂの上面８２ｂ上に半導体装置（半導体パッケージ）９３ａを搭載する（ステップＳ２２）。半導体装置９３ａは、フィルム基板９４の一方の主面に半導体チップ９５および複数の半田ボール９６を接合し、半導体チップ９５とフィルム基板９４との間にアンダーフィル樹脂９７を形成したものである。半導体装置８０ｂ上に半導体装置９３ａを搭載する際には、半導体装置８０ｂの配線基板８１の端子上に半田ペースト９２を介して半導体装置９３ａの半田ボール９６が接着または接合するようにする。なお、図３０においては、半導体装置９３ａ上に、半導体装置９３ａと同様の構造を有するもう一つの半導体装置９３ｂも半田ペースト９８を介して搭載されている。

それから、リフロー（半田リフロー）を行う（ステップＳ２３）。これにより、半導体装置８０ｂの配線基板８１の端子と半導体装置９３ｂの半田ボール９６とを（半田ペースト９２を介して）接合し、電気的に接続する。また、半導体装置９３ｂの半田ボール９６も（半田ペースト９８を介して）半導体装置９３ａのフィルム基板９４の端子に接合され、電気的に接続される。

このようにして、複数の半導体装置（ここでは半導体装置８０ｂ，９３ａ，９３ｂ）が積み重ねられた構造（半導体装置）が得られる。上記のように、半導体装置８０，８０ｂは、配線基板８１（配線基板４１、基板領域４１ａ）の同じ面に半導体チップ２および半田ボール６１を搭載しているので、図３０に示されるように、半導体装置８０ｂの上面８２ｂ（または半導体装置８０の上面８２）上に他の半導体装置を搭載することができる。これにより、積層型の半導体装置を得ることができる。また、半導体装置８０ｂの上面８２ｂ（または半導体装置８０の上面８２）には、他の半導体装置または半導体パッケージやコンデンサなどの電子装置を搭載することもでき、モバイル機器やストレージカードの小型化、高集積化などにも有効である。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明の半導体装置の製造方法は、半導体チップを配線基板に搭載した半導体パッケージ形態の半導体装置に適用できる。

本発明の一実施の形態である半導体装置の製造工程（製造方法）を示す製造プロセスフロー図である。 半導体装置の製造工程中における半導体ウエハの概念的な平面図である。 図２の半導体ウエハの要部平面図である。 図２の半導体ウエハの要部断面図である。 半導体装置の製造工程中における半導体ウエハの要部平面図である。 図５の半導体ウエハの要部断面図である。 再配線工程を示す製造プロセスフロー図である。 再配線工程中の半導体ウエハの要部断面図である。 図８に続く再配線工程中の半導体ウエハの要部断面図である。 図９に続く再配線工程中の半導体ウエハの要部断面図である。 図１０に続く再配線工程中の半導体ウエハの要部断面図である。 図１１に続く再配線工程中の半導体ウエハの要部断面図である。 図１２に続く再配線工程中の半導体ウエハの要部断面図である。 図１３に続く再配線工程中の半導体ウエハの要部断面図である。 半導体ウエハのダイシング工程の説明図である。 基板の平面図である。 図１６の基板の要部断面図である。 半田ペーストの印刷工程の説明図である。 半田ペーストの印刷工程の説明図である。 半導体チップおよび半田ボールの搭載工程の説明図である。 半導体チップおよび半田ボールを搭載した状態を示す基板全体の平面図である。 リフロー工程後の状態を示す説明図である。 アンダーフィル工程後の状態を示す説明図である。 基板の切断工程の説明図である。 基板の切断工程により個片化された半導体装置の断面図である。 図２５の半導体装置の平面図である。 本発明の他の実施の形態である半導体装置の断面図である。 複数の半導体装置を積層する工程を説明するためのプロセスフロー図である。 複数の半導体装置を積層する工程の説明図である。 複数の半導体装置を積層する工程の説明図である。

符号の説明

１ 半導体ウエハ
２ 半導体チップ
２ａ 半導体チップ領域
３ スクライブ領域
４ パッド電極
５ 半導体素子形成領域
６ 保護膜
１１ 多層配線構造
１２ 絶縁膜
１３ 保護膜
１４ 開口部
１５ シード膜
１６ レジストパターン
１７ 再配置配線
１８ 銅膜
１９ ニッケル膜
２０ 保護膜
２１ 開口部
２２ 金膜
２３ 端子
３１ ダイシングテープ
３２ ブレード
４１ 配線基板
４１ａ 基板領域
４２ 基材層
４３ 端子
４４ 端子
４５ 半田レジスト層
５１ 半田ペースト
５１ａ 半田部
５２ マスク
５３ 開口部
５４ スキージ
６１ 半田ボール
７１ アンダーフィル樹脂
７２ ブレード
８０ 半導体装置
８０ａ 半導体装置
８０ｂ 半導体装置
８１ 配線基板
８２ 上面
８２ｂ 上面
９２ 半田ペースト
９３ａ 半導体装置
９３ｂ 半導体装置
９４ フィルム基板
９５ 半導体チップ
９６ 半田ボール
９７ アンダーフィル樹脂
９８ 半田ペースト

Claims (22)

1. 以下の工程を有することを特徴とする半導体装置の製造方法；
   （ａ）複数の第１端子を有する半導体チップを準備する工程、
   （ｂ）第１主面に複数の第２端子を有する配線基板を準備し、前記配線基板の前記複数の第２端子上に半田を供給する工程、
   （ｃ）前記配線基板の前記第１主面上に前記半導体チップを配置する工程、
   （ｄ）前記配線基板の前記複数の第２端子と前記半導体チップの前記複数の第１端子とを前記半田を介して接合する工程。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｂ）工程では、印刷法により前記配線基板の前記複数の第２端子上に前記半田を供給することを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記（ａ）工程で準備された前記半導体チップの前記複数の第１端子上には、バンプ電極が形成されていないことを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記（ｃ）工程では、前記配線基板の前記複数の第２端子と前記半導体チップの前記複数の第１端子とが前記半田を介して対向するように前記配線基板の前記第１主面上に前記半導体チップを配置し、
   前記（ｄ）工程では、熱処理により、前記配線基板の前記複数の第２端子と前記半導体チップの前記複数の第１端子とを前記半田を介して接合することを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記配線基板は複数の第３端子を有しており、前記配線基板の前記複数の第３端子上に複数のボール電極を形成する工程を更に有することを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記配線基板の前記第１主面に前記複数の第３端子が形成されていることを特徴とする半導体装置の製造方法。
7. 請求項５記載の半導体装置の製造方法において、
   前記半導体チップの厚みが前記ボール電極の高さよりも薄いことを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、
   前記配線基板は前記第１主面に複数の第３端子を有しており、
   前記（ｄ）工程前に、前記配線基板の前記複数の第３端子上に複数の半田ボールを配置する工程を更に有し、
   前記（ｄ）工程では、熱処理により、前記配線基板の前記複数の第２端子と前記半導体チップの前記複数の第１端子とを前記半田を介して接合し、前記配線基板の前記複数の第３端子と前記複数の半田ボールとを接合することを特徴とする半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法において、
   前記（ａ）工程は、
   （ａ１）半導体素子が形成された半導体ウエハを準備する工程、
   （ａ２）前記半導体ウエハの前記半導体素子形成側の主面とは逆側の主面を研削する工程、
   （ａ３）前記半導体ウエハをダイシングする工程、
   を有することを特徴とする半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、
    前記半導体チップの厚みが２００μｍ以下であることを特徴とする半導体装置の製造方法。
11. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）半導体素子、配線層、第１保護膜および前記第１保護膜から露出する複数のパッド電極が形成された半導体ウエハを準備する工程、
    （ａ２）前記第１保護膜上に前記複数のパッド電極に接続する再配置配線を形成する工程、
    （ａ３）前記半導体ウエハをダイシングする工程、
    を有することを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    前記（ａ２）工程後で前記（ａ３）工程前に、
    前記第１保護膜上に前記再配置配線を覆うように第２保護膜を形成し、前記第２保護膜の複数の開口部から前記再配置配線の一部を露出して前記複数の第１端子を形成する工程、
    を更に有することを特徴とする半導体装置の製造方法。
13. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程では、複数の前記半導体チップが準備され、
    前記（ｂ）工程では、それぞれ前記複数の第２端子を有する複数の基板領域を備えた前記配線基板を準備し、前記配線基板の前記各基板領域の前記複数の第２端子上に半田を供給し、
    前記（ｃ）工程では、前記配線基板の前記各基板領域上に前記半導体チップを配置し、
    前記（ｄ）工程では、前記配線基板の前記各基板領域の前記複数の第２端子と前記各半導体チップの前記複数の第１端子とを前記半田を介して接合し、
    前記（ｄ）工程後に、前記配線基板を切断して前記配線基板を前記各基板領域に分離する工程を更に有することを特徴とする半導体装置の製造方法。
14. 以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）それぞれ複数の第１端子を有する複数の半導体チップを準備する工程、
    （ｂ）それぞれ複数の第２端子を有する複数の基板領域を備えた配線基板を準備し、前記配線基板の前記各基板領域の前記複数の第２端子上に半田を供給する工程、
    （ｃ）前記配線基板の前記各基板領域上に前記半導体チップを配置する工程、
    （ｄ）前記配線基板の前記各基板領域の前記複数の第２端子と前記各半導体チップの前記複数の第１端子とを前記半田を介して接合する工程、
    （ｅ）前記配線基板を切断して前記配線基板を前記各基板領域に分離する工程。
15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｂ）工程では、印刷法により前記配線基板の前記各基板領域の前記複数の第２端子上に半田を供給することを特徴とする半導体装置の製造方法。
16. 請求項１４記載の半導体装置の製造方法において、
    前記（ａ）工程で準備された前記各半導体チップの前記複数の第１端子上には、バンプ電極が形成されていないことを特徴とする半導体装置の製造方法。
17. 請求項１４記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記配線基板の前記各基板領域の前記複数の第２端子と前記各半導体チップの前記複数の第１端子とが前記半田を介して対向するように前記配線基板の前記各基板領域上に前記半導体チップを配置し、
    前記（ｄ）工程では、熱処理により、前記配線基板の前記各基板領域の前記複数の第２端子と前記各半導体チップの前記複数の第１端子とを前記半田を介して接合することを特徴とする半導体装置の製造方法。
18. 請求項１４記載の半導体装置の製造方法において、
    前記配線基板の前記各基板領域は複数の第３端子を有しており、前記配線基板の前記各基板領域の前記複数の第３端子上に複数のボール電極を形成する工程を更に有することを特徴とする半導体装置の製造方法。
19. 請求項１４記載の半導体装置の製造方法において、
    前記配線基板の前記各基板領域は、前記複数の第２端子の形成面と同じ側の面に複数の第３端子を有しており、
    前記（ｄ）工程前に、前記配線基板の前記各基板領域の前記複数の第３端子上に複数の半田ボールを配置する工程を更に有し、
    前記（ｄ）工程では、熱処理により、前記配線基板の前記各基板領域の前記複数の第２端子と前記各半導体チップの前記複数の第１端子とを前記半田を介して接合し、前記配線基板の前記各基板領域の前記複数の第３端子と前記複数の半田ボールとを接合することを特徴とする半導体装置の製造方法。
20. 請求項１４記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）半導体素子が形成された半導体ウエハを準備する工程、
    （ａ２）前記半導体ウエハの前記半導体素子形成側の主面とは逆側の主面を研削する工程、
    （ａ３）前記半導体ウエハをダイシングする工程、
    を有することを特徴とする半導体装置の製造方法。
21. 請求項１４記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）半導体素子、配線層、第１保護膜および前記第１保護膜から露出する複数のパッド電極が形成された半導体ウエハを準備する工程、
    （ａ２）前記第１保護膜上に前記複数のパッド電極に接続する再配置配線を形成する工程、
    （ａ３）前記半導体ウエハをダイシングする工程、
    を有することを特徴とする半導体装置の製造方法。
22. 以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）半導体素子、配線層、第１保護膜および前記第１保護膜から露出する複数のパッド電極が形成された半導体ウエハを準備する工程、
    （ｂ）前記第１保護膜上に前記複数のパッド電極と複数の第１端子間を接続する再配置配線を形成する工程、
    （ｃ）前記第１保護膜上に前記再配置配線を覆うように第２保護膜を形成し、前記第２保護膜の複数の開口部から前記再配置配線の一部を露出して複数の第１端子を形成する工程、
    （ｄ）前記半導体ウエハの前記半導体素子形成側の主面とは逆側の主面を研削する工程、
    （ｅ）前記半導体ウエハをダイシングして、バンプ電極が形成されていない前記複数の第１端子をそれぞれ有する複数の半導体チップを準備する工程、
    （ｆ）それぞれ複数の第２端子および複数の第３端子を有する複数の基板領域を備えた配線基板を準備し、印刷法により前記配線基板の前記各基板領域の前記複数の第２端子上に半田を供給する工程、
    （ｇ）前記配線基板の前記各基板領域の前記複数の第２端子と前記各半導体チップの前記複数の第１端子とが前記半田を介して対向するように前記配線基板の前記各基板領域上に前記半導体チップを配置する工程、
    （ｈ）前記配線基板の前記各基板領域の前記複数の第３端子上に複数の半田ボールを配置する工程、
    （ｉ）熱処理により、前記配線基板の前記各基板領域の前記複数の第２端子と前記各半導体チップの前記複数の第１端子とを前記半田を介して接合し、前記配線基板の前記各基板領域の前記複数の第３端子と前記複数の半田ボールとを接合する工程、
    （ｊ）前記配線基板を前記各基板領域に分離する工程。
    
    

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