JP2010278040A - 半導体装置の製造方法および半導体装置 - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48763—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48764—Palladium (Pd) as principal constituent
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

【課題】半導体ウエハ、あるいは半導体チップの反りを抑制する。
【解決手段】半導体チップ１０の主面１０ａ上にパッド１１、パッド１１を露出するように主面１０ａ上を覆って形成される絶縁層１６、パッド１１を露出するように、絶縁層１６上に形成される絶縁膜２、絶縁膜２上に複数のパッド１１とそれぞれ電気的に接続される複数の再配線１７、再配線１７の一部を露出するように再配線１７上に形成される絶縁膜３、および複数の再配線１７の絶縁膜３から露出した領域にそれぞれ接合される複数のバンプ１８を順次形成する工程を有し、絶縁膜２および絶縁膜３のうちの何れか一方は、絶縁膜２または絶縁膜３よりも裏面１０ｂ側に形成された絶縁膜あるいは絶縁層の一部を露出するように、形成する。
【選択図】図２

Description

本発明は半導体装置およびその製造技術に関し、特に半導体チップのパッドが形成された主面上に配線を形成してパッドと異なる位置に電極端子を形成する半導体装置に適用して有効な技術に関する。
半導体装置パッケージとして、配線基板上に半導体チップをフリップチップ実装する技術がある。例えば、特開２００４−２１４５０１号公報（特許文献１）や、特開２００５−９３６５２号公報（特許文献２）には、半導体チップのパッドが形成された主面上に配線を形成してパッドと異なる位置に電極端子を形成する半導体装置が記載されている。
特開２００４−２１４５０１号公報 特開２００５−９３６５２号公報
近年では、１つの半導体チップで様々な実装形態に対応できるように、前記特許文献１あるいは２に示すように、半導体チップに形成された電極パッドの位置を、配線（再配線）を用いて別の位置に配置する再配線技術を適用した半導体装置が有効とされている。このような半導体装置は、ＷＰＰ（Wafer Process Package）、またはＷＬ−ＣＳＰ（Wafer Level Chip Scale Package）と呼称されている。
しかしながら、半導体装置の薄型化の要求もあり、再配線技術を適用した半導体ウエハの厚さを薄く形成すると、半導体ウエハに反りが発生することが、本願発明者の検討により明らかとなった。
この反りの問題は、上記の半導体装置の場合、半導体ウエハの表面（主面）に絶縁膜及び配線を形成した後に、半導体ウエハの厚さを低減するための研削工程を行う場合に発生しやすい。
詳細に説明すると、電極パッドの位置を変換するための配線を形成するために、半導体ウエハの主面に保護膜（絶縁膜）を形成し、更にこの配線を保護膜で被覆するため、再配線技術を適用しない半導体ウエハに比べ、半導体ウエハの主面に形成される保護膜の総厚が大きくなる。ここで、保護膜は、シリコンからなる半導体ウエハに比べて、線膨張係数が高い。そのため、半導体ウエハの表面側における収縮応力も増大し、薄く形成された半導体ウエハは、この収縮作用により反ってしまうことがわかった。
半導体ウエハに反りが生じると、外部端子となるバンプ電極を形成すること、半導体ウエハを洗浄すること、または半導体ウエハを搬送することなどが困難となるため、できるだけ半導体ウエハの反りを低減することが重要である。
なお、前記特許文献１のように、銅箔付きの接着シートを用いて、半導体ウエハの表面に配線を形成する技術では、銅箔が追加された分だけ、半導体ウエハの薄型化に対応すること困難となるだけでなく、製造コストも増加してしまう。
また、前記特許文献２のように、保護膜に凹部を形成する技術では、保護膜が一体に繋がった状態となっているため、この保護膜に生じる収縮応力を低減することが困難である。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体ウエハ、あるいは半導体チップの反りを抑制することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明の一つの実施の形態における半導体装置の製造方法は、
（ａ）主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域のそれぞれに形成された複数の第１電極、前記複数のデバイス領域のうちの隣り合うデバイス領域の間に形成されたスクライブ領域、および前記主面とは反対側に位置する裏面を有する半導体ウエハを準備する工程、
（ｂ）前記半導体ウエハの前記裏面を研削する工程、
（ｃ）前記複数の第１電極と電気的に接続される複数の導電性部材を前記主面側にそれぞれ配置する工程、
（ｄ）前記スクライブ領域に沿って前記半導体ウエハを分割し、複数の半導体チップを取得する工程、を含み、
前記主面は、複数の半導体素子が形成される半導体素子層、および前記半導体素子層上に複数の第１絶縁層を介して積層され、前記複数の半導体素子と電気的に接続される複数の第１配線を含み、
前記主面上には、前記複数の第１電極、前記第１電極と前記複数の半導体素子を電気的に接続する第２配線、および前記第１電極を露出するように前記第１、第２配線、および前記第１絶縁層を覆って形成される第２絶縁層が形成され、
前記（ａ）工程は、
（ａ１）前記第１電極を露出するように、前記第２絶縁層上に第１絶縁膜を形成する工程、
（ａ２）前記第１絶縁膜上に前記複数の第１電極とそれぞれ電気的に接続される複数の第３配線を形成する工程、
（ａ３）前記第３配線の一部を露出するように前記第３配線上に第２絶縁膜を形成する工程、を含み、
前記複数の導電性部材は、前記複数の第３配線の前記第２絶縁膜から露出した領域にそれぞれ接合され、
前記第１絶縁膜および前記第２絶縁膜のうちの何れか一方は、前記第１絶縁膜または前記第２絶縁膜よりも前記裏面側に形成された絶縁膜あるいは絶縁層の一部を露出するように、形成されるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、半導体ウエハの反りを抑制することができる。
本発明の実施の形態１である半導体装置の全体構造を示す平面図である。 図１に示すＡ−Ａ線に沿った断面図である。 図１に示す再配線の一部を拡大して示す要部拡大平面図である。 図３に示すＢ−Ｂ線に沿った要部拡大断面図である。 図３に示すＣ−Ｃ線に沿った要部拡大断面図である。 図３に示すＤ−Ｄ線に沿った要部拡大断面図である。 図１に示す再配線の一部を拡大した図であって、図３とは異なる領域を拡大して示す要部拡大平面図である。 図７に示すＢ−Ｂ線に沿った要部拡大断面図である。 図３および図８に示す再配線の周囲の変形例を示す要部拡大平面図である。 本発明の一実施の形態である半導体装置の製造方法におけるウエハ準備工程で準備する半導体ウエハの主面側の平面を示す平面図である。 図１０に示すＥ部を拡大した要部拡大平面図である。 図１１に示すＦ−Ｆ線に沿った要部拡大断面図である。 絶縁層上に絶縁膜を所定の形状で形成した状態を示す要部拡大平面図である。 図１３に示すＦ−Ｆ線に沿った要部拡大断面図である。 図１３に示す絶縁膜上に再配線を形成した状態を示す要部拡大平面図である。 図１５に示すＦ−Ｆ線に沿った要部拡大断面図である。 図１２に示す半導体ウエハを研削する工程を示す要部拡大断面図である。 図１７に示す裏面を研削した半導体ウエハに外部端子となるバンプを配置する工程を示す要部拡大断面図である。 本発明の実施の形態２の半導体装置の全体構造を示す平面図である。 図１９に示すＡ−Ａ線に沿った断面図である。 図１９に示す再配線の一部を拡大して示す要部拡大平面図である。 図２１に示すＢ−Ｂ線に沿った要部拡大断面図である。 図２１に示すＣ−Ｃ線に沿った要部拡大断面図である。 図２１に示すＤ−Ｄ線に沿った要部拡大断面図である 図１９に示す半導体装置に対する変形例である半導体装置の全体構造を示す平面図である。 図２５に示すＡ−Ａ線に沿った断面図である。 図１に示す半導体装置に対する変形例である半導体装置の全体構造を示す平面図である。 図２７に示すＡ−Ａ線に沿った断面図である。 図１９に示す半導体装置に対する第２の変形例である半導体装置の全体構造を示す平面図である。 図２９に示すＡ−Ａ線に沿った断面図である。 本発明の実施の形態５の半導体装置の全体構造を示す平面図である。 図３１に示すＡ−Ａ線に沿った断面図である。 本発明の実施の形態６の半導体装置の全体構造を示す平面図である。 図３３に示すＡ−Ａ線に沿った断面図である。 本発明の実施の形態７の半導体装置の全体構造を示す断面図である。 本発明の実施の形態８の半導体装置の全体構造を示す断面図である。 図３４に示す再配線の変形例を示す要部拡大断面図である。 図３７に示すバンプの変形例を示す要部拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
＜半導体装置の構造＞
本実施の形態では半導体チップに形成された電極パッドの位置を、配線（再配線）を用いて別の位置に配置する再配線技術を適用したＷＰＰ型半導体装置（以下、単にＷＰＰと記載する）を取り上げて説明する。
図１は本実施の形態の半導体装置の全体構造を示す平面図、図２は図１に示すＡ−Ａ線に沿った断面図である。また、図３は図１に示す再配線の一部を拡大して示す要部拡大平面図、図４、図５、図６はそれぞれ図３に示すＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿った要部拡大断面図である。なお、図１では、見易さのため、ＷＰＰの外部端子数を減らして示している。しかし、近年の半導体装置に対する、小型化、高機能化の要求から、半導体装置は小さい面積により多くの外部端子を形成する、所謂、狭ピッチ多ピン化が進められている。以下、実施の形態において説明する技術は、狭ピッチ多ピン化した半導体装置にも適用することができる。
本実施の形態の半導体装置であるＷＰＰ１は、主面１０ａ、主面１０ａ上に形成される複数のパッド（電極パッド）１１、および主面１０ａとは反対側に位置する裏面１０ｂを有する半導体チップ１０を有している。
半導体チップ１０は、例えばシリコン（Ｓｉ）からなる基材である半導体基板１２を有し、半導体基板１２の主面１０ａには、半導体素子層１２ａが配置され、半導体素子層１２ａに、例えばトランジスタやダイオードなど、複数の半導体素子が形成されている。
半導体素子層１２ａに形成される複数の半導体素子は主面１０ａに形成される複数の配線（チップ内配線）１３および主面１０ａ上に形成される表面配線１４を介して複数のパッド１１にそれぞれ電気的に接続されている。なお、パッド１１は、表面配線１４の一部から成る。
配線１３は、例えば銅（Ｃｕ）からなる埋め込み配線であり、主面１０ａ側に形成される絶縁層１５に溝あるいは孔を形成し、この溝あるいは孔に銅などの導電性金属材料を埋め込んだ後、表面を研磨して配線を形成する、所謂、ダマシン技術により形成されている。絶縁層１５は、基材である半導体基板との密着性を向上させる観点から、例えば、酸化シリコン（ＳｉＯＣ）や、テトラ・エチル・オルト・シリカート（ＴＥＯＳ）などの半導体化合物からなる無機絶縁層である。また、配線１３は、複数の半導体素子を電気的に接続し、あるいは複数の半導体素子を各パッド１１に電気的に接続して回路を形成するが、この配線経路の引き回しスペースを確保するため、複数の絶縁層１５を介して複数層に積層されている。
なお、半導体チップ１０の主面１０ａとは、複数の半導体素子の形成面からパッド１１を形成する面、すなわち、複数層で積層される絶縁層１５のうち、最上段に積層される絶縁層１５の上面までを指す。したがって、複数の半導体素子が形成される半導体素子層１２ａ、および半導体素子層１２ａ上に複数の絶縁層１５を介して積層され、複数の半導体素子と電気的に接続される配線１３が形成される面は、主面１０ａに含まれる。
主面１０ａ上には、パッド１１、パッド１１と一体に形成され、配線１３を介して複数のパッド１１と半導体素子とをそれぞれ電気的に接続する表面配線１４が形成されている。パッド１１および表面配線１４は、例えばアルミニウム（Ａｌ）からなり、主面１０ａを保護するパッシベーション膜となる絶縁層１６に覆われている。この絶縁層１６は、絶縁層１５との密着性を向上させる観点から、絶縁層１５と同様に、例えば、酸化シリコン（ＳｉＯ）や、窒化シリコン（ＳｉＮ）などの半導体化合物からなる無機絶縁層である。
また、パッド１１を半導体チップ１０の外部端子とするため、パッド１１の表面（主面１０ａとの対向面の反対側に位置する面）には、絶縁層１６に開口部が形成され、パッド１１は、該開口部において、絶縁層１６から露出している。
また、主面１０ａは、四角形の平面形状を有し、パッド１１は主面１０ａの外縁を構成する各辺に沿って形成されている。つまり、パッド１１は、主面１０ａの周縁部に寄せて形成されている。このように、パッド１１を主面１０ａの周縁部に寄せて配置すると、例えば、半導体チップ１０を配線基板やリードフレームに搭載し、ワイヤを介してパッド１１とリードと電気的に接続する、ワイヤボンディング技術を適用する場合に、ワイヤ長を短くすることができる点で好ましい。本実施の形態のＷＰＰ１は、後述するバンプを介して配線基板などに形成されたリードと電気的に接続することができるが、パッド１１を主面１０ａの外縁を構成する各辺に沿って配置することにより、ワイヤボンディング技術を適用する半導体装置と、半導体チップ１０の製造工程を共通化することができる。この結果、製造効率を向上させることができる点で好ましい。
ここで、本実施の形態のＷＰＰ１は、パッド１１上に再配線（配線）１７を形成することにより、外部端子となるバンプ（導電性部材）１８の平面位置をパッド１１と異なる位置に変更している。このように再配線１７を形成すれば、ＷＰＰ１を実装する配線基板（実装基板）に形成された端子（ボンディングリード）の配置に対応させることができるので、バンプ１８を介して実装基板の端子と直接接続することができる。このため、実装基板の実装面における実装面積を低減することができる。また、半導体チップ１０の主面１０ａ上に再配線１７を形成することにより、半導体チップ１０をインタポーザ基板と呼ばれる配線基板を介して実装基板に実装する場合と比較して、実装高さを低減することができる。
この再配線１７は例えば以下のように構成されている。すなわち、絶縁層１６上には、例えばポリイミド樹脂などの有機化合物からなる絶縁膜（有機絶縁膜）２を形成され、絶縁膜２上に、例えば、銅にニッケル膜が積層された導電性金属材料からなる再配線１７が所定のパターンで形成されている。ここで、再配線１７と絶縁層１６との間に絶縁膜２を形成するのは、例えば、再配線１７と半導体チップ１０の主面１０ａに形成される半導体素子や配線１３との間に寄生容量が形成され、ノイズなど、特性低下の原因となることを防止ないしは抑制するためである。したがって、絶縁膜２は、誘電率の低い材料で構成することが好ましい。そこで、本実施の形態では、絶縁膜２として無機絶縁層である絶縁層１５、１６よりも誘電率の低い有機絶縁膜であるポリイミド樹脂、ベンゾ・シクロ・ブテン（ＢＣＢ）膜、またはポリ・ベンゾ・オキサゾール（ＰＢＯ）等を用いている。また、寄生容量の形成を防止ないしは抑制する観点からは、絶縁膜２の厚さは厚い程良い。例えば、本実施の形態では、絶縁膜２の厚さは、下層に配置される絶縁層１６の厚さよりも厚い。
また、再配線１７とパッド１１を電気的に接続するため、パッド１１の少なくとも一部は、絶縁膜２から露出している。また、再配線１７上には、例えばポリイミド樹脂などの有機化合物からなる絶縁膜（有機絶縁膜）３が形成されている。絶縁膜３は再配線１７を酸化、腐食、マイグレーション、短絡、または破損から保護する保護膜として形成されている。また、完成した半導体装置を実装基板（マザーボード）に実装した後、外部端子であり、例えば半田材（鉛フリー半田材を含む）から成るバンプ１８に加わる応力（熱応力）を吸収して緩和する観点から弾性の低い材料で構成することが好ましい。そこで、本実施の形態では、絶縁膜３として無機絶縁層である絶縁層１５、１６よりも弾性が低い有機絶縁膜であるポリイミド樹脂を用いている。また、再配線１７を確実に被覆する観点から、絶縁膜３の厚さを厚くすることが好ましく、例えば本実施の形態では、絶縁膜３の厚さは下層に配置される絶縁層１６の厚さよりも厚い。
また、例えば、ＷＰＰ１を実装した後に、例えば熱影響による実装基板などの変形が生じ、ＷＰＰ１に応力が加わる場合、その応力はバンプ１８に集中し易い。バンプ１８に過剰な応力が加わると、バンプ１８と再配線１７の接合部が破断してしまう場合がある。ポリイミド樹脂などの有機絶縁膜は、例えば酸化シリコンなどの無機絶縁層と比較して弾性が低いので、本実施の形態では、この低弾性の有機絶縁膜を絶縁膜２として用いることにより、バンプ１８に応力が加わった場合に、応力を緩和させることができる。応力を緩和させる観点からも、絶縁膜２は厚く形成することが好ましい。また絶縁膜３についても、同様に厚く形成することにより再配線１７に加わる応力を緩和する機能を向上させることができる。
絶縁膜３の再配線１７と重なる領域の一部には、開口部が形成され、再配線１７は、開口部において、絶縁膜３から露出している。この再配線１７の一部が露出した領域（ランド部）には、ＷＰＰ１の外部端子となるバンプ（導電性部材、バンプ電極、半田ボール）１８が接合されている。再配線１７は、一部がパッド１１と接合され、別の一部が外部端子であるバンプ１８と接合されている。つまり、再配線１７は、ＷＰＰ１の外部端子の平面位置をパッド１１と異なる位置に変更する引き出し配線として機能している。なお、図３〜図６に示すように再配線１７は、パッド１１と接合されるボンディング部１７ａ、バンプ１８と接合されるランド部１７ｂ、およびボンディング部１７ａからランド部１７ｂまで延在する引き出し配線１７ｃからなるが、ボンディング部１７ａおよびランド部１７ｂは、それぞれ接合されるパッド１１、バンプ１８との接合面積を広く確保し、接合信頼性を向上させる観点から、引き出し配線１７ｃよりも広い幅で形成されている。
ここで、再配線１７の下層に配置される絶縁膜２は、例えば、前記したように再配線１７と半導体チップ１０の主面１０ａに形成される半導体素子、あるいは配線１３などの回路との間に寄生容量を形成し、ノイズなど、特製低下の原因となることを防止ないしは抑制する観点から形成される。また、再配線１７の上層に配置される絶縁膜３は、再配線１７を酸化、腐食、マイグレーション、短絡、または破損から保護する観点から形成される。
これらの観点からは、絶縁膜２、３は、それぞれ再配線１７がパッド１１、バンプ１８と接合する領域のみに開口部を形成し、その他の領域は下層に形成される絶縁層１６あるいは絶縁膜２の全体を覆う（つまり、主面１０ａ全体を覆う）ように形成することも考えられる。ところが、本願発明者が検討した結果、絶縁膜２、３が、主面１０ａ全体を覆うように形成されていた場合、以下の課題が生じることが判明した。すなわち、半導体チップ１１に反りが生じるという課題である。
詳細に説明すると、本実施の形態のＷＰＰ１は半導体チップ１０の主面１０ａ側には、複数層の絶縁層１５、１６および絶縁膜２、３が積層される。一方、半導体チップ１０の裏面１０ｂ側には、絶縁層あるいは絶縁膜は積層されず、基材である半導体基板１２が露出している。このように半導体チップ１０の一方の面に基材と異なる材料を積層した場合、基材と積層した部材の線膨張係数の違いに起因して、基材である半導体基板１２に収縮応力が加わる。この収縮応力により半導体基板１２に反りが発生する。
半導体基板１２に生じる反りの程度は、半導体基板１２に加わる収縮応力の強さと、これに抗する半導体基板１２の強度の程度により変化する。例えば、ＷＰＰ１では、薄型化の観点から半導体チップ１０の裏面１０ｂ側を研削して、半導体基板１２の厚さを薄くして、ＷＰＰ１の薄型化を実現している。この場合、半導体基板１２の強度は薄くなることにより低下するため、変形、すなわち、反りの程度が増大する。
また、ＷＰＰ１では、絶縁膜２、３として、ポリイミド樹脂からなる有機絶縁膜を用いている。絶縁膜２、３に用いている有機絶縁膜は、前記したように、誘電率や弾性は絶縁層１５、１６に用いている無機絶縁層と比較して低いので、前記した特性低下の抑制や、再配線１７の保護の観点からは好ましい。しかし、絶縁膜２、３の線膨張係数は、基材である半導体基板１２と比較して高く、また、絶縁層１５、１６と比較しても高い。
このため、絶縁膜２、３から半導体チップ１に印加される収縮応力の影響は、絶縁膜２、３を有機絶縁膜とした場合に特に大きい。つまり、反りの程度が増大する。また、本実施の形態のでは、前記の通り、絶縁膜２、３の厚さをそれぞれ絶縁層１６の厚さよりも厚くしており、これも収縮応力の増大を招く原因となる。
このように、ＷＰＰ１の反りの程度が増大すると、半導体チップ１０の主面１０ａ側に形成されたバンプ１８の高さがばらつく事となるため、ＷＰＰ１を実装する際に実装不良の原因となり、ＷＰＰ１が搭載された半導体装置の信頼性が低下してしまう。また、反りの程度が大きい場合には、主回路形成領域（デバイス領域）へ応力が加わり、半導体装置の特性が変動する虞もある。
そこで、本願発明者は前記した課題およびその原因に基づいて、寄生容量の低減や、再配線１７の保護する機能を損なうことなくＷＰＰ１の反りを低減する技術について検討した結果、ＷＰＰ１を以下の構成とした。すなわち、絶縁膜２、３にパターニング処理を施し、絶縁膜２、３よりも下層に形成された絶縁層１６の一部を露出させることで、半導体チップ１０上に形成する有機絶縁膜の配置量を低減した。これにより、絶縁膜２、３に起因して発生する収縮応力を低減することができるので、反りの程度を低減することができる。
以下、絶縁層１６を露出させる程度について、反り低減の観点から、詳細に説明する。図７は、図１に示す再配線の一部を拡大した図であって、図３とは異なる領域を拡大して示す要部拡大平面図、図８は、図７に示すＢ−Ｂ線に沿った要部拡大断面図である。また、図９は、図３および図８に示す再配線の周囲の変形例を示す要部拡大平面図である。
まず、絶縁膜２、３の配置量を必要最小限に留めるという観点からは、図１に示すように再配線１７毎に、再配線１７の下層に配置される絶縁膜２（図２参照）および再配線１７の上層に配置される絶縁膜３をそれぞれ独立して形成することが特に好ましい。これにより、半導体チップ１０上に配置される絶縁膜２、３の配置量を大幅に低減することができるので、半導体チップ１０に印加される収縮応力を特に低減することができる。また、再配線１７毎に絶縁膜２、３を形成することにより、半導体チップ１０上には、複数の絶縁膜２、３が形成されるので、各絶縁膜２、３は互いに離間して形成される。この場合、各絶縁膜２、３に収縮応力が発生した場合であっても、各絶縁膜２、３の間に隙間を設けることにより、応力を分散させることができるので、半導体チップ１０に印加される応力の影響を低減することができる。
しかし、図３に示すように複数の再配線１７の配置ピッチが十分に広い場合には再配線１７毎に絶縁膜２、３を形成することができるが、図７に示すように配置ピッチが狭い場合には、隣り合う絶縁膜２あるいは絶縁膜３が接触してしまう場合がある。この場合に、再配線１７毎に独立して絶縁膜２、３を形成しようとすると、絶縁膜２、３の幅が再配線１７の幅と同等程度まで細くなる懸念がある。絶縁膜２の幅を細くしすぎると、再配線１７の成形性が低下するので、再配線１７の形状不良、程度によっては隣り合う再配線１７が短絡する懸念がある。また、絶縁膜３の幅を細くしすぎると、再配線１７の一部（特に側面）が露出してしまい、保護膜としての機能が低下する懸念がある。そこで、半導体チップ１０上において、隣り合う再配線１７の配置ピッチが異なる複数の領域を有する場合には、配置ピッチが広い領域では、再配線１７毎に絶縁膜２、３を形成し、配置ピッチが狭い領域では、隣り合う複数の再配線１７に対して１つの絶縁膜２、３を形成することが好ましい。つまり、隣り合う再配線１７が第１の間隔Ｄ１（図３参照）で配置される第１領域では、再配線１７毎に絶縁膜２、３を独立して形成し、再配線１７が第１の間隔Ｄ１よりも狭い第２の間隔Ｄ２（図７参照）で配置される第２領域では、隣り合う複数の再配線１７に対して１つの絶縁膜２、３を形成することが好ましい。これにより絶縁膜２、３の幅を再配線１７の幅よりも確実に太くすることができるので、前記した、再配線１７の形状不良や絶縁膜３の保護膜としての機能低下を防止することができる。
また、図７に示すように、再配線１７の一部の間隔が狭く、他の一部の間隔は広い場合がある。例えば、図７ではランド部１７ｂ同士の間隔が狭く、その他の引き出し配線１７ｃあるいはボンディング部１７ａの間隔はこれよりも広い場合を例示しているが、この他、引き出し配線１７ｃの一部が、他の再配線１７の引き出し配線１７ｃあるいはランド部１７ｂと局所的に狭い間隔で配置されている場合もある。このような場合には、図７に示すように、隣り合う再配線１７の間隔Ｄ２が狭くなっている領域では、各再配線の下層に配置される絶縁膜２、上層に配置される絶縁膜３の一方あるいは両方を、それぞれ一体に形成し、隣り合う再配線１７の間隔Ｄ３が間隔Ｄ２よりも広い領域では、絶縁膜２、３を離間して形成することが特に好ましい。
ところで、図１〜図８では、絶縁膜２、３にパターニング処理を施し、絶縁膜２、３よりも下層に形成された絶縁層１６の一部を露出させる実施態様として再配線の形状やレイアウトに対応させて、再配線１７に倣って形成する態様を示している。絶縁層１６の一部を露出させる態様には、この他、例えば、半導体チップ１０の上面（主面１０ａ側に配置される絶縁層１６の表面）全体を覆う絶縁膜２、３を形成し、その一部に開口部を形成して絶縁層１６を露出させる態様も含まれる。
この場合、開口部を形成することにより、絶縁層１６が露出した領域の面積に応じて絶縁膜２、３の配置量を低減することができるので、絶縁層１６全体が絶縁膜２、３に覆われている場合と比較すれば反りを低減することができる。
しかし、前記したようにノイズの低減、および再配線１７の保護の観点からは、絶縁膜２、３を形成する必要があるのは再配線１７の周囲のみである。したがって、絶縁膜２、３の配置量を大幅に低減するという観点から、図１〜図８に示すように絶縁膜２、３を再配線１７に倣って形成することが好ましい。また、絶縁膜２、３を再配線１７に倣って形成すると、各再配線１７は、絶縁層１６が露出した隙間を介して隣り合うこととなる。この結果、一体に形成された複数の絶縁膜２、３それぞれの平面積を小さくすることができるので、収縮応力を分散させて、ＷＰＰ１の反りを低減する効果が大きくなる。
ここで、絶縁膜２、３を再配線１７に倣って形成するとは、再配線１７の形状（平面形状）およびレイアウトに対応して、再配線１７が形成される領域の周囲に選択的に絶縁膜２、３を形成することを意味する。例えば、図３や図７に示す絶縁膜２、３は、いずれも再配線１７に倣って形成されている。また、図３や図７では、絶縁膜２、３の外縁が、再配線１７の輪郭に沿って形成されている（再配線１７の外縁に沿って屈曲している）。また、絶縁膜２，３の外縁は、それぞれの外縁が再配線１７の外縁よりも外側に位置するように、形成されている。これは、再配線１７が例えばエッチング方式により形成されるが、配線パターンが微細に加工されるため、位置ずれが起こる虞がある。そこで、絶縁膜２の外縁を、形成する再配線１７の外縁よりも大きく形成しておくことで、仮に位置ずれの問題が生じたとしても、再配線１７と半導体ウエハ２０の主面１０ａとの間に、絶縁膜を確実に配置することができる。しかし、図９に示すように絶縁膜２、３が、再配線１７毎に、再配線１７よりも太い幅で帯状に形成されていても良い。図９に示す、絶縁膜２、３も、再配線の形状およびレイアウトに対応して、再配線１７が形成される領域の周囲に選択的に形成されている点で、再配線１７に倣って形成されていると言える。この場合、絶縁膜２、３の平面形状を単純化することができるので、絶縁膜２、３を容易にパターニングすることができる。また、この場合、再配線１７の周囲の絶縁膜２の面積が広くなるので、再配線１７をパターニングする際の加工精度のマージンを広くすることができる。つまり、再配線１７の加工性が向上する。
ただし、絶縁膜２、３の配置量を低減する観点からは、図３あるいは図７に示すように絶縁膜２、３の外縁を、再配線１７の輪郭に沿って（屈曲させて）形成する方がより低減することができるので好ましい。特に、半導体チップ１０が、外部機器を制御する制御回路が形成されたコントローラ系のチップである場合や、内部に演算処理回路が形成された、所謂マイコンチップである場合には、外部端子の数が多くなる。このため、再配線１７の数もこれに伴って増大するので、再配線１７の輪郭に沿って絶縁膜２、３を形成することによる配置量の低減効果がより大きくなる。
＜半導体装置の製造方法＞
次に、ＷＰＰ１の製造方法について説明する。
本実施の形態の半導体装置の製造方法は、半導体ウエハを準備するウエハ準備工程、半導体ウエハの裏面を研削する裏面研削工程、半導体ウエハの主面側に半導体素子と電気的に接続される外部端子を形成する外部端子形成工程、および半導体ウエハをデバイス領域毎に個片化し、ＷＰＰ１を取得する個片化工程を有している。以下順に説明する。
まず、ウエハ準備工程では、図１０〜図１２に示すウエハ（半導体ウエハ）２０を準備する。図１０は、本実施の形態のウエハ準備工程で準備する半導体ウエハの主面側の平面を示す平面図、図１１は図１０に示すＥ部を拡大した要部拡大平面図、図１２は図１１に示すＦ−Ｆ線に沿った要部拡大断面図である。
本実施の形態で準備するウエハ２０は、略円形の平面形状を有する主面１０ａおよび主面１０ａの反対側に位置する裏面１０ｂを有している。なお、ウエハ２０の主面１０ａは図１〜図９を用いて説明した半導体チップ１０の主面１０ａに対応している。
また、ウエハ２０は、複数のデバイス領域２０ａを有し、各デバイス領域２０ａが、それぞれ図１および図２に示すＷＰＰ１に相当する。したがって、複数のデバイス領域２０ａには、それぞれ図１〜図９を用いて説明した半導体チップ１０が有する半導体素子、配線１３、絶縁層１５、パッド１１、表面配線１４、絶縁層１６が形成されている。また、絶縁層１６上には、絶縁膜２、３および再配線１７が形成されている。
また、複数のデバイス領域２０ａのうちの隣り合うデバイス領域２０ａの間には、スクライブ領域２０ｂが形成されている。スクライブ領域２０ｂは格子状に形成され、ウエハ２０の主面１０ａ上を複数のデバイス領域２０ａに区画している。また、スクライブ領域２０ｂには、デバイス領域２０ａ内に形成される半導体素子などが正しく形成されているか否かを確認するための、ＴＥＧ（Test Element Group）２１などがそれぞれ複数形成されている。
図１０〜図１２に示すウエハ２０は、以下のように形成する。まず、基材となる略円形のウエハ（例えば、シリコンウエハ）である半導体基板１２を準備して、図１０および図１１に示す各デバイス領域２０ａについて、それぞれ主面１０ａ側に、図１および図２に示す半導体素子層１２ａから絶縁層１６までを形成する。すなわち、半導体チップ１０に相当する各部材を形成する。なお、本工程では、基材となる半導体基板１２は略円形であるが、最終的に個片化することにより、四角形の平面形状となる。絶縁層１６は、パッド１１と重なる領域に開口部が形成され、パッド１１の表面は開口部から露出している。
なお、パッド１１とデバイス領域２０ａの外縁部の間には、デバイス領域２０ａの内側の領域を保護する、所謂、ガードリング１９が配置されている。ガードリング１９は、四辺形を成すデバイス領域２０ａの外縁の各辺に沿って、パッド１１を配置した領域の周囲を取り囲むように配置されている。
半導体チップ１０に含まれる各部材を形成する方法は、特に限定されず、例えば、半導体ウエハに集積回路を形成し、その主面上に電極パッドを形成する公知の方法を用いることができるので、詳細な説明は省略する。
次に、絶縁層１６の上面側に、パッド１１を露出するように、絶縁膜２を形成する。図１３は、絶縁層上に絶縁膜を所定の形状で形成した状態を示す要部拡大平面図、図１４は図１３に示すＦ−Ｆ線に沿った要部拡大断面図である。
本工程では、絶縁膜２から絶縁層１６の一部が露出するように形成するので、例えば、絶縁層１６全体を覆う絶縁膜２を形成した後、エッチングにより絶縁膜２として残す領域以外の領域を取り除くことで絶縁膜２のパターニングを行い、絶縁層１６を露出させる方法を用いることができる。この場合、パッド１１と重なる領域に開口部を形成する際に、開口部と一括してパターニングすることができるので、絶縁膜２をパターニングすることによる製造工程の追加を防止することができる。
本工程では、各デバイス領域２０ａ内のみに絶縁膜２を形成し、スクライブ領域２０ｂには、絶縁膜２を形成しないことが好ましい。スクライブ領域２０ｂにも絶縁膜２を形成した場合、一体に形成される絶縁膜２の面積が大きくなり、この結果、絶縁膜２で発生する収縮応力の影響が大きくなるからである、特に個片化する前のウエハ２０の段階では、絶縁膜２をウエハ２０の上面全体に一体に形成すると、特に周縁部における収縮応力が非常に大きくなり、製造工程中にウエハ２０が大きく反る原因となる。
次に、パターニングした絶縁膜２の上面側に、再配線１７を形成する。図１５は、図１３に示す絶縁膜上に再配線を形成した状態を示す要部拡大平面図、図１６は図１５に示すＦ−Ｆ線に沿った要部拡大断面図である。
本工程では、絶縁膜２上に、例えば銅（Ｃｕ）からなる再配線１７を形成する。再配線１７は、例えばスパッタ法によりシード層を形成し、このシード層をフォトレジスト膜を用いてパターニングした後、電解めっき法により、所定のパターンで形成することができる。再配線１７は、一部がパッド１１と接合して電気的に接続し、別の一部は、パッド１１と異なる位置に向かって延在するように形成する。これにより、ＷＰＰ１（図１参照）の外部端子の位置をパッド１１と異なる位置に変更することができる。
次に、図１１および図１２に示すように、絶縁膜２および再配線１７上に絶縁膜３を形成し、再配線１７を被覆する。本工程では、再配線１７の一部（ランド部１７ｂとなる部分）を露出させるように再配線１７上に絶縁膜３を形成する。
また、本工程では、絶縁層１６を露出するように絶縁膜３を形成するが、絶縁膜２の側面が絶縁膜３により覆われることが好ましい。絶縁膜２の側面を絶縁膜３で覆うことにより、絶縁膜２の再配線１７と接触する面（すなわち、絶縁膜２の上面）が絶縁膜３により覆われることとなる。本実施の形態では、絶縁膜２、３を絶縁層１６の上面全体を覆って形成する訳ではないので、雰囲気中の水分などにより、再配線１７に腐食等が発生することを効果的に防止する必要がある。水分の侵入を防止ないしは抑制する観点からは、雰囲気に露出した領域から再配線１７に至る経路、つまり、水分の侵入経路となり得る経路を長くすることが好ましい。また、該経路内に屈曲部を設けることで、経路を複雑化することができるので、水分等の侵入を抑制することができる。本実施の形態では、絶縁膜２の側面を絶縁膜３で覆うことにより、雰囲気中の水分が再配線１７に侵入する経路を複雑にすることができる。また、侵入経路距離を長くすることができるため、再配線１７の腐食等を抑制し、信頼性を向上させる観点から好ましい。
絶縁膜３の形成方法は、絶縁膜２と同様に、例えば、絶縁層１６全体を覆う絶縁膜３を形成した後、エッチングにより絶縁膜３として残す領域以外の領域を取り除くことで絶縁膜３のパターニングを行い、絶縁層１６を露出させる方法を用いることができる。この場合、ランド部１７ｂとして開口部を形成する際に、開口部と一括してパターニングすることができるので、絶縁膜３をパターニングすることによる製造工程の追加を防止することができる。
次に、裏面研削工程では、半導体ウエハ２０の裏面１０ｂを研削する。図１７は、図１２に示す半導体ウエハを研削する工程を示す要部拡大断面図である。本工程では、半導体素子が形成された主面１０ａと反対側に位置する裏面１０ｂを研削することにより、半導体ウエハ２０の厚さを薄くする。
図１あるいは図２に示すＷＰＰ１は、再配線１７を半導体チップ１０の主面１０ａ上に直接形成するので、インタポーザ基板を介して実装基板に実装する場合と比較して、再配線１７を形成する配線層に要する厚さを薄くすることができる。また、本実施の形態のように、半導体ウエハ２０の裏面１０ｂを研削する工程を設けることにより、得られるＷＰＰ１の厚さをさらに薄くすることができる。
ＷＰＰ１の厚さを薄くする方法として、基材となるウエハ（本実施の形態ではシリコンウエハ）の厚さを予め薄くしておく方法も考えられる。しかしこの場合、極端に薄くすると基材となるウエハに半導体素子などを形成する各工程において、ハンドリング性が低下し、ウエハが破損する原因となる。そこで、本実施の形態では、ウエハの主面１０ａ側に、半導体素子、配線１３、絶縁層１５、１６、絶縁膜２、３、再配線層１７を形成する各工程では、ハンドリング性の低下を防止できる程度の第１の厚さを有するウエハに対して加工を施し、その後、裏面１０ｂ側を研削して第１の厚さよりも薄い第２の厚さとする。これにより、製造工程中のウエハの破損を防止しつつ、得られるＷＰＰ１の厚さを薄くすることができる。
また、絶縁層１６の上面側全体が絶縁膜２、３に覆われた状態で、ウエハ２０の厚さを薄くすると、絶縁膜２、３から生じる収縮応力と、シリコンから成る基材の剛性との関係によって、ウエハ２０に反りが生じ易くなる。したがって、ウエハ２０の厚さを薄くする工程の前に絶縁膜２、３から生じる収縮応力の影響を低減させておく観点から、形成した絶縁膜２、３をパターニングし、絶縁膜２または絶縁膜３よりもウエハ２０の裏面側に形成された絶縁膜の一部あるいは絶縁層１６の一部を露出させる工程は、ウエハ２０の裏面１０ｂを研削する本工程の前に行うことが好ましい。
本工程における研削手段は、特に限定されるものではないが、例えば砥石などの研削部材を用いてウエハ２０の裏面１０ｂを研削することができる。また、ウエハ２０の裏面１０ｂに研削時の残渣等が残留することを防止するため、例えば研磨粒子などを用いて、裏面１０ｂにポリシング（研磨）加工を行うことが好ましい。本工程においては、ウエハ２０の主面１０ａ側、すなわち、絶縁膜２、３が形成された面を覆う保護テープ（保護シート）２３を張り付けた状態で研削することが好ましい。研削工程中に主面１０ａ側を外力の印加等による破損から保護するためである。また、保護テープ２２は、例えば紫外線硬化性樹脂など、外部からエネルギーを印加することにより、選択的に接着力を低下させることができる材料を用いることが好ましい。本実施の形態では、前記したように絶縁膜２、３がそれぞれ離間して形成されているので、主面１０ａの面外方向（ウエハ２０の厚さ方向）に外力が印加されると、剥離する懸念がある。したがって、保護テープ２２は、外部からエネルギーを印加することにより、選択的に接着力を低下させることができる材料を用いることにより、保護テープ２２の接着力を低下させた後で剥離することができるので、絶縁膜２、３が剥離してしまうことを防止することができる。
次に、外部端子形成工程では、複数のパッド１１と電気的に接続されるバンプ１８を主面１０ａ側に配置する。図１８は、図１７に示す裏面を研削した半導体ウエハに外部端子となるバンプを配置する工程を示す要部拡大断面図である。
本実施の形態では、バンプ１８として、半田からなる略球形に形成された導電性部材、所謂、半田ボールを用いている。バンプ１８の形成方法は、例えば、以下である。
まず、印刷や転写法により、再配線１７の一部からなるランド部１７ｂにフラックスを供給し、その上に整列治具を用いて複数の半田ボールを整列させて、それぞれ、再配線１７の接合予定箇所（本実施の形態では、ランド部１７ｂが露出した絶縁膜３の開口部）に載置する。次に、ウエハ２０を加熱するリフロー工程により、各半田ボールを溶融させて、ランド部１７ｂと接合し、その後、放熱することにより図１８に示すバンプ１８が得られる。
ここで、本工程では、ウエハ２０を加熱および放熱することとなるため、ウエハ２０に形成された絶縁膜２、３を含む各材料も熱膨張した後、収縮することとなる。このため、本工程では、絶縁膜２、３などの有機絶縁膜と、無機絶縁層である絶縁層１５、１６あるいは基材となるシリコンウエハなどとの線膨張係数の違いに起因して、ウエハ２０に反りが生じ易い。特に、本実施の形態のように、ウエハ２０の裏面１０ｂを研削して薄くした後で加熱、放熱を行う場合には、収縮応力によりウエハ２０に反りが生じ易い。したがって、本工程を行う前に、予め絶縁膜２、３にパターニングを施し、下層に位置する絶縁層１６の一部を露出させておくことが好ましい。
ところで、ウエハ２０の反りを防止する観点から、加熱プロセスが必要となる本工程を行った後で、前記した裏面研削工程を行うことも考えられる。ウエハ２０の厚さを厚くしておくことで、収縮応力が発生した場合でも、反りの発生を抑制することができるからである。
しかし、バンプ１８を形成した後で、前記裏面研削工程を行う場合、バンプ１８の大きさによっては、研削面である裏面１０ｂの反対側の面（すなわち、バンプ１８を配置した面）の平坦度が著しく低下する。このため、研削時に加わる外力が、バンプ１８および裏面１０ｂの一部（例えば、デバイス領域と平面的に重なる位置）に集中して加わることとなり、バンプ１８と再配線１７の接合不良や、半導体装置の不具合を引き起こす懸念がある。したがって、バンプ１８と再配線１７の接合部に応力が過剰に加わることを防止する観点からは、前記裏面研削工程の後で、本工程を行うことが好ましい。したがって、本実施の形態では、ウエハ２０の厚さを薄くした後で、ウエハ２０を加熱することとなるので、前記裏面研削工程を行わない半導体装置と比較して、特に、ウエハ２０の反り対策が必要となる。この観点から、本実施の形態において、本工程の前に、予め絶縁膜２、３にパターニングを施し、下層に位置する絶縁層１６の一部を露出させておくことは、ウエハ２０の反りを効果的に防止ないしは抑制できる点で特に好ましい。
次に、個片化工程では、スクライブ領域２０ｂに沿ってウエハ２０を分割し、デバイス領域２０ａ毎に個片化して、主面１０ａ側に絶縁膜２、３、再配線１７およびバンプ１８が形成された複数の半導体チップ１０、すなわち、図１および図２に示すＷＰＰ１を取得する。
本実施の形態では、スクライブ領域２０ｂには、基本的には、絶縁膜２、３や再配線１７は形成されていないので、半導体ウエハを分割して複数の半導体チップを取得する一般的なダイシング技術を適用することができる。例えば、本実施の形態では、ダイシングブレードと呼ばれる切断治具を用いて、スクライブ領域２０ｂを切削し、複数のＷＰＰ１に個片化する。
（実施の形態２）
前記実施の形態１では、半導体チップ１０の主面側に形成する絶縁膜２および絶縁膜３のそれぞれにパターニングを施し、絶縁層１６を絶縁膜２および絶縁膜３の両方から露出させる構造について説明した。本実施の形態では、絶縁膜２あるいは絶縁膜３のうち、いずれか一方のみにパターニングを施す構造について説明する。
図１９は本実施の形態の半導体装置の全体構造を示す平面図、図２０は図１９に示すＡ−Ａ線に沿った断面図である。また、図２１は図１９に示す再配線の一部を拡大して示す要部拡大平面図、図２２、図２３、図２４はそれぞれ図２１に示すＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿った要部拡大断面図である。
前記実施の形態１で説明した図１および図２に示すＷＰＰ１と図１９〜図２４に示す本実施の形態２のＷＰＰ２５との相違点は、絶縁膜３の平面形状である。すなわち、本実施の形態では、絶縁膜３が半導体チップ１０の主面１０ａ側を覆うように形成され、絶縁層１６は、絶縁膜２からは一部が露出しているが、当該露出部も絶縁膜３に覆われている。
前記実施の形態１で説明したように、半導体チップ１０の主面１０ａ上に配置する有機絶縁膜の収縮応力に起因する反りを防止する観点からは、前記実施の形態１で説明したＷＰＰ１の方がより好ましい。有機絶縁膜である絶縁膜２および絶縁膜３をそれぞれパターニングすることにより、複数の有機絶縁膜がそれぞれ離間して形成されることとなり、収縮応力を分散することができるからである。
しかし、図１９〜図２４に示すＷＰＰ２５では、絶縁膜２は、前記実施の形態１で説明したＷＰＰ１が有する絶縁膜２と同様にパターニングされている。つまり、絶縁膜３の下層では、複数の絶縁膜２が離間して形成されている。このため、ＷＰＰ２５の製造工程中、あるいは完成後において、絶縁膜２および絶縁膜３にそれぞれ収縮応力が発生した場合であっても、その応力の分布が異なる。詳しく説明すると、絶縁膜３は半導体チップ１０の主面１０ａ上において、一体に形成されているため、収縮応力が絶縁膜３内で伝達され、その端部、つまりＷＰＰ２５の上面における周縁部が最も強くなる。しかし、絶縁膜２で生じる収縮応力は、隣り合う複数の絶縁膜２の間では収縮応力の伝達が小さく、収縮応力は、ＷＰＰ２５の上面において分散する。このため、絶縁膜２をパターニングしない場合と比較すると、絶縁膜２に生じる収縮応力に起因する反りを低減することができる。
ところで、ＷＰＰ１あるはＷＰＰ２５を配線基板に実装する一つの実施態様として、複数のバンプ１８が形成された面と、配線基板のランド（バンプ１８と対向する位置に配置される配線基板側の外部端子）が形成された面を対向させた状態で、バンプ１８とランドを電気的に接続する、所謂フェイスダウン実装で行う場合がある。この場合、各バンプ１８に応力が集中してバンプ１８の破壊や接合部の剥離などによる電気的接続不良を防止する観点から、バンプ１８の形成面と配線基板のランド形成面の間を、例えばエポキシ系樹脂などの有機樹脂材料からなる（これに加えて無機フィラー材を添加する場合もある）、アンダフィル樹脂で埋めることが好ましい。
このアンダフィル樹脂は、バンプ１８に加わる応力を軽減するため、バンプ１８の形成面と配線基板のランド形成面の双方にしっかりと密着していることが好ましい。ここで、本実施の形態のＷＰＰ２５は、無機絶縁材料からなる絶縁層１６が有機絶縁材料からなる絶縁膜３で被覆されている。したがって、有機絶縁材料からなるアンダフィル樹脂との密着性は、ＷＰＰ２５の方が前記実施の形態１で説明したＷＰＰ１よりも向上させることができる。つまり、アンダフィル樹脂との密着性を向上させる観点からは本実施の形態２のＷＰＰ２５の方が好ましい。
また、前記実施の形態１では、雰囲気中の水分などにより、再配線１７に腐食等が発生することを効果的に防止する観点から、絶縁膜２の側面を絶縁膜３で覆うことが好ましいと説明した。この観点からは、本実施の形態のＷＰＰ２５は、絶縁膜２の離間した隙間を絶縁膜３で覆うこととなるので、水分の侵入経路をＷＰＰ１と比較して大幅に少なくすることができる。したがって、ＷＰＰ２５は、再配線１７の腐食等を抑制し、信頼性を向上させる観点から好ましい。
＜変形例＞
図１９〜図２４では、絶縁膜２にパターニングを施す場合について説明したが、変形例として絶縁膜３にパターニングを施すこともできる。図２５は図１９に示す半導体装置に対する変形例である半導体装置の全体構造を示す平面図、図２６は図２５に示すＡ−Ａ線に沿った断面図である。
前記実施の形態１で説明した図１および図２に示すＷＰＰ１と図２５および図２６に示すＷＰＰ２６との相違点は、絶縁膜２の平面形状である。すなわち、本実施の形態では、絶縁膜２が半導体チップ１０の主面１０ａ側に配置される絶縁層１６を覆うように形成され、絶縁膜３には、前記実施の形態１で説明したＷＰＰ１と同様にパターニングが施され、絶縁膜２の一部が絶縁膜３から露出している。
ＷＰＰ２６では、半導体チップ１０の主面１０ａ上において、複数の絶縁膜３をそれぞれ離間して形成している。このため、絶縁膜３に生じた収縮応力による反りの影響を低減することができる。
ただし、半導体チップ１０の反りを抑制する観点からは、ＷＰＰ２６よりもＷＰＰ２５の方がより好ましい。収縮応力が半導体チップ１０の反りに与える影響は、半導体チップ１０との距離が近い下層側に配置される絶縁膜２の方が大きいからである。また、前記実施の形態１で説明した、雰囲気中の水分などにより、再配線１７に腐食等が発生することを効果的に防止する観点からは、ＷＰＰ２６よりも、ＷＰＰ２５および前記実施の形態１で説明したＷＰＰ１の方が好ましい。ＷＰＰ２６は、再配線１７が形成される面（絶縁膜２の上面）に絶縁膜３の側面の下端が位置することとなり、水分等の侵入経路が単純化するので、ＷＰＰ２５やＷＰＰ１と比較すると、水分等が侵入しやすくなるためである。
なお、本実施の形態２では、パターニングを施す絶縁膜２あるいは絶縁膜３の平面形状の好ましい態様およびその効果については、前記実施の形態１と重複する説明は省略した。しかし変形例として、図２１〜図２４に例示した平面形状の他、前記実施の形態１で説明した図７〜図９に対応する平面形状を適用することができることは言うまでもない。
（実施の形態３）
本実施の形態では、前記実施の形態１で説明したＷＰＰ１よりも、さらに絶縁膜の配置量を低減することにより、半導体チップ１０に生じる反りをさらに低減する構成にていて説明する。図２７は図１に示す半導体装置に対する変形例である半導体装置の全体構造を示す平面図、図２８は図２７に示すＡ−Ａ線に沿った断面図である。
図２７および図２８に示す本実施の形態のＷＰＰ２７と前記実施の形態１で説明したＷＰＰ１との相違点は、絶縁膜２の平面配置である。すなわち、ＷＰＰ２７では、パッド１１の周囲に、絶縁膜２が形成されず、再配線１７のボンディング部１７ａが、絶縁層１６上に絶縁膜２を介さずに形成されている。一方、再配線１７のランド部１７ｂ、すなわち、外部端子を形成する領域では、再配線１７と絶縁層１６の間に、絶縁膜２が形成されている。
前記実施の形態１で説明したように、絶縁膜２は、半導体チップ１０に形成される各回路に対するノイズを低減する観点、あるいは、バンプ１８に印加される応力を緩和して、バンプ１８の接合部の接合不良を防止する観点から形成される。
半導体チップ１０には、様々な回路が形成されるが、半導体チップ１０の主面１０ａにおいて、主回路（コア回路）は、主面１０ａの中央に配置される主回路形成領域１０ｃに配置され、主回路形成領域１０ｃの周囲を取り囲む領域（複数のパッド１１が主面１０ａの外縁に沿って配置される領域）には、主回路とパッド１１とを電気的に接続する入出力回路や、静電気から主回路を保護するための保護回路などの補助回路が形成される。ここで、主回路とは、半導体チップ１０に要求される機能を有する主要な回路を指し、例えば、半導体チップ１０がコントローラ系チップであれば制御回路、半導体チップ１０がメモリチップであれば、メモリ回路などがこれに相当する。
再配線１７を形成することにより発生するノイズの影響が特に懸念されるのは、この主回路を形成した主回路形成領域１０ｃであり、補助回路については、この影響が主回路と比較すると小さい。
したがって、本実施の形態では、再配線を形成することによるノイズの影響が特に懸念される、主回路形成領域にのみ絶縁膜２を形成し、その周囲のパッド１１を配置した領域には絶縁膜２を形成していない。この結果、主面１０ａ上における絶縁膜２の配置量を前記実施の形態１と比較してさらに低減することができる。また、再配線１７に倣ってパターニングされた複数の絶縁膜２を形成する場合には、各絶縁膜２の面積を前記実施の形態１と比較してさらに低減することができる。したがってＷＰＰ２７は、ＷＰＰ１と比較してもさらに反りの発生を防止ないしは抑制することができる。
また、バンプ１８に印加される応力を緩和する観点からは、絶縁膜２は、バンプ１８が、絶縁膜２上に形成されていれば良い。したがって、図２７および図２８に示す本実施の形態のＷＰＰ２７の変形例として、バンプ１８の周囲にのみ絶縁膜２を形成することもできる。この場合、ＷＰＰ２７と比較して、さらに絶縁膜２の配置量を低減することができる。また、再配線１７のランド部１７ｂに倣ってパターニングされた複数の絶縁膜２を形成する場合には、各絶縁膜２の面積をＷＰＰ２７と比較してさらに低減することができる。
また、本実施の形態３においても、前記実施の形態１、２で説明した各変形例を適用することができる。
（実施の形態４）
前記実施の形態１〜３では、半導体チップ１０の主面１０ａ側に２層の有機絶縁膜（絶縁膜２、３）を形成する例について説明したが、有機絶縁膜の層数は２層以上とすることができる。図２９は図１９に示す半導体装置に対する第２の変形例である半導体装置の全体構造を示す平面図、図３０は図２９に示すＡ−Ａ線に沿った断面図である。
図２９および図３０に示す本実施の形態のＷＰＰ２８と前記実施の形態１で説明したＷＰＰ１との相違点は、有機絶縁膜の層数である。ＷＰＰ２８は、例えば、それぞれポリイミド樹脂からなる３層の有機絶縁膜を有している。ＷＰＰ２８では、第３の絶縁膜である絶縁膜４は、例えば絶縁層１６と絶縁膜２の間に形成され、絶縁層１６を覆っている。また、絶縁膜４は絶縁膜２、３の厚さよりも薄く形成されている。
半導体チップ１０の主面１０ａ側に形成される有機絶縁膜に生じる収縮応力が半導体チップ１０の反りに与える影響の程度は、その平面形状の他、有機絶縁膜の厚さによっても変化する。つまり、有機絶縁膜の厚さを薄くすることにより、チップ１０の反りを防止ないしは抑制することができる。
ＷＰＰ２８は、絶縁層１６を覆う有機絶縁膜である絶縁膜４を形成することにより、前記実施の形態２で説明したように、例えばフェイスダウン実装した場合に、アンダフィル樹脂との密着性を向上させることができる。
また、絶縁膜４は、アンダフィル樹脂との密着性を向上させる観点からは、無機絶縁材料からなる絶縁層１６を被覆していれば良く、絶縁膜２、３よりも薄くすることができる。したがって、絶縁膜４を、絶縁膜２、３の厚さよりも薄く形成することにより、絶縁膜４で生じる収縮応力が半導体チップ１０の反りに与える影響を低減することができる。
また、絶縁膜２は、前記実施の形態１で説明したようにノイズの発生を防止する観点からある程度の厚さが要求させるが、ＷＰＰ２７のように絶縁膜２の下層に絶縁膜４を形成すれば、絶縁膜４の厚さもノイズ対策などの観点から必要な厚さに算入して考えることができるので、ＷＰＰ１、２５、２６、２８と比較すると、絶縁膜２の厚さを薄くすることができる。
なお、絶縁膜４を絶縁層１６と絶縁膜２の間に形成するのは、絶縁膜４を形成する工程において、絶縁膜２よりも形成面の平坦度が高い絶縁層１６上の方が、より安定的に薄く、かつ微細に絶縁膜４を形成することができるからである。また、アンダフィル樹脂との密着性を考慮すれば、絶縁膜４は、絶縁層１６の全てを覆うように形成されていることが好ましいが、例えば、特性の厳しいデバイス領域上や、バンプ形成箇所のみに絶縁層４を形成されていても、効果的であることは言うまでも無い。
また、本実施の形態４においても、前記実施の形態１〜３で説明した各変形例を適用することができる。
（実施の形態５）
本実施の形態では、前記実施の形態１〜４で説明したＷＰＰの変形例として、半導体ウエハの主面側の表面を封止体で封止する態様について説明する。図３１は、本実施の形態の半導体装置の全体構造を示す平面図、図３２は図３１に示すＡ−Ａ線に沿った断面図である。
本実施の形態のＷＰＰ２９と前記実施の形態１で説明したＷＰＰ１との相違点は、再配線１７が封止樹脂（封止体）５により封止されている点である。ＷＰＰ２９が有する再配線１７および絶縁膜２は、例えば、エポキシ系の樹脂からなる封止樹脂５により封止されている。
封止樹脂５は、例えば、複数のデバイス領域をまとめて（成型金型が有する１個のキャビティで複数の製品形成領域を覆った状態で）ウエハの主面側を封止する、所謂、一括モールド方式（一括トランスファモールド方式）により、形成する。この時、成型金型を加熱してモールド樹脂を流し込む工程が必要となる。このため、モールド工程（封止工程）において、ウエハの反りを抑制する必要があるが、本実施の形態では、絶縁膜２を前記実施の形態１で説明したＷＰＰ１の絶縁膜２と同様に形成しているため、ウエハの反りを抑制することができる。
ＷＰＰ２９は、半導体チップ１０の主面側を一体に形成された封止樹脂５により覆っているため、完成した半導体チップ１０の反りを防止する観点からは、前記実施の形態１で説明したＷＰＰ１の方が好ましい。このため、ＷＰＰ２９のように封止樹脂５で封止する場合には、例えばエポキシ系の樹脂に加えて、例えばシリコンフィラなどの無機フィラを添加し、封止樹脂５の線膨張係数を、半導体基板１２や無機絶縁層である絶縁層１５、１６と近づけることが好ましい。
なお、本実施の形態では、再配線１７を封止樹脂５で覆うため、バンプ１８と再配線１７のランド部１７ｂとを、柱状に形成された導電性部材である銅ポスト（導電性部材）１８ａを介して電気的に接続している。また、銅ポスト１８ａは、例えば、ランド部１７ｂ上に形成しておき、この銅ポスト１８aを封止するように封止樹脂５を形成した後、この封止樹脂５を研削することにより、封止樹脂５により封止された銅ポスト１８aの一部を露出させ、バンプ１８と電気的に接続される。
また、ＷＰＰ２９では、封止樹脂５が再配線１７を保護する保護層として機能するので、前記実施の形態１で説明した絶縁膜３は形成していない。しかし、前記実施の形態１で説明したＷＰＰ１と同様に、再配線１７を覆う絶縁膜３を形成しても良い。この場合、再配線１７と封止樹脂５の間に絶縁膜３が介在することとなるので、絶縁膜３が、再配線１７の金属成分が、封止樹脂５中に染み出す、所謂、マイグレーションを防止する、マイグレーション抑制層として機能させることができる。
（実施の形態６）
前記実施の形態１〜５では、パッド１１を半導体チップ１０の外周に沿って配置し、再配線１７により、複数の外部端子をパッド１１と平面的に異なる位置にマトリクス状に形成する構成について説明した。本実施の形態では、半導体チップ１０の主面１０ａにおいて、複数のパッド１１をマトリクス状に配置して、複数のパッド１１上に、それぞれ外部端子を形成する態様について説明する。図３３は、本実施の形態の半導体装置の全体構造を示す平面図、図３４は図３３に示すＡ−Ａ線に沿った断面図である。
本実施の形態のＷＰＰ３０と前記実施の形態１で説明したＷＰＰ１との相違点は、半導体チップ１０の主面において、複数のパッド１１がマトリクス状に配置され、外部端子であるバンプ１８が、パッド１１と同じ平面位置（パッド１１とバンプ１８が平面的に重なる位置）にそれぞれ形成されている点である。
本実施の形態のＷＰＰ３０は、パッド１１上に、絶縁膜２、再配線１７、バンプ１８が順に積層されている。つまり、バンプ１８は、例えばポリイミド樹脂など、（無機絶縁層よりも）弾性の低い絶縁膜２上に形成されている。このため、ＷＰＰ３０を実装した後、バンプ１８に応力が加わった場合であっても、絶縁膜２によって、応力を緩和することができるので、バンプ１８と再配線１７の接合部、あるいは再配線１７とパッド１１との接合部の剥離などの不具合を抑制することができる。
また、バンプ１８とパッド１１は、外周側の一部が絶縁膜２上に配置される再配線１７を介して電気的に接続されている。これにより、バンプ１８の外周側の一部が、絶縁膜２と重なる位置に配置されることとなり、この結果、バンプ１８に印加される応力を絶縁膜２により緩和することができる。このように、バンプ１８とパッドの間に形成される金属層は、所謂、アンダーバンプメタル（ＵＢＭ）と呼ばれ、例えば、銅、あるいは銅とニッケルの積層体などの金属材料（導電性部材）からなる。
このように、ＷＰＰ３０においても、絶縁膜２を形成するので、前記実施の形態１で説明した絶縁膜２と同様に、パターニングを行うことにより、ＷＰＰ３０の反りを防止ないしは抑制することができる。また、この絶縁膜２と、絶縁膜２の下側に位置する主回路との間に寄生容量を生じさせることができるため、半導体装置の特性の低下を抑制することができる。
なお、ＷＰＰ３０では、バンプ１８が再配線１７の上面全体を覆っており、前記実施の形態１で説明した絶縁膜３が形成されていない。このようなバンプ１８は、前記実施の形態１で説明した半田ボールを配置する形成方法の他、電解めっき法により形成することもできる。電解めっき法により形成する方法について簡単に説明すると、再配線１７に電気的に接続されるシード層を形成した後、半田をめっき形成する領域を露出させるように、レジスト膜を形成する。次に、シード層に電流を流して、半田を電解めっきにより形成した後、レジスト膜および不要なシード層を除去すると、再配線１７に倣って、めっき形成された半田層（めっき半田層）を形成することができる。次に、めっき半田層を加熱すると、めっき半田層が半田の表面張力により変形し、図３４に示すようにボール状のバンプ１８を形成することができる。なお、本実施の形態では、電解めっき法による形成方法について説明したが、無電解めっき法を用いてもよい。
ただし、本実施の形態の変形例として、絶縁膜２の上層に再配線１７の側面を覆う絶縁膜（図２に示す絶縁膜３に相当する有機絶縁膜）を形成することもできる。重複する詳細説明は省略するが、この場合、前記実施の形態１〜４で説明した技術を応用して適用することができる。また、前記実施の形態５で説明したように、半導体チップ１０の主面１０ａ側を封止樹脂で封止する態様とすることもできる。
（実施の形態７）
本実施の形態では、前記実施の形態１〜６で説明したＷＰＰの実装形態の一つの実施態様について説明する。図３５は、本実施の形態の半導体装置の全体構造を示す断面図である。
図３５に示す半導体装置４０は、前記実施の形態１で説明したＷＰＰ１を含む複数の電子部品４１と、電子部品４１が搭載される配線基板４２を有している。配線基板４２は、表面（主面）４２ａおよび表面４２ａの反対側に位置する裏面４２ｂを有している。表面４２ａには、電子部品４１が搭載され、裏面には、半導体装置４０の外部端子であるバンプ４３が形成されている。なお、本実施の形態では、表面４２ａに搭載される電子部品４１も半導体チップであり、ワイヤ４４を介して配線基板４２の表面４２ａに形成されたボンディングリード４２ｃに電気的に接続されている。
ここで、ＷＰＰ１は、配線基板４２の内部に埋め込み実装されている。つまり配線基板４２は、ＷＰＰ１を内蔵している。ＷＰＰ１は配線基板４２に内蔵され、外部端子であるバンプ１８を介して配線基板４２に実装される他の電子部品４１あるいは、半導体装置４０の外部端子であるバンプ４３と電気的に接続されている。このようにＷＰＰ１を配線基板４２に埋め込み実装することにより、半導体装置４０の平面寸法を小型化することができる。
ここで、配線基板４２に電子部品４１を埋め込み実装する場合、電子部品４１の厚さによっては配線基板４２の厚さが厚くなりすぎるため、半導体装置４０を十分に薄型化できない場合がある。そこで、本実施の形態では、裏面１０ｂを研削して薄型化したＷＰＰ１を配線基板４２の内部に埋め込み実装することにより、半導体装置４０の厚さが増大することを抑制することができる。
なお、本実施の形態では、薄型のＷＰＰの実装例として、前記実施の形態１で説明したＷＰＰ１を例に取り上げて説明するが、前記実施の形態２〜４、あるいは前記実施の形態６で説明したＷＰＰについても同様に薄型化することができるので、適用することができる。また前記実施の形態５で説明したＷＰＰ２９は、半導体チップ１０の主面１０ａ側に封止樹脂５が形成されている点で他のＷＰＰと比較すると、厚くなるが、裏面１０ｂを研削することにより、ある程度薄型化することはできる。
ＷＰＰ１を配線基板４２に埋め込み実装する工程は、例えば、以下のように行うことができる。まず、表面および裏面にそれぞれ複数のボンディングリード４２ｃが形成され、これらが、表面配線、裏面配線およびスルーホールなどの層間導電路からなる配線４２ｄを介して電気的に接続された、配線基板４２よりも薄い基板４２ｅを準備する。次に、基板４２ｅの裏面側に、ＷＰＰ１を実装することによりＷＰＰ１の複数のバンプ１８と複数の裏面側のボンディングリード４２ｃをそれぞれ電気的に接続する。ここで、ＷＰＰ１に大きな反りが発生している場合、バンプ１８とボンディングリード４２ｃとの接合が困難となるが、ＷＰＰ１は前記実施の形態で説明したように反りを抑制することができるので、容易に実装することができる。次に、ＷＰＰ１が搭載された基板４２ｅの裏面側に例えばガラス繊維を含有する基材（例えば、プリプレグ）や、エポキシ系樹脂などからなる絶縁材４２ｆを配置し、ＷＰＰ１を絶縁材４２ｆ内に埋め込むようにして封止する。また、基板４２ｅのボンディングリード４２ｃと電気的に接続される基板内の配線４２ｇ、および配線４２ｇと電気的に接続され、バンプ４３を形成するためのランド４２ｈを順次形成して配線基板４２を得る。
なお、上記は、ＷＰＰ１を配線基板４２に埋め込み実装する工程の一例であって、他に種々の変形例を適用することができる。例えば、図３５に示す配線基板４２において、ＷＰＰ１を配置する領域にキャビティが形成された配線基板４２を準備して、該キャビティ内にＷＰＰ１を配置し、その後、キャビティ内を絶縁材４２ｆで埋め込む方法としても良い。この場合、ＷＰＰ１とボンディングリード４２ｃとの接続は、バンプ１８に代えて、前記実施の形態５で説明した銅ポスト１８ａ（図３２参照）のように絶縁材４２ｆの表面からＷＰＰ１のランド部１７ｂ（図４参照）まで貫通する貫通孔に銅などの導電性部材を埋め込むことで、容易に形成することができる。このようにＷＰＰ１をキャビティ内に配置し、絶縁材４２ｆで封止した後、銅ポスト１８ａを形成する場合には、銅ポスト１８ａを形成するための貫通孔を位置精度良く形成することが、接続信頼性の観点から重要となる。したがって、ＷＰＰ１をキャビティ内に配置する際の位置合わせ精度が重要となる。この観点から、ＷＰＰ１は反りの発生を抑制することができるので、キャビティ内に配置する際の位置合わせ精度を向上させることができる。
（実施の形態８）
本実施の形態では、複数の半導体装置を積層する実装態様について説明する。図３６は、本実施の形態の半導体装置の全体構造を示す断面図である。図３６に示す半導体装置５０は、複数のＷＰＰ５１が積層された積層型半導体装置である。各ＷＰＰ５１は、それぞれが有する半導体チップの、主面側に形成された再配線１７およびバンプ１８を介して電気的に接続されている。本実施の形態では、例えば、最下段に配置されるＷＰＰ５１ａは、演算回路が形成されたマイコンチップを有するＷＰＰ、ＷＰＰ５１ａよりも、上段側に搭載される複数のＷＰＰ５１ｂは、それぞれメモリ回路が形成されたメモリチップを有するＷＰＰである。これらのＷＰＰ５１ａ,５１ｂを、中段（第２段目）のＷＰＰ５１ｂにスルー・シリコン・ビア（ＴＳＶ）技術を用いて形成した貫通電極を介して電気的に接続することによりシステムを構成するマルチチップモジュールである。つまり、中段のＷＰＰ５１ｂはメモリチップであるとともに、インタポーザチップとしての機能も有している。
このように複数の半導体チップを積層して搭載する積層型半導体装置は、半導体チップの実装面積を低減する観点から好適である。しかし、主面における外部端子の平面位置が異なる複数の半導体チップを積層して、これらを電気的に接続するためには、例えば、図３６に示す上段から第２段目のＷＰＰ５１ｂのように、外部端子の位置を変更して位置合わせを行う必要が生じる。そこで、本実施の形態では、外部端子の平面位置を半導体チップの主面上において変更することが可能なＷＰＰを積層している。また、ＷＰＰは、前記実施の形態で説明したように、裏面１０ｂを研削することにより薄型化することができるので、積層型半導体装置の厚さの増大を抑制できる点で好適である。例えば、図３６に示す半導体装置５０を薄型化することができれば、前記実施の形態７で説明した図３５に示すＷＰＰ１に代えて、半導体装置５０を配線基板４２の内部に埋め込み実装することもできる。
このような積層型の半導体装置においては、各ＷＰＰ５１に反りが生じると、外部端子であるバンプ１８の接合部に応力が集中し、電気的接続不良となる懸念がある。そこで、前記実施の形態１〜７で説明した技術を適用することにより、各ＷＰＰ５１の反りを防止ないしは抑制することができるので、電気的接続不良を防止して半導体装置５０の信頼性を向上させることができる。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１〜８では、再配線１７の形成方法として、電解めっきによる形成方法について説明したが、他の形成方法を適用することもできる。図３７は図３４に示す再配線の変形例を示す要部拡大断面図である。図３７に示すＷＰＰ６０では、再配線（アンダーバンプメタル）１７が無電解めっき法により形成されている。無電解めっき法では、めっき材と金属との化学反応により再配線１７を形成するので、パッド１１の露出面から成長して形成される。したがって、前記実施の形態６で説明したように、パッド１１と平面的に重なる位置にバンプ１８を形成する場合に適用することができる。この場合、電解めっき法と比較して、シード層やレジスト膜を形成、除去する工程を省略することができるので、製造工程を簡略化することができる。
また、例えば、前記実施の形態１〜８では、ＷＰＰと外部機器を、バンプ１８を介して電気的に接続する態様を主に説明したが、他の導電性部材により接続することもできる。図３８は、図３７に示すバンプの変形例を示す要部拡大断面図である。図３８に示すＷＰＰ６１では、再配線１７が導電性部材から成るワイヤ６２の一方の端部と接合している。図示は省略するが、ワイヤ６２の他方の端部は、外部機器と接合され、ＷＰＰ６１はワイヤ６２を介して電気的に接続されている。このように再配線１７をワイヤ６２と接合する場合、例えば、前記実施の形態７で説明した半導体装置４０において、表面４２ａに搭載されている電子部品４１をＷＰＰ６１と置き換えることができる。これにより、例えばアルミニウム（Ａｌ）以外の金（Ａｕ）、またはパラジウム（Ｐｄ）で構成されたパッドを有する半導体チップに対して、銅（Ｃｕ）から成るワイヤを用いる場合であっても、パッド１１上に再配線１７を形成しているため、ワイヤボンディングが可能となる。
また、例えば、前記実施の形態１では、導電性部材として、半田材から成るバンプ１８を用いることについて説明したが、上記した内容を考慮すれば、アンダーバンプメタルをパッド１１上に形成しておくことで、例えば銅（Ｃｕ）から成るバンプ１８を接合することも可能となる。また、アンダーバンプメタルが形成されているため、比較的硬い材料から成るバンプをパッド上に接合する際、パッドへの応力の進展を吸収することができる。
また、例えば、前記実施の形態１〜８では、絶縁層あるいは絶縁膜が裏面側には形成されていない半導体ウエハ（または半導体チップ）を用いることについて説明したが、半導体ウエハの主面側に形成された絶縁層および絶縁膜の総厚よりも薄い絶縁層あるいは絶縁膜であれば、半導体ウエハの裏面側に形成されているものであってもよい。このような半導体ウエハの場合であっても、半導体チップの主面および裏面のそれぞれに形成された絶縁層あるいは絶縁膜のそれぞれの総厚の違いから、熱膨張係数にも差が生じ、この結果、半導体ウエハに反りが発生する。そして、主面側に形成された絶縁層および絶縁膜の総厚が、裏面側に形成された絶縁層および絶縁膜の総厚よりも厚い場合には、前記実施の形態１〜８のように、主面側に形成された絶縁層あるいは絶縁膜のうちの何れか一方の一部を除去しておくことで、この反りを抑制できる。
また、例えば、前記実施の形態１〜８では、バンプ１８を形成する前に、絶縁膜２または絶縁膜３をパターニングしておくことについて説明したが、バンプ１８を形成した後に、絶縁膜２または絶縁膜３をパターニングしてから、半導体ウエハ２０の裏面１０ｂを研削してもよい。この場合、例えばバンプを保護テープなどで吸収させてから、半導体ウエハ２０の裏面１０ｂを研削する。しかしながら、前述のように、バンプ１８を形成する際、半導体ウエハ２０を加熱するため、半導体ウエハ２０に反りが生じ易いだけでなく、保護テープのようなバンプを吸収するための部材が必要になること、さらには、バンプを吸収しながら半導体ウエハを研削することが難しいことなどから、前述のように、バンプ１８を形成する前に絶縁膜２，３をパターニングしておくことが好ましい。
本発明は、特に半導体チップのパッドが形成された主面上にさらに配線を形成するＷＰＰに利用可能である。
１、２５、２６、２７、２８、２９、３０、５１、５１ａ、５１ｂ、６０、６１ ＷＰＰ（半導体装置）
２、３、４ 絶縁膜（有機絶縁膜）
５ 封止樹脂
１０ 半導体チップ
１０ａ 主面
１０ｂ 裏面
１０ｃ 主回路形成領域
１１ パッド
１２ 半導体基板
１２ａ 半導体素子層
１３ 配線
１４ 表面配線
１５、１６ 絶縁層
１７ 再配線
１７ａ ボンディング部
１７ｂ ランド部
１７ｃ 引き出し配線
１８ バンプ
１８ａ 銅ポスト
１９ ガードリング
２０ 半導体ウエハ
２０ａ デバイス領域
２０ｂ スクライブ領域
２１ ＴＥＧ
２２ 保護テープ
４０ 半導体装置
４１ 電子部品
４１ａ 表面
４１ｂ 裏面
４２ 配線基板
４２ａ 表面
４２ｂ 裏面
４２ｃ 配線基板
４２ｄ 配線
４２ｅ 基板
４２ｆ 絶縁材
４２ｇ 配線
４２ｈ ランド
４３ バンプ
４４ ワイヤ
５０ 半導体装置
６２ ワイヤ
Ｄ１、Ｄ２、Ｄ３ 間隔

Claims (19)

  1. （ａ）主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域のそれぞれに形成された複数の第１電極、前記複数のデバイス領域のうちの隣り合うデバイス領域の間に形成されたスクライブ領域、および前記主面とは反対側に位置する裏面を有する半導体ウエハを準備する工程、
    （ｂ）前記半導体ウエハの前記裏面を研削する工程、
    （ｃ）前記複数の第１電極と電気的に接続される複数の導電性部材を前記主面側にそれぞれ配置する工程、
    （ｄ）前記スクライブ領域に沿って前記半導体ウエハを分割し、複数の半導体チップを取得する工程、を含み、
    前記主面は、複数の半導体素子が形成される半導体素子層、および前記半導体素子層上に複数の第１絶縁層を介して積層され、前記複数の半導体素子と電気的に接続される複数の第１配線を含み、
    前記主面上には、前記複数の第１電極、前記第１電極と前記複数の半導体素子を電気的に接続する第２配線、および前記第１電極を露出するように前記第１、第２配線、および前記第１絶縁層を覆って形成される第２絶縁層が形成され、
    前記（ａ）工程は、
    （ａ１）前記第１電極を露出するように、前記第２絶縁層上に第１絶縁膜を形成する工程、
    （ａ２）前記第１絶縁膜上に前記複数の第１電極とそれぞれ電気的に接続される複数の第３配線を形成する工程、
    （ａ３）前記第３配線の一部を露出するように前記第３配線上に第２絶縁膜を形成する工程、を含み、
    前記複数の導電性部材は、前記複数の第３配線の前記第２絶縁膜から露出した領域にそれぞれ接合され、
    前記第１絶縁膜および前記第２絶縁膜のうちの何れか一方は、前記第１絶縁膜または前記第２絶縁膜よりも前記裏面側に形成された絶縁膜あるいは絶縁層の一部を露出するように、形成されることを特徴とする半導体装置の製造方法。
  2. 請求項１において、
    前記第１絶縁膜および前記第２絶縁膜のうちの何れか一方は、前記第３配線の平面形状に倣って形成されることを特徴とする半導体装置の製造方法。
  3. 請求項２において、
    前記第１絶縁層は、無機絶縁材料からなり、
    前記第１絶縁膜は、前記無機絶縁材料よりも誘電率が低い有機絶縁材料からなることを特徴とする半導体装置の製造方法。
  4. 請求項３において、
    前記第１および第２絶縁膜は、前記第１絶縁層よりも弾性が低い有機絶縁材料からなることを特徴とする半導体装置の製造方法。
  5. 請求項４において、
    前記第１絶縁膜は、前記第１配線の平面形状に倣って形成されることを特徴とする半導体装置の製造方法。
  6. 請求項５において、
    前記第２絶縁膜は、前記第１配線の平面形状に倣って形成され、前記第１絶縁膜の側面は、前記第２絶縁膜により覆われていること特徴とする半導体装置の製造方法。
  7. 請求項２において、
    前記第３配線を配置する領域には、隣り合う前記第３配線が第１の間隔で配置される第１領域と、前記第３配線が前記第１の間隔よりも広い第２の間隔で配置される第２領域が含まれ、
    前記第１領域では、前記第３配線毎に前記第１絶縁膜または／および前記第２絶縁膜を独立して形成し、
    前記第２領域では、隣り合う複数の再配線に対して一体化した１つの絶縁膜を形成することを特徴とする半導体装置の製造方法。
  8. 請求項２において、
    隣り合って配置される前記第３配線は、それぞれ第１の間隔で配置される第１領域と、前記第１の間隔よりも広い第２の間隔で配置される第２領域とを有し、
    前記第１領域では、前記第１絶縁膜または／および前記第２絶縁膜が一体に形成し、
    前記第２領域では、前記第１絶縁膜または／および前記第２絶縁膜が離間して形成することを特徴とする半導体装置の製造方法。
  9. 請求項２において、
    前記第１絶縁膜および前記第２絶縁膜のうちの何れか一方は、前記第３配線の輪郭に沿って形成することを特徴とする半導体装置の製造方法。
  10. 請求項２において、
    前記第３配線は、銅からなる銅膜と、銅よりも線膨張係数が小さい金属材料からなる金属膜の積層構造とすることを特徴とする半導体装置の製造方法。
  11. 請求項２において、
    前記（ｄ）工程で取得した前記半導体チップを配線基板に埋め込み実装する工程、をさらに含んでいることを特徴とする半導体装置の製造方法。
  12. 請求項２において、
    前記（ｃ）工程で配置する前記複数の導電性部材は、前記第３配線の一部に電気的に接続されるバンプ電極であって、
    チップ搭載面に複数のボンディングリードが形成された配線基板を準備して、前記ボンディングリードと前記バンプ電極を接合した後、前記チップ搭載面と前記半導体チップの主面の間の隙間にアンダフィル樹脂を埋め込む工程、をさらに含んでいることを特徴とする半導体装置の製造方法。
  13. 請求項２において、
    前記（ｃ）工程で配置する前記複数の導電性部材は、前記第３配線の一部に電気的に接続されるワイヤであって、
    前記ワイヤを封止樹脂で封止する工程、をさらに含んでいることを特徴とする半導体装置の製造方法。
  14. （ａ）主面、前記主面に形成された複数のデバイス領域、前記複数のデバイス領域のそれぞれに形成された複数の第１電極、前記複数のデバイス領域のうちの隣り合うデバイス領域の間に形成されたスクライブ領域、および前記主面とは反対側に位置する裏面を有する半導体ウエハを準備する工程、
    （ｂ）前記半導体ウエハの前記裏面を研削する工程、
    （ｃ）前記複数の第１電極と電気的に接続される複数の導電性部材を前記主面側にそれぞれ配置する工程、
    （ｄ）前記スクライブ領域に沿って前記半導体ウエハを分割し、複数の半導体チップを取得する工程、を含み、
    前記主面は、複数の半導体素子が形成される半導体素子層、および前記半導体素子層上に複数の第１絶縁層を介して積層され、前記複数の半導体素子と電気的に接続される複数の第１配線を含み、
    前記主面上には、前記複数の第１電極、前記第１電極と前記複数の半導体素子を電気的に接続する第２配線、および前記第１電極を露出するように前記第１、第２配線、および前記第１絶縁層を覆って形成される第２絶縁層が形成され、
    前記（ａ）工程は、
    （ａ１）前記第１電極を露出するように、前記第２絶縁層上に第１絶縁膜を形成する工程、
    （ａ２）前記第１絶縁膜上に前記複数の第１電極とそれぞれ電気的に接続される複数の第３配線を形成する工程、を含み、
    前記複数の導電性部材は、前記複数の第３配線の一部にそれぞれ接合され、
    前記第１絶縁膜は、前記第１絶縁膜よりも前記裏面側に形成された絶縁膜あるいは絶縁層の一部を露出するように、形成されることを特徴とする半導体装置の製造方法。
  15. 主面、前記主面上に形成される複数の第１電極、および前記主面とは反対側に位置する裏面を有する半導体チップを有し、
    前記主面は、複数の半導体素子が形成される半導体素子層、および前記半導体素子層上に複数の第１絶縁層を介して積層され、前記複数の半導体素子と電気的に接続される複数の第１配線を含み、
    前記主面上には、前記複数の第１電極、前記第１電極と前記複数の半導体素子を電気的に接続する第２配線、前記第１電極を露出するように前記第１、第２配線、および前記第１絶縁層を覆って形成される第２絶縁層、前記第１電極を露出するように、前記第２絶縁層上に形成される第１絶縁膜、前記第１絶縁膜上に前記複数の第１電極とそれぞれ電気的に接続される複数の第３配線、前記第３配線の一部を露出するように前記第３配線上に形成される第２絶縁膜、および前記複数の第３配線の前記第２絶縁膜から露出した領域にそれぞれ接合される複数の導電性部材が形成され、
    前記第１絶縁膜および前記第２絶縁膜のうちの何れか一方は、前記第１絶縁膜または前記第２絶縁膜よりも前記裏面側に形成された絶縁膜あるいは絶縁層の一部を露出するように、形成されていることを特徴とする半導体装置。
  16. 請求項１５において、
    前記第３配線を配置する領域には、隣り合う前記第３配線が第１の間隔で配置される第１領域と、前記第３配線が前記第１の間隔よりも広い第２の間隔で配置される第２領域が含まれ、
    前記第１領域では、前記第３配線毎に前記第１絶縁膜または／および前記第２絶縁膜を独立して形成され、
    前記第２領域では、隣り合う複数の再配線に対して一体化した１つの絶縁膜を形成されていることを特徴とする半導体装置。
  17. 請求項１５において、
    隣り合って配置される前記第３配線は、それぞれ第１の間隔で配置される第１領域と、前記第１の間隔よりも広い第２の間隔で配置される第２領域とを有し、
    前記第１領域では、前記第１絶縁膜または／および前記第２絶縁膜が一体に形成され、
    前記第２領域では、前記第１絶縁膜または／および前記第２絶縁膜が離間して形成されていることを特徴とする半導体装置。
  18. 請求項１５において、
    前記第１絶縁膜および前記第２絶縁膜のうちの何れか一方は、前記第３配線の輪郭に沿って形成されていることを特徴とする半導体装置。
  19. 主面、前記主面上に形成される複数の第１電極、および前記主面とは反対側に位置する裏面を有する半導体チップを有し、
    前記主面は、複数の半導体素子が形成される半導体素子層、および前記半導体素子層上に複数の第１絶縁層を介して積層され、前記複数の半導体素子と電気的に接続される複数の第１配線を含み、
    前記主面上には、前記複数の第１電極、前記第１電極と前記複数の半導体素子を電気的に接続する第２配線、前記第１電極を露出するように前記第１、第２配線、および前記第１絶縁層を覆って形成される第２絶縁層、前記第１電極を露出するように、前記第２絶縁層上に形成される第１絶縁膜、前記第１絶縁膜上に前記複数の第１電極とそれぞれ電気的に接続される複数の第３配線、および前記複数の第３配線にそれぞれ接合される複数の導電性部材が形成され、
    前記第１絶縁膜は、前記第１絶縁膜よりも前記裏面側に形成された絶縁膜あるいは絶縁層の一部を露出するように、形成されていることを特徴とする半導体装置。
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