JP5302234B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、一括モールド法により形成される多層基板型の半導体装置に適用して有効な技術に関するものである。
例えば特開２００４−３３５７１０号公報（特許文献１）には、周辺部に段差部を有する実装基板と、実装基板の表面および裏面にそれぞれ形成された第１の導電パターンおよび第２の導電パターンと、実装基板に固着されて第１の導電パターンと電気的に接続された半導体素子と、実装基板の表面および段差部を被覆して半導体素子を封止する封止樹脂とを有する構成の半導体装置が開示されている。実装基板に段差部を形成することによって、封止樹脂から第１の導電パターンが露出することおよび水分が侵入することを防止している。
特開２００４−３３５７１０号公報
ＢＧＡ（Ball Grid Array）は、半田からなる小さいボール状の外部端子（以下、半田ボールと記載する）が格子状に並べられた半導体装置である。ＢＧＡは多数の半田ボールを設けることができるうえ、平面視において、半田ボールがＢＧＡの周囲から張り出さないので実装面積を小さくすることができる。
多層基板型のＢＧＡは、例えば以下に説明する一括モールド法により製造することができる。まず、ＢＧＡ１つ分に該当する単位フレームがマトリックス状に区画形成された多層配線基板を用意する。続いて、多層配線基板の各単位フレームの表面にそれぞれ半導体チップを搭載した後、半導体チップの表面に配列された電極パッドと多層配線基板の表面に配列されたボンディングリード（電極パッド）とをボンディングワイヤを用いて接続する。続いて、多層配線基板の表面を被覆して、多層配線基板上の全ての半導体チップを封止する封止樹脂を形成する。続いて、多層配線基板の裏面に露出する複数のバンプ・ランド（電極パッド）にそれぞれ半田ボールを接続した後、ダイシングブレードを用いて、ＢＧＡを区画するダイシングラインに沿って封止樹脂および多層配線基板を切断し、１個１個のＢＧＡに切り分ける。
ところで、多層配線基板を構成する各層には、銅からなる電極パッドおよび配線が電解メッキ法により形成されている。そのため、図２０に示すように、多層配線基板５０の隣接する単位フレーム５１にそれぞれ形成された配線５３の間を繋ぐメッキ配線５４（図２０の拡大図に点線で示す配線）が、ダイシングライン５５に設けられている。そのメッキ配線５４は、ダイシングライン５５に沿って封止樹脂５６および多層配線基板５０を切断して１個１個のＢＧＡに切り分ける際に、ダイシングブレードによって切断されて、ＢＧＡの回路動作等には寄与しない。なお、図２０中の符号５２は半田ボールを示している。
しかしながら、メッキ配線５４を構成する銅は展性があるため、ダイシングブレードによって切断される際にメッキ配線５４は引き伸ばされて、隣接する他層または同層のメッキ配線５４と短絡するという問題があった。メッキ配線５４を構成する銅の厚さを薄くすることにより、メッキ配線５４は引き伸ばされにくくはなるが、必要な配線容量が得られなくなるため、メッキ配線５４を構成する銅の厚さを薄くすることはできない。
本発明の目的は、一括モールド法により形成され、格子状に並べられた外部端子を有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、多層配線構造から成り、平面形状が四角形状の配線基板と、配線基板の上面に搭載された半導体チップと、半導体チップを覆うように形成された樹脂封止体と、配線基板の下面に形成された最下層の配線層と、最下層の配線層を覆うように形成された保護膜と、最下層の配線層の一部から成り、保護膜に形成された開口部から露出する複数のバンプ・ランドと、複数のバンプ・ランドに形成された複数の外部端子とを有する半導体装置であって、配線基板の下面側を被覆する上記保護膜は、配線基板の４つの角部を残して各辺に沿って除去されており、保護膜が除去された部分の最下層の配線層も除去されている。
また、この実施の形態は、多層配線構造から成り、平面形状が四角形状の配線基板と、配線基板の上面に搭載された半導体チップと、半導体チップを覆うように形成された樹脂封止体と、配線基板の下面に形成された最下層の配線層と、最下層の配線層を覆うように形成された保護膜と、最下層の配線層の一部から成り、保護膜に形成された開口部から露出する複数のバンプ・ランドと、複数のバンプ・ランドに形成された複数の外部端子とを有する半導体装置であって、配線基板の下面側を被覆する上記保護膜は、配線基板の４つの角部、および隣接する２つの角部の間の１箇所または複数箇所を残して各辺に沿って除去されており、保護膜が除去された部分の最下層の配線層も除去されている。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
一括モールド法により形成され、格子状に並べられた外部端子を有する半導体装置の信頼性を向上させることができる。
本発明の実施の形態１による半導体装置の要部断面図である。 図１の一部を拡大して示す要部断面図である。 本発明の実施の形態１による半導体装置の斜視図である。 本発明の実施の形態１による半導体装置の製造方法を説明する工程図である。 本発明の実施の形態１による半導体装置の製造方法を説明する半導体装置の概略図である。 図５に続く半導体装置の製造工程中の半導体装置の概略図である。 図６に続く半導体装置の製造工程中の半導体装置の概略図である。 図７に続く半導体装置の製造工程中の半導体装置の概略図である。 図８に続く半導体装置の製造工程中の半導体装置の概略図である。 図９に続く半導体装置の製造工程中の半導体装置の概略図である。 図１０に続く半導体装置の製造工程中の半導体装置の概略図である。 本発明の実施の形態２による半導体装置を輸送する際に用いる包装材の要部平面図である。 本発明の実施の形態２による包装材のポケットに半導体装置を搭載した要部断面図である。 半導体装置を輸送する際に、半導体装置が受ける衝撃を説明する半導体装置の一部を拡大した断面図である。 （ａ）および（ｂ）は、それぞれ保護膜を除去しない半導体装置および保護膜の一部を除去した半導体装置の一部を拡大した断面図である。 本発明の実施の形態２による第１半導体装置の斜視図である。 本発明の実施の形態２による第２半導体装置の斜視図である。 本発明の実施の形態３による半導体装置の裏面側の要部平面図である。 本発明の実施の形態４による半導体装置の裏面側の要部平面図である。 本発明者が検討したダイシングラインに位置するメッキ配線を説明する模式図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１による半導体装置を図１〜図３を用いて説明する。図１は半導体装置の要部断面図、図２は図１の一部を拡大して示す要部断面図、図３は半導体装置の斜視図である。
図１に示すように、本実施の形態１による半導体装置１は、上面（表面）２ｘ、この上面２ｘとは反対側の下面（裏面）２ｙ、およびこの下面２ｙに形成された複数のバンプ・ランド（電極パッド）３を有する配線基板２と、主面（表面）、この主面とは反対側の裏面、およびこの主面に形成された半導体素子を有し、配線基板２の上面２ｘ側に搭載された半導体チップ４と、半導体チップ４を封止する樹脂封止体５と、配線基板２の下面２ｙ側に供給され、複数のバンプ・ランド３に接続された複数の半田ボール（外部端子）６と、を含むパッケージ構造になっている。以下、配線基板２、半導体チップ４、および半田ボール６について詳細に説明する。
＜配線基板２＞
前述した図１および図２に示すように、配線基板２は、その厚さ方向と交差する平面形状が四角形になっている。配線基板２は多層配線構造から成り、本実施の形態１では４つの配線層を有している。詳細に説明すると、配線基板２は、コア材２ａと、このコア材２ａの表面（配線基板２の上面２ｘ側）に形成された配線層２ｂ（配線基板２における上から２番目の配線層）と、この配線層２ｂを覆うように形成された絶縁層２ｃと、この絶縁層２ｃの表面に形成された配線層２ｄ（配線基板２における最上層の配線層）とを有している。配線層２ｂは主にグランド配線として用いる。ここで、複数のボンディングリード（電極パッド）９は、最上層の配線層２ｄの一部から成り、この最上層の配線層２ｄを覆うようにして形成された保護膜１０から露出している。
また、配線基板２は、このコア材２ａの表面と反対側に位置する裏面（配線基板２の下面２ｙ側）に形成された配線層２ｅ（配線基板２における上から３番目の配線層）と、この配線層２ｅを覆うように形成された絶縁層２ｆと、この絶縁層２ｆの表面に形成された配線層２ｇ（配線基板２における最下層の配線層）とを有している。配線層２ｅは主に電源配線、配線層２ｇは主に信号配線として用いる。ここで、複数のバンプ・ランド３は、最下層の配線層２ｇの一部から成り、この最下層の配線層２ｇを覆うようにして形成された保護膜１１から露出している。
また、配線基板２の上面２ｘから下面２ｙまたはコア材２ａの表面から裏面に向かって複数の貫通孔（ビア）１２ａが形成されており、複数の貫通孔１２ａのそれぞれの内部（内壁）には導電性部材１３が形成されている。例えば配線基板２に形成された最上層の配線層２ｄと最下層の配線層２ｇとは、貫通孔１２ａの内部に形成される導電性部材１３によって電気的に接続される。また、絶縁層２ｃ，２ｆに形成された複数の接続孔１２ｂを介して、配線層２ｂと配線層２ｄとは電気的に接続され、配線層２ｅと配線層２ｇとは電気的に接続される。
コア材２ａおよび各絶縁層２ｃ，２ｆは、例えばガラス繊維にエポキシ系またはポリイミド系の熱硬化性絶縁樹脂を含浸させた高弾性樹脂により形成されている。また、各配線層２ｂ，２ｄ，２ｅ，２ｇは、例えば銅を主成分とする金属膜で形成されている。各配線層２ｂ，２ｄ，２ｅ，２ｇの厚さは、例えば１０〜３０μｍである。
配線基板２の上面２ｘ側を被覆する保護膜１０は、主に配線基板２の最上層の配線層２ｄを保護する目的で形成され、配線基板２の下面２ｙ側を被覆する保護膜１１は、主に配線基板２の最下層の配線層２ｇを保護する目的で形成されている。保護膜１０，１１は、例えばエポキシ系またはポリイミド系の熱硬化性絶縁樹脂を主成分とするソルダーレジストにより形成されている。ソルダーレジストは絶縁機能を有し、さらに鉛フリー半田を溶融する際に配線基板２に加えられる温度（例えば２２０〜２４０℃程度）に耐え、かつ埃、熱、または湿度などの環境から配線層等を保護することができる。
さらに、図３に示すように、本実施の形態１による配線基板２では、配線基板２の下面２ｙ側を被覆する保護膜１１の一部が、配線基板２の角部を残して四角形状の各辺に沿って除去されている。保護膜１１が除去された部分の配線基板２の一辺に沿った方向と直交する方向の幅（Ｗ）は、例えば０．２ｍｍ以下である。また、保護膜１１が除去された部分では、配線層２ｇも除去されている。詳細な説明は後述するが、このように、配線基板２の各辺に沿って配線層２ｇが除去されているので、一括モールド法により樹脂封止された配線基板２を、ダイシングブレードを用いてダイシングラインに沿って切断し、１個１個の半導体装置１に切り分ける際に、配線層２ｇが引き伸ばされて、隣接する他層の配線層、例えば配線層２ｅと短絡することがない。
保護膜１１を残した角部は、完成した半導体装置１を輸送する際に包装材と接触する部分（保持部）であり、保護膜１１を残した角部（保護膜１１が除去されていない部分）の配線基板２の一辺に沿った長さ（Ｌ１）は、半導体装置１を保持できる程度の長さを有している。
＜半導体チップ＞
前述した図１に示すように、配線基板２の上面２ｘ側に接着剤（ダイボンド材）７を介して搭載された半導体チップ４は、その厚さ方向と交差する平面形状が四角形になっている。なお、本実施の形態１で使用する接着剤７は、例えばペースト状またはフィルム状の接着剤である。
また、半導体チップ４は、これに限定されないが、主に、シリコンから成る半導体基板と、この半導体基板の主面（表面）に形成された複数の半導体素子（コア電源回路を含む内部回路、入出力回路）と、半導体基板の主面において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。上記絶縁層は、例えば酸化シリコン膜で形成されている。上記配線層は、例えばアルミニウム、タングステンまたは銅などの金属膜で形成されている。上記表面保護膜は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。
半導体チップ４の主面には、前述した半導体素子と電気的に接続された複数の電極パッド８が半導体チップ４の各辺に沿って配置されている（図１には、複数の電極パッド８のうちの一部を記載）。これら電極パッド８は、半導体チップ４の多層配線層のうちの最上層の配線からなり、半導体チップ４の表面保護膜にそれぞれの電極パッド８に対応して形成された開口部により露出している。
また、半導体チップ４の主面に配置された複数の電極パッド８と、配線基板２の上面２ｘに配置された複数のボンディングリード９とが、複数の導電性部材（本実施の形態１では、ワイヤ）１４によってそれぞれ電気的に接続されている（図１には、複数の導電性部材１４のうちの一部を記載）。導電性部材１４には、例えば金ワイヤを用いる。導電性部材１４は、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ４の主面に配置された電極パッド８と配線基板２の上面２ｘに配置されたボンディングリード９とに接続される。
半導体チップ４および導電性部材１４は、配線基板２の上面２ｘ側を被覆する樹脂封止体（封止体）５によって封止されている。樹脂封止体５は、低応力化を図る目的として、例えばフェノール系硬化剤、シリコーンゴムおよび多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体５は、例えばトランスファモールド法により形成される。
＜半田ボール（外部端子）＞
前述した図１に示すように、配線基板２の下面２ｙに形成された複数のバンプ・ランド３には、複数の半田ボール６が形成されている。複数のバンプ・ランド３は、配線基板２の下面２ｙ側を被覆する保護膜１１にそれぞれのバンプ・ランド３に対応して形成された開口部により露出しており、複数の半田ボール６は、複数のバンプ・ランド３とそれぞれ電気的に、かつ機械的に接続されている。半田ボール６としては、鉛を実質的に含まない鉛フリー半田組成の半田バンプ、例えばＳｎ−３［ｗｔ％］Ａｇ−０．５［ｗｔ％］Ｃｕ組成の半田バンプが用いられる。
次に、本実施の形態１による半導体装置１の製造方法を図４〜図１１を用いて工程順に説明する。図４は本実施の形態１による半導体装置１の製造方法を説明する工程図、図５〜図１１は半導体装置１の製造方法を説明する半導体装置の概略図である。
まず、図５に示すように、配線基板２Ａ、半導体チップ４、および接着剤７（図示せず）を用意する。配線基板２Ａは、１つの半導体チップ４が搭載される領域（単位フレーム）、すなわち前述した配線基板２がマトリックス状に区画形成された多数個取り基板である。配線基板２Ａの下面側には、複数のバンプ・ランド３（図１、図２参照）を露出する開口部が形成された保護膜１１が形成されている。
また、半導体チップ４は、良・不良の判定がされて半導体ウエハの状態で用意される。半導体チップ４は半導体ウエハのスクライブラインに沿って個片化されているが、例えばフィルムを介して枠に固定されているため、整列した状態を維持している。続いて、配線基板２Ａの各フレームの上面側に、接着剤７を介して半導体チップ４をそれぞれ搭載し（図４のダイボンディング工程）、その後、ベーク処理を行う（図４のベーク工程）。
次に、図６に示すように、半導体チップ４の主面の縁辺に配置された電極パッド８（図１参照）と配線基板２Ａの上面に配置されたボンディングリード９とを、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、導電性部材１３を用いて接続する（図４のワイヤボンディング工程）。
次に、複数の半導体チップ４が実装された配線基板２Ａを金型成型機にセットし、温度を上げて液状化した封止樹脂を圧送して流し込み、図７に示すように、配線基板２Ａの上面側を封止樹脂で封入して、１つの樹脂封止体５Ａをモールド成形する（一括モールド）。続いて、例えば１７０℃の温度でベーク処理を行う（図４のモールド工程）。
次に、図８および図９に示すように、第１方向および第１方向と直交する第２方向に設けられたダイシングライン１５に沿って、配線基板２Ａの下面側を被覆する保護膜１１の一部をエッチングすることにより、配線基板２Ａの下面側のダイシングライン１５に位置する配線層２ｇ（図１参照）を露出させる。このとき、ダイシングライン１５に位置する全ての配線層２ｇを露出させることが好ましい。また、第１方向に延在するダイシングライン１５と第２方向に延在するダイシングライン１５とが交差する箇所（配線基板２の４つの角部に相当する箇所）では、保護膜１１のエッチングは行わない。ダイシングライン１５は、後の工程で、１個１個の半導体装置１に切り分けるために設けられた区画ラインである。保護膜１１がエッチングされた領域の幅は、ダイシングラインを走行するダイシングブレードの幅にも依存するが、例えば０．１５〜０．２μｍ程度である。
続いて、ダイシングライン１５に露出した配線層２ｇをエッチングする。ダイシングライン１５に位置する配線層２ｇは、電解メッキ法によって配線基板２Ａの下面の全面に配線層２ｇを形成する際、隣接する単位フレームに形成される配線層２ｇの間を繋いだ配線である。従って、ダイシングライン１５に位置する配線層２ｇは、半導体装置１の回路動作等には寄与しない配線である。
次に、図１０に示すように、配線基板２Ａの下面側に露出する複数のバンプ・ランド３の表面に半田ペーストを、例えば印刷法により形成する。続いて、配線基板２Ａの下面側に露出する複数のバンプ・ランド３の表面に半田ペーストを介してそれぞれ半田ボール６を配置した後、リフロー処理を行う（図４の半田ボール付け）。リフロー処理の温度は、例えば２２０〜２４０℃である。このリフロー処理により、半田ボール６とバンプ・ランド３の表面に形成された半田ペーストとが溶融し一体化して、バンプ・ランド３の表面と電気的に、かつ機械的に接続する半田ボール６が形成される。半田ボール６は、半導体装置１と実装基板との間で電気的な信号の入出力を行うための伝導経路となる。
次に、図１１に示すように、ダイシングブレード１６をダイシングライン１５に沿って走行させて、配線基板２Ａおよび樹脂封止体５Ａを切断し、１個１個の半導体装置１に切り分ける（図４のダイシング工程）。このとき、配線基板２Ａの下面に形成された配線層２ｇのうち、ダイシングライン１５に位置する配線層２ｇはエッチングされているので、ダイシングブレード１６によって配線層２ｇが引き伸ばされることがなく、隣接する他層の配線層、例えば配線層２ｅと短絡することがない。
ところで、配線層２ｇは主に信号配線として用いている。そのため、多くの配線が密にレイアウトされており、ダイシングライン１５にも、比較的多くの配線層２ｇが形成されている。これに対して、コア材２ａの表面に形成された配線層２ｂは、主にグランド配線として用い、また、コア材２ａの裏面に形成された配線層２ｅは、主に電源配線として用いている。そのため、ダイシングライン１５に位置する配線層２ｂ、２ｅの配線の数は、ダイシングライン１５に位置する配線層２ｇの配線の数と比べて極めて少ないことから、ダイシングブレード１６によって引き伸ばされる配線層２ｄ、２ｅと他層の配線層との短絡は生じにくい。従って、本実施の形態１では、ダイシングライン１５に位置する配線層２ｇのみを除去している。
その後、樹脂封止体５上に品名などを捺印し、仕上がった１個１個の半導体装置１を製品規格に沿って選別し、さらに最終外観検査を経て製品が完成する。
このように、本実施の形態１によれば、ダイシングブレード１６を用いて、一括モールド法により樹脂封止された配線基板２Ａをダイシングライン１５に沿って切断し、１個１個の半導体装置１に切り分ける際に、配線層２ｇの引き伸ばしに起因する短絡を回避することができる。すなわち、予め、第１方向に延在するダイシングライン１５と第２方向に延在するダイシングライン１５との交差する箇所（配線基板２の４つの角部に相当する箇所）を除いて、ダイシングライン１５に位置する保護膜１１および配線層２ｇをエッチングしておく。これにより、ダイシングライン１５をダイシングブレード１６が走行しても、ダイシングライン１５に位置する配線層２ｇの引き伸ばしが生じないので、配線層２ｇとこれに隣接する他の配線層、例えば配線層２ｅとの接触を防止することができて、半導体装置１の信頼性を向上させることができる。
（実施の形態２）
本発明の実施の形態２による半導体装置は、前述した実施の形態１と同様に、ダイシングライン１５に位置する配線層２ｇをエッチングした後、ダイシングブレード１６を用いて、一括モールド法により樹脂封止された配線基板２Ａをダイシングライン１５に沿って切断し、１個１個の半導体装置１に切り分けられたものであるが、ダイシングライン１５に位置する保護膜１１のエッチングされる領域が前述の実施の形態１と異なる。すなわち、前述した実施の形態１では、第１方向と第２方向とが直交する箇所（配線基板２の４つの角部）を除いて、ダイシングライン１５に位置する保護膜１１をエッチングした。これに対して、本実施の形態２では、完成した半導体装置の輸送中における問題点を解決するために、ダイシングライン１５に位置する保護膜１１を島状または鋸歯状にエッチングする。
まず、本実施の形態２による半導体装置の構造がより明確となると思われるため、本発明者によって検討された完成した半導体装置の輸送中における問題点について図１２〜図１５を用いて説明する。図１２は半導体装置を輸送する際に用いる包装材の要部平面図、図１３は包装材のポケットに半導体装置を搭載した要部断面図、図１４は半導体装置を輸送する際に、半導体装置が受ける衝撃を説明する半導体装置の一部を拡大した断面図、図１５（ａ）および（ｂ）はそれぞれ保護膜を除去しない半導体装置および保護膜の一部を除去した半導体装置の一部を拡大した断面図である。
完成した半導体装置の輸送には、一般に、図１２に示す包装材（ＩＣトレイ）２１が用いられる。包装材２１には、１つの半導体装置が搭載されるポケット２２が、マトリックス状に形成されている。ポケット２２の数は、半導体装置の大きさによって変わるが、例えば図１２では、包装材２１のポケット２２が１５列５行に配列された構成となっている。各ポケット２２に半導体装置が搭載された包装材２１は、積み重ねられ数段にまとめられて輸送される。包装材２１は、例えばポリフェニレンエーテル（ＰＰＥ）から成る。
図１３に示すように、包装材２１の各ポケット２２は、側面の一部に４５°の傾斜（テーパ）が設けられた窪みであり、その傾斜部分で半導体装置２３を受ける構造となっている。このポケット２２に、半田ボール２４が供給された配線基板２５の下面（裏面）側を下にして、半導体装置２３は搭載される。従って、配線基板２５の下面側を被覆する保護膜２６と、ポケット２２の傾斜部分とが接触することになる。
ところが、前述した実施の形態１において説明した半導体装置１では、上記包装材２１のポケット２２に半導体装置１を搭載して輸送する際、輸送時の振動や衝撃によって、配線基板２の絶縁層２ｆまたはコア材２ａが剥離し、異物が発生することが危惧された。特に、配線基板２の一辺に沿った保護膜１１が除去された部分の長さが比較的長い場合において、異物の発生が顕著になると推測された。
前述した実施の形態１において説明した半導体装置１では、第１方向と第２方向とが直交する箇所（配線基板２の４つの角部）を除いて、ダイシングライン１５に位置する保護膜１１をエッチングしている。そのため、図１４に示すように、絶縁層２ｆと包装材２１のポケット２２の傾斜部分とが接触することがある。絶縁層２ｆは保護膜１１よりも剥離しやすいため、半導体装置１は、前述した図１３に示す保護膜２６をエッチングしていない配線基板２５を有する半導体装置２３よりも側面部分の耐衝撃性能が低下すると考えられた。
さらに、前述した実施の形態１において説明した図１５（ｂ）に示す半導体装置１では、図１５（ａ）に示す半導体装置２３に比べると、半田ボール６が包装材２１のポケット２２の傾斜部分と接触し易くなり、半田ボール６が衝撃により外れてしまうことも危惧された。半田ボール６の位置を半導体装置１の端部から離して、半田ボール６が包装材２１のポケット２２の傾斜部分と接触しにくくすることもできる。しかし、この場合は、半田ボール６の数を減らす、または半田ボール６間のピッチを狭くする必要がある。
このように、前述した実施の形態１において説明した半導体装置１を輸送する際には、包装材２１のポケット２２と配線基板２の絶縁層２ｆまたはコア材２ａとの接触により、配線基板２の絶縁層２ｆまたはコア材２ａが剥離して異物が発生する、または半田ボール６が外れるという危険性が考えられた。
そこで、本実施の形態２では、ダイシングライン１５に位置する保護膜１１を島状または鋸歯状にエッチングすることによって、輸送中の振動または衝撃による配線基板２の破損、および半田ボール６の剥がれを防止する。
このような本実施の形態２による半導体装置について図１６および図１７を用いて説明する。図１６は本実施の形態２による第１半導体装置の斜視図、図１７は本実施の形態２による第２半導体装置の斜視図である。配線基板の最下層の配線およびこの最下層配線を覆う保護膜以外の構成は、前述した実施の形態１と同様であるため、その説明を省略する。
本実施の形態２による第１半導体装置２７の構造を説明する。図１６に示すように、本実施の形態２による第１半導体装置２７の配線基板２では、配線基板２の下面（裏面）２ｙ側のダイシングラインに位置する保護膜１１の一部が、４つの角部、および隣接する２つの角部の間の一箇所、好ましくは中央部を残して、島状に四角形状の各辺に沿って除去されている。さらに、保護膜１１が除去された部分では、最下層の配線層２ｇも除去されている。
このように、配線基板２の各辺に沿って配線層２ｇが除去されているので、ダイシングブレード１６を用いて、一括モールド法により樹脂封止された配線基板２Ａをダイシングライン１５に沿って切断し、１個１個の第１半導体装置２７に切り分ける際に、配線層２ｇが引き伸ばされて、隣接する他層の配線層２ｅと短絡することがない。さらに、包装材２１のポケット２２に第１半導体装置２７を搭載して輸送しても、保護膜１１と包装材２１のポケット２２とが接触する箇所が増えて、配線基板２の絶縁層２ｆまたはコア材２ａとが接触しにくくなるので、配線基板２の絶縁層２ｆまたはコア材２ａの剥離による異物の発生が減少する。
次に、本実施の形態２による第２半導体装置２８の構造を説明する。図１７に示すように、本実施の形態２による第２半導体装置２８の配線基板２では、配線基板２の下面（裏面）２ｙ側のダイシングライン１５に位置する保護膜１１の一部が、４つの角部、および隣接する２つの角部の間の複数箇所を残して、鋸歯状に四角形状の各辺に沿って除去されている。さらに、保護膜１１が除去された部分では、最下層の配線層２ｇも除去されている。図１７には、隣接する２つの角部の間の除去されていない箇所が３箇所の場合を記載しているが、これに限定されるものではない。
このように、配線基板２の各辺に沿って配線層２ｇが除去されているので、ダイシングブレード１６を用いて、一括モールド法により樹脂封止された配線基板２Ａをダイシングライン１５に沿って切断し、１個１個の第２半導体装置２８に切り分ける際に、配線層２ｇが引き伸ばされて、隣接する他層の配線層２ｅと短絡することがない。さらに、包装材２１のポケット２２に第２半導体装置２８を搭載して輸送しても、保護膜１１と包装材２１のポケット２２とが接触する箇所が増えて、配線基板２の絶縁層２ｆまたはコア材２ａとが接触しにくくなるので、配線基板２の絶縁層２ｆまたはコア材２ａの剥離による異物の発生が減少する。
さらに、前述した第１半導体装置２７では、保護膜１１をエッチングした２箇所に配線層２ｇを集中させる必要がある。そのため、配線層２ｇに設計上の制約が加わることがある。しかし、第２半導体装置２８では、４箇所で保護膜１１をエッチングしているので、第１半導体装置２７よりも配線層２ｇを集中させる必要がなくなり、配線層２ｇの設計上の自由度が向上する。
このように、本実施の形態２によれば、最下層の配線層２ｇと隣接する他の配線層、例えば配線層２ｅとの接触を防止して、第１および第２半導体装置２７，２８の信頼性を向上させることができる。これに加えて、第１および第２半導体装置２７，２８の輸送中における配線基板２の破損を防止できるので、前述した実施の形態１による半導体装置１よりも異物の発生を低減することができる。
（実施の形態３）
本発明の実施の形態３による半導体装置は、前述した実施の形態１による半導体装置１の変形例である。
前述した実施の形態２において説明したように、前述した実施の形態１において説明した半導体装置１では、配線基板２の一辺に沿った保護膜１１が除去された部分の長さを配線基板２の一辺の半分よりも長くしているため、半導体装置１を包装材２１のポケット２２に搭載して輸送すると、輸送時の振動や衝撃によって、配線基板２の絶縁層２ｆまたはコア材２ａが剥離し、異物が発生する恐れがある。
そこで、本実施の形態３では、配線基板２の一辺に沿った保護膜１１が除去されていない部分の長さを配線基板２の一辺に沿った保護膜１１が除去された部分の長さよりも長くする。すなわち、配線基板２の保護膜１１と包装材２１とが接触する長さを配線基板２の保護膜１１が除去された部分の長さよりも長くすることによって、配線基板２の絶縁層２ｆまたはコア材２ａと包装材２１のポケット２２の傾斜部分との接触を防いでいる。
図１８に、本実施の形態３による半導体装置の裏面側の要部平面図を示す。図１８に示すように、配線基板２の４つの角部を除いて、ダイシングライン１５に位置する保護膜１１をエッチングしている。しかし、配線基板２の一辺に沿った保護膜１１が除去されていない部分の長さ（Ｌ２ａ＋Ｌ２ｂ）は、配線基板２の一辺に沿った保護膜１１が除去された部分の長さ（Ｌ３）よりも長くしている。例えば配線基板２の一辺に沿った保護膜１１が除去された部分の長さ（Ｌ３）を配線基板２の一辺の長さの１／３程度としている。これにより、半導体装置２９を包装材２１のポケット２２に搭載して輸送しても、包装材２１のポケット２２と、配線基板２の絶縁層２ｆまたはコア材２ａとが接触しにくくなるので、配線基板２の絶縁層２ｆまたはコア材２ａの剥離による異物の発生が減少する。
このように、本実施の形態３によれば、前述した実施の形態１による半導体装置１よりも配線層２ｇを集中してレイアウトする必要があるため、配線層２ｇの設計に制約は加わるが、半導体装置２９の輸送中における配線基板２の破損を防止できるので、前述した実施の形態１による半導体装置１よりも異物の発生を低減することができる。
（実施の形態４）
本発明の実施の形態４による半導体装置は、前述した実施の形態２による第１半導体装置２７の変形例である。
前述した実施の形態２において説明した第１半導体装置２７では、ダイシングライン１５に位置する保護膜１１の一部が、角部および角部と角部との間の中央部を残して、島状に四角形状の各辺に沿って除去されている。従って、第１半導体装置２７を包装材２１のポケット２２に搭載して輸送しても、包装材２１と配線基板２の絶縁層２ｆまたはコア材２ａとが接触しにくくなるので、配線基板２の絶縁層２ｆまたはコア材２ａの剥離による異物の発生が減少する。
本実施の形態４では、第１半導体装置２７のダイシングライン１５に位置する保護膜１１のうち、角部と角部との間の中央部の保護膜１１を残して、角部の保護膜１１を除去する。これにより、配線層２ｇの設計上の自由度を向上させる。
図１９に、本実施の形態４による半導体装置の裏面側の要部平面図を示す。図１９に示すように、ダイシングライン１５に位置する保護膜１１のうち、角部と角部との間の中央部を除いて、ダイシングライン１５に位置する保護膜１１をエッチングしている。これにより、配線層２ｇの設計上の自由度を向上させる。しかし、上記中央部の保護膜１１が除去されていない部分の長さを短くすると、包装材２１と配線基板２の絶縁層２ｆまたはコア材２ａとが接触しやすくなるので、保護膜１１が除去されていない部分の長さは、包装材２１と配線基板２の絶縁層２ｆまたはコア材２ａとが接触しない所定の長さに設定する必要がある。例えば、保護膜１１が除去されていない部分の長さ（Ｌ４）は、角部の保護膜１１が除去された部分の長さ（Ｌ５ａ＋Ｌ５ｂ）と同じとする、または配線基板２の一辺の長さの約半分とする。これにより、半導体装置３０を包装材２１のポケット２２に搭載して輸送しても、包装材２１のポケット２２と、配線基板２の絶縁層２ｆまたはコア材２ａとが接触しにくくなるので、配線基板２の絶縁層２ｆまたはコア材２ａの剥離による異物の発生が減少する。
このように、本実施の形態４によれば、配線層２ｇの設計上の自由度が向上し、半導体装置３０の輸送中における配線基板２の破損を防止できるので、前述した実施の形態２による第１半導体装置２７よりも異物の発生を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、一括モールド法により樹脂封止される多層基板型半導体装置のパッケージ構造に適用することができる。
１ 半導体装置
２，２Ａ 配線基板
２ａ コア材
２ｂ，２ｄ，２ｅ，２ｇ 配線層
２ｃ，２ｆ 絶縁層
２ｘ 上面（表面）
２ｙ 下面（裏面）
３ バンプ・ランド（電極パッド）
４ 半導体チップ
５，５Ａ 樹脂封止体（封止体）
６ 半田ボール（外部端子）
７ 接着剤（ダイボンド材）
８ 電極パッド
９ ボンディングリード（電極パッド）
１０，１１ 保護膜
１２ａ 貫通孔（ビア）
１２ｂ 接続孔
１３，１４ 導電性部材
１５ ダイシングライン
１６ ダイシングブレード
２１ 包装材（ＩＣトレイ）
２２ ポケット
２３ 半導体装置
２４ 半田ボール
２５ 配線基板
２６ 保護膜
２７ 第１半導体装置
２８ 第２半導体装置
２９，３０ 半導体装置
５０ 多層配線基板
５１ 単位フレーム
５２ 半田ボール
５３ 配線
５４ メッキ配線
５５ ダイシングライン
５６ 封止樹脂

Claims (6)

  1. （ａ）絶縁層、前記絶縁層の上面側に形成された上面側配線層、前記上面側配線層の一部が露出するように前記上面側配線層を覆う上面側保護膜、前記絶縁層の前記上面とは反対側の下面側に形成された下面側配線層、および前記下面側配線層の一部が露出するように前記下面側配線層を覆う下面側保護膜、を有する配線基板と、
    （ｂ）前記配線基板の前記上面側に搭載された半導体チップと、
    （ｃ）表面、および前記表面と交差する側面を有し、前記半導体チップを封止する樹脂封止体と、
    （ｄ）前記下面側配線層の前記一部からそれぞれ成る複数のバンプ・ランドにそれぞれ形成された複数の外部端子と、
    を含み、
    前記配線基板の平面形状は四角形から成り、
    前記複数のバンプ・ランドは、前記配線基板の辺に沿って形成されており、
    前記下面側保護膜は、前記複数のバンプ・ランドよりも前記配線基板の前記辺側において、前記配線基板の角部を残して前記配線基板の前記辺に沿って除去されており、
    前記下面側保護膜が除去された部分の前記配線基板の前記辺に沿った方向と交差する方向の幅は、０．２ｍｍ以下であり、
    前記下面側配線層は、前記複数のバンプ・ランドとそれぞれ繋がり、かつ前記配線基板の前記辺に向かってそれぞれ延在する複数の配線を有しており、
    前記下面側保護膜が除去された部分において、前記複数の配線のそれぞれの一部も除去され、かつ前記絶縁層の一部が露出しており、
    前記樹脂封止体の前記側面は、前記配線基板の側面と面一であることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記上面側保護膜および前記下面側保護膜は、エポキシ系またはポリイミド系の熱硬化性絶縁樹脂を主成分とすることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記上面側配線層および前記下面側配線層は銅を主成分とする金属膜であることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記下面側配線層は信号配線を構成することを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記半導体チップは、ペースト状の接着剤を介して、前記配線基板の前記上面側に搭載されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記上面側配線層の前記一部からそれぞれ成る複数のボンディングリードは、複数のワイヤを介して、前記半導体チップの複数の電極パッドとそれぞれ電気的に接続されていることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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JP2006294832A (ja) * 2005-04-11 2006-10-26 Renesas Technology Corp 半導体装置の製造方法
JP2008288400A (ja) * 2007-05-18 2008-11-27 Panasonic Corp 回路基板，樹脂封止型半導体装置，樹脂封止型半導体装置の製造方法，トレイおよび検査ソケット
JP5224784B2 (ja) * 2007-11-08 2013-07-03 新光電気工業株式会社 配線基板及びその製造方法
JP2009267227A (ja) * 2008-04-28 2009-11-12 Sumitomo Metal Electronics Devices Inc 半導体素子収納用パッケージとその製造方法

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