KR100750764B1 - 반도체 장치 - Google Patents

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Abstract

반도체 칩을 기판 위에 적층시킨 반도체 장치에서, 배선을 갖는 인터포저 칩을, 반도체 칩의 아래에 설치한다. 반도체 칩의 본딩 패드는, 와이어 본딩에 의해 인터포저 칩을 통하여, 기판에 형성되어 있는 본딩 단자와 전기적으로 접속된다. 이 인터포저 칩에 의해, 반도체 칩 내에 형성된 반도체 소자의 전기적 특성의 열화와 물리적 파괴를 방지할 수 있다. 또한, 와이어 본딩 강도를 저하시키지 않는다. 또한, 와이어 본딩용 와이어를 중계시키기 위한 배선의 배선 피치를 미세하게 형성할 수 있다.
Figure 112004003344260-pat00001
인터포저 칩, 와이어 본딩, 본딩 단자, 본딩 패드, 배선 피치, 적층 베이스

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 평면도, 도 1의 (b)는 도 1의 (a)의 A-A' 화살표 단면도.
도 2의 (a)는 본 발명의 제2 실시 형태에 따른 반도체 장치의 구성을 도시하는 평면도, 도 2의 (b)는 도 2의 (a)의 B-B' 화살표 단면도.
도 3의 (a)는 본 발명의 제3 실시 형태에 따른 반도체 장치의 구성을 도시하는 평면도, 도 3의 (b)는 도 3의 (a)의 C-C' 화살표 단면도.
도 4는 본 발명의 제4 실시 형태에 따른 반도체 장치가 갖는 인터포저 칩의 구성을 도시하는 평면도.
도 5의 (a)는 도 4에 도시하는 인터포저 칩에 반도체 칩을 적층한 반도체 장치의 평면도, 도 5의 (b)는 도 5의 (a)의 D-D' 화살표 단면도.
도 6은 본 발명의 제5 실시 형태에 따른 반도체 장치가 갖는 인터포저 칩의 구성을 도시하는 평면도.
도 7은 도 6에 도시하는 인터포저 칩에 반도체 칩을 적층한 반도체 장치의 평면도.
도 8은 도 6의 인터포저 칩에 도 7과는 다른 반도체 칩을 적층한 반도체 장치의 평면도.
도 9의 (a)는 종래의 반도체 장치의 구성예를 도시하는 평면도, 도 9의 (b)는 도 9의 (a)의 E-E' 화살표 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 반도체 칩
3 : 인터포저 칩
4 : 기판
6 : 본딩 단자
7 : 배선
8 : 와이어
9 : 다이본드 접착층
15, 25 : 본딩 패드
35a : 제1 본딩 패드
35b : 제2 본딩 패드
본 발명은 반도체 장치에 관한 것으로, 특히 복수의 반도체 칩이 적층된 반도체 장치에 관한 것이다.
전자 기기의 소형·경량·박형화를 실현하는 키테크놀러지의 하나인, 반도체 칩의 고밀도 실장을 실현하기 위해서, 반도체 장치에서 지금까지 여러 가지 패키징 기술이 개발되어 왔다.
마더 보드에의 실장에 필요한 면적을 저감시키기 위한, 반도체 장치의 패키지 구조에 관한 기술로서, DIP(Dual Inline Package) 등의 핀 삽입 방식 패키지, SOP(Small Outline Package) 등의 외주의 리드에 의한 표면 실장 패키지, 또한 BGA(Ball Grid Array) 등의 패키지 하면에 격자 형상으로 외부 출력 단자를 배치한 패키지와 같은 기술이 개발되어 왔다. 또한, 반도체 칩에 대한 패키지의 면적 비율을 저감시킴으로써 고밀도 실장을 실현하는 기술로서, 기판 배선의 미세화에 의한 외부 출력 단자의 협피치화 및 패키지 사이즈의 축소화가 도모되어 왔다.
또한, 복수의 반도체 칩을 모아서, 단일의 패키지 내에 실장하는 멀티칩 패키지, 멀티칩 패키지의 중에서도, 더욱 고밀도 실장을 실현하기 위해서 복수의 반도체 칩을 적층 실장한 칩 스택드 패키지와 같은 기술이 개발되어 왔다. 또한, 멀티칩 패키지의 중에서도, 각각 다른 기능을 갖는 복수의 반도체 칩을 단일의 패키지에 밀봉하여 시스템화를 실현한 것은, 시스템인패키지라고 불리고, 개발이 진행되어 왔다.
한편, 전자 기기의 소형·경량·박형화를 실현하는 방법으로서, 반도체 칩의 고밀도 패키징·실장과는 별도의 방법이 주목받고 있다. 이것은, 종래, 서로 다른 반도체 칩이었던 메모리, 로직, 아날로그와 같은 회로를 혼재시켜서, 단일의 칩에 시스템 기능을 집적시킨, 시스템 온 칩을 이용한 방법이다.
그러나, 메모리, 로직과 같은 회로를 하나의 칩에 집적시키는 경우에는, 메모리 회로는 저전압화가 곤란한 것, 로직 회로에서 발생하는 노이즈 대책이 필요하 다는 것 등의 문제가 있다. 또한, 종래 바이폴라로 제조되어 온 아날로그 회로를 혼재시키는 경우, 메모리, 로직과 동일한 CMOS로 제작하는 것은 곤란하게 된다.
그래서, 시스템 온 칩에 대신하여, 동등한 기능을 단기간, 저비용으로 개발하는 것이 가능한 시스템인패키지가 주목받고 있다.
도 9의 (a), 도 9의 (b)에, 종래의 시스템인패키지의 반도체 장치로서, 복수의 반도체 칩을 적층하여 와이어 본딩한, 칩 적층형의 반도체 장치의 구성예를 도시한다. 상기 반도체 장치를 적층 위로부터 본 평면도가 도 9의 (a)이고, 도 9의 (b)는 도 9의 (a)의 E-E' 화살표 단면도이다. 도 9의 (b)에 도시한 바와 같이, 반도체 장치는, 폴리이미드 기판 또는 프린트 기판으로 이루어지는 기판(4)을 적층 기판으로 하고, 반도체 칩(2) 및 그것보다도 사이즈가 작은 반도체 칩(1)이 이 순으로 적층된 구성이다. 기판(4)과 반도체 칩(2)과의 사이, 및, 반도체 칩(1)과 반도체 칩(2)과의 사이는, 다이본드 접착층(9)에 의해서 접착되어 있다.
반도체 칩(1)·반도체 칩(2)에는 각각, 외부와의 도통을 취하기 위한, 와이어 본딩이 가능한 본딩 패드(15…)·본딩 패드(25…)가 형성되어 있다. 본딩 패드(15…)·본딩 패드(25…)는, 각각 기판(4)에 형성된 본딩 단자(6…)에 접속되어 있다. 이 접속에는, 도 9에 도시한 바와 같이, 금선 등의 와이어(8…)를 이용한 와이어 본딩법이 널리 사용된다. 와이어 본딩법은 적층 베이스가 리드 프레임인 경우에도 사용된다.
또한, 적층하는 반도체 칩의 몇 개의 본딩 패드를, 기판 위의 본딩 단자와 결선하지 않고, 적층한 다른 반도체 칩의 본딩 패드와 결선하는 경우도 있다.
상기한 바와 같이, 반도체 칩을 스택 적층하여, 칩과 기판 사이의 전기적 접속을 와이어 본드로 실시하는 경우, 칩 사이즈가 큰 순으로 적층된다. 이것은, 위에 중첩된 반도체 칩이, 아래의 반도체 칩의 본딩 패드에 간섭하지 않도록 하기 위해서이다. 기판 위의 본딩 단자는, 최하단의 반도체 칩 외측에 배치되어 있기 때문에, 최상단과 최하단의 칩 사이즈에 차가 있으면, 상단의 반도체 칩의 본딩 패드와 기판의 본딩 단자와의 사이의 거리가 길어져, 필연적으로 와이어 길이도 길어지게 된다.
상기한 바와 같은, 시스템인패키지의 반도체 장치에서, 메모리 LSI의 위에 로직·아날로그 LSI를 스택 적층하고, 와이어 본딩한 경우에는, 이하와 같은 문제점이 존재한다.
로직·아날로그 LSI는 칩 사이즈가 메모리 LSI와 비교하여, 상당히 작아지는 케이스가 많다. 따라서, 메모리 LSI의 위에 칩 사이즈에 차가 있는 로직·아날로그 LSI를 스택 적층하고, 와이어 본딩시킨 구조의 반도체 장치에서는, 와이어 길이를 길게 함에 따라, 와이어 강도의 저하, 밀봉 시의 와이어 치우침이 발생한다. 또한, 자체 무게에 의한 와이어의 처짐 등에 의한, 와이어끼리의 접촉, 와이어와 하단에 있는 반도체 칩 엣지와의 접촉과 같은 문제점이 발생한다는 문제점이 있었다. 이 문제의 해결책으로서, 이하와 같은 방법이 제안되어 왔다.
예를 들면, 일본국 공개 특허 공보 특개2001-257307호(2001년 9월 21일 공개)에는, 미리 재배선층이 회로면 위에 형성된 반도체 칩 상에, 다른 반도체 칩을 적층시키고, 상단에 있는 반도체 칩으로부터의 와이어 본딩용 와이어를, 재배선층 에 중계시키는 구성이 제안되고 있다. 이러한 구성으로 함으로써, 1 루프당의 와이어 길이를 짧게 하는 것이 가능하다.
또한, 일본국 공개 특허 공보 특개2002-76250호 공보(2002년 3월 15일 공개)에는, 상단의 반도체 칩과 하단의 반도체 칩과의 사이에, 와이어 본딩용 와이어를 중계 배선시키기 위한 배선층이 형성된 폴리이미드 테이프를 설치하는 구성이 제안되어 있다. 이와 같은 구성으로 함으로써, 마찬가지로 1 루프당의 와이어 길이를 짧게 할 수 있다.
그러나, 상기한 바와 같은 재배선층을 회로면 위에 형성하는 종래의 반도체 장치에서는, 일단 완성한 반도체 칩 상에 와이어 본딩용의 와이어를 중계 배선하기 위한 재배선층을 형성하는 공정이 필요하게 된다. 따라서, 재배선층을 형성하는 공정에 포함되는, 알루미늄막의 스퍼터링이나, 노광, 에칭 프로세스 등의 포토 리소그래피의 과정에 의한 손상으로, 재배선층이 형성되어 있는 반도체 칩 내의 반도체 소자의 전기적 특성이 열화된다고 하는 문제점이 있다.
또한, 재배선층의 배선을 형성할 때에, 일단 완성된 반도체 칩의 본딩 패드 상에 절연층을 형성하는 공정에서, 에칭 레지스트의 형성이나 제거를 행하면, 본딩 패드의 표면에 불순물이 잔류한다. 그래서, 이 불순물에 의해, 와이어 본딩의 접합 강도를 저하시킨다고 하는 문제점도 발생한다.
또한, 와이어 본딩 시에, 재배선층이 형성된 반도체칩 상의 재배선층의 본딩 패드에 스트레스가 걸리면, 응력에 의해 재배선층의 본딩 패드의 밑에 형성된 반도 체 소자를 파괴하게 될 우려도 있다.
또한, 폴리이미드 테이프에 배선을 형성한 배선층을 형성한 반도체 장치에서는, 상기한 바와 같은 반도체칩에 재배선층을 형성하는 방법과 비교하면, 미세 배선이 곤란하다고 하는 문제가 있다. 이것은, 재료 및 포토레지스트 장치의 차이에 의해, 반도체칩에 재배선층을 형성하는 경우에는, 배선 피치의 최소값은 1 ㎛ 이하가 가능한 데 대하여, 폴리이미드 테이프 상에 배선을 형성하는 방법에서는, 현재의 기술로서는 배선 피치의 최소값은, 50∼60 ㎛이 한계이기 때문이다.
또한, 배선층을 구성하는 재료인 폴리이미드는, 다른 구성 재료와 비교하여 수분을 흡수하기 쉬운 성질을 가지고 있다. 그 때문에, 반도체 패키지를 가열 리플로우에 의해 기판에 실장할 때에, 흡수되어 있는 수분이 팽창하여, 배선층과 그 상하에 있는 반도체칩이 박리하는 현상, 소위 리플로우크랙을 야기할 가능성이 있다. 따라서, 반도체 장치의 품질이 낮아진다고 하는 문제가 발생한다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로서, 그 목적은, 적층 베이스 상에 적층된 복수의 반도체 칩 내에 형성된 기억 소자, 논리 소자 등의 기능 소자(회로 소자, 반도체 소자)의 전기적 특성의 열화와 물리적 파괴를 방지할 수 있고, 또한, 와이어 본딩 강도를 저하시키지 않으며, 또한, 와이어 본딩용 와이어를 중계시키기 위한 배선의 배선 피치를 미세하게 형성할 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 반도체 장치는, 상기의 과제를 해결하기 위해서, 외부 인출 전극 이 형성된 1개 이상의 반도체칩을 적층 베이스에 적층한 반도체 장치에서, 적어도 1개의 접속 배선이 형성된 인터포저 칩을 구비하며, 적어도 1개의 상기 반도체칩에 형성되어 있는 외부 인출 전극이, 와이어 본딩에 의해, 적어도 1개의 상기 인터포저 칩에서의 상기 접속 배선에 접속되어 있음과 함께, 상기 접속 배선에 접속되어 있는 상기 반도체칩에 형성되어 있는 외부 인출 전극이, 상기 접속 배선을 통하여, 상기 적층 베이스 또는 다른 반도체칩에 형성되어 있는 배선의 전극과 전기적으로 접속되는 것을 특징으로 하고 있다.
상기 구성에 따르면, 예를 들면 적층된 반도체칩과 반도체칩의 사이나, 적층 베이스의 적층 위측 등에, 적어도 1개의 접속 배선이 형성된 인터포저 칩이 구비된다. 또한, 반도체칩에 형성되어 있는 외부 인출 전극은, 와이어 본딩에 의해, 인터포저 칩의 접속 배선에 접속되어, 해당 접속 배선을 통하여, 적층 베이스 또는 다른 반도체칩의 전극과 전기적으로 접속된다. 이와 같이, 반도체칩에 형성되어 있는 외부 인출 전극과, 적층 베이스 또는 다른 반도체칩의 전극을 접속할 때에, 인터포저 칩을 중계할 수 있으므로, 와이어 본딩에 의한 와이어의 길이를 짧게 하는 것이 가능하게 된다. 따라서, 와이어가 긴 경우에 발생했던, 와이어 강도의 저하, 자체 무게에 의한 와이어의 처짐 등에 의한 와이어끼리의 접촉, 와이어와 하단에 있는 반도체 칩 엣지와의 접촉과 같은 문제점을 억제할 수 있다.
여기서, 적층한 어느 하나의 반도체칩에 재배선층이 형성되어 있는 종래의 반도체 장치와 비교하면, 상기 본 발명에 따른 구성에서는, 접속 배선을 갖는 인터포저 칩을 이용하고 있기 때문에, 배선이 형성된 반도체칩에 스퍼터링이나 포토리 소그래피 등의 재배선층을 형성하기 위한 공정을 행할 필요가 없다. 따라서, 재배선층을 형성하기 위해서 발생하는, 반도체 칩 내의 반도체 소자의 전기적 특성의 열화와 같은 문제는 발생하지 않는다.
또한, 반도체칩에 재배선층을 형성하는 종래의 반도체 장치에서는, 반도체칩에 전극으로서의 본딩 패드를 형성한 후에, 재배선층을 형성한다. 그 때문에, 에칭 레지스트의 형성이나 제거를 행하게 되어, 본딩 패드의 표면에 불순물이 잔류하여, 와이어 본딩의 접합 강도를 저하시킨다고 하는 문제도 있다. 이에 대해서도, 상기 본 발명에 따른 구성에서는, 재배선층을 형성하지 않기 때문에, 와이어 본딩의 접합 강도를 저하시키지 않는다. 또한, 상기 종래의 반도체 장치에서는, 와이어 본딩 시에 재배선층에 스트레스가 걸리면, 바로 아래의 반도체칩에 있어서의 배선에 손상을 줄 우려가 있었지만, 상기 본 발명에 따른 구성에서는, 인터포저 칩의 두께나 단단함에 의해, 와이어 본딩 시에 있어서의 스트레스에 의한 영향을 해소할 수 있다.
따라서, 상기의 구성에 따르면, 적층 베이스 상에 적층된 복수의 반도체 칩 내에 형성된 반도체 소자의 전기적 특성의 열화나 물리적 파괴를 방지하는 것이 가능하고, 와이어 본딩 강도를 높게 하는 것이 가능하게 된다.
본 발명의 다른 목적, 특징, 및 우수한 점은, 이하에 기술하는 기재에 의해서 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백하게 될 것이다.
[실시 형태1]
이하, 본 발명의 반도체 장치의 실시의 일 형태에 대하여, 도 1의 (a) 및 도 1의 (b)에 기초하여 설명하면 이하와 같다. 또한, 본 발명은 이것에 한정되는 것이 아니다.
도 1의 (a)는, 본 실시 형태의 반도체 장치를 적층 위에서 본 평면도이고, 도 1의 (b)는 도 1의 (a)의 A-A' 화살표 단면도이다.
(반도체 장치의 구성)
도 1의 (a) 및 도 1의 (b)에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 기판(4)을 적층 베이스로 하고, 반도체 칩(2), 인터포저 칩(3) 및 반도체 칩(1)이 이 순으로 적층된 구성이다. 또한, 기판(4)과 반도체 칩(2)과의 사이, 반도체 칩(2)과 인터포저 칩(3)과의 사이, 및 인터포저 칩(3)과 반도체 칩(1)과의 사이는, 각각, 다이본드 접착층(9)으로 접착되어 있다.
기판(4)으로서는, 무기물로 이루어지는 박판 등의 절연층에 배선층을 형성한 것이 이용된다. 배선층에는, 반도체 칩(1) 및 반도체 칩(2)과 접속을 행하기 위한 본딩 단자(6…)가 형성되어 있다. 본딩 단자(6…)는, 외부와 도통을 취하기 위한 외부 인출 전극의 전극 패드로서, 또한, 와이어 본딩을 행하기 위한 본딩 패드로서 이용된다. 또한, 무기물로 이루어지는 박판에는, 수지 필름, 수지를 함침시킨 유리 섬유 기재, 세라믹 등이 적합하게 이용된다. 또한, 반도체 장치를 양산형의 크기의 것으로 하면, 기판(4)으로서, 리드 프레임을 이용하여도 되고, 절연성 수지 기판을 이용하면 고밀도 실장형의 반도체 장치를 공급할 수 있다.
반도체 칩(1)에는, 적층 위 측에 형성된 배선(도시 생략)과, 본딩 패드(15 …)가, 반도체 칩(2)에는, 적층 위 측에 형성된 배선(도시 생략)과, 본딩 패드(25…)가 형성되어 있다. 본딩 패드(15…)는, 반도체 칩(1)과 외부와의 도통을 취하기 위한 외부 인출 전극의 전극 패드로서, 또한, 와이어 본딩을 행하기 위한 본딩 패드로서 이용된다. 또한, 본딩 패드(25…)는 반도체 칩(2)과 외부와의 도통을 취하기 위한 외부 인출 전극의 전극 패드로서, 또한, 와이어 본딩을 행하기 위한 본딩 패드로서 이용된다. 반도체 칩(1)·반도체 칩(2)은, 통상, 실리콘 기판 상에 트랜지스터 등의 기능 소자(회로 소자)가 형성된 구성이다. 반도체 칩(1)의 배선층은 본딩 패드(15…)를, 반도체 칩(2)의 배선층은 본딩 패드(25…)를 남기고, 표면 보호막으로서의, SiN이나 폴리이미드 등으로 이루어지는 패시베이션막(표면 보호막)이라 불리는 절연막으로 피복되어 있는 것이 바람직하다.
인터포저 칩(3)은, 더미 반도체칩으로서 형성되어 있고, 기능 소자가 형성되어 있지 않은 의사의 반도체칩이다. 이 인터포저 칩(3) 상에는 배선층이 구비되어 있다. 이 배선층은, 외부와의 도통을 취하기 위한, 와이어 본딩이 가능한 제1 본딩 패드(35a…)·제2 본딩 패드(35b…), 및 배선(7…)을 갖고 있다. 배선층에서, 제1 본딩 패드(35a…)는, 반도체 칩(2)에 가까운 측에 배치되고, 제2 본딩 패드(35b…)는, 제1 본딩 패드(35a…)보다도 반도체 칩(1)에 가까운 측에 배치된다. 배선(7…)은, 제1 본딩 패드(35a…)와 제2 본딩 패드(35b…)를 일대일로 접속하고 있다. 본 실시 형태에서는, 배선(7…), 제1 및 제2 본딩 패드(35a…, 35b)로 접속 배선이 형성되어 있다.
또한, 접속 배선의 구성은 상기에 한정되는 것은 아니고, 예를 들면, 배선(7 …)에 직접 와이어 본딩할 수 있는 경우에는 접속 배선에 본딩 패드를 형성할 필요는 없다. 또한, 제1 본딩 패드(35a…)만을 접속 배선으로서 이용하는 경우가 있어도 된다.
본 실시 형태에 있어서는, 제1 본딩 패드(35a…)는, 인터포저 칩(3)의 외주변을 따라서 배치되어 있다. 또한, 제2 본딩 패드(35b…)는, 제1 본딩 패드(35a…)의 내측에서 반도체 칩(1)의 외주변을 따라서 배치되어 있다. 또한, 모든 배선(7…)은, 상호 교차하지 않도록 제2 본딩 패드(35b…)로부터 제1 본딩 패드(35a…)를 향하여 방사선 형상으로 배선되어 있다. 또한, 상기 배선층의 표면은, 제1 본딩 패드(35a…)와 제2 본딩 패드(35b…)를 남겨 패시베이션막으로 피복되어 있는 것이 바람직하다.
인터포저 칩(3)은, 기판(4) 상에 적층된 반도체 칩(1) 및/또는 반도체 칩(2)을 형성할 때에 이용되는 웨이퍼와 동일한 재질 및 구조의 웨이퍼를 이용하여 형성된다. 또한, 기판(4) 상에 적층된 반도체 칩(1) 및/또는 반도체 칩(2)에 배선층을 형성할 때와 동일한 프로세스와 장치로, 인터포저 칩(3) 상에 제1 본딩 패드(35a…)·제2 본딩 패드(35b…), 및 배선(7…)이 형성된다. 따라서, 인터포저 칩(3)의 형성에 반도체 칩(1)·반도체 칩(2)의 형성과 마찬가지의 재료나 제조 장치를 이용할 수 있기 때문에, 인터포저 칩(3)의 형성에 요하는 제조 비용 및 제조 시간의 상승을 낮게 억제하는 것이 가능하다. 또한, 반도체 칩(1) 및/또는 반도체 칩(2)을 형성할 때에 이용되는 웨이퍼에 배선층을 형성할 때는, 배선 피치의 최소값은 1 ㎛ 이하가 가능하기 때문에, 인터포저 칩(3)의 배선층의 배선 피치도 1 ㎛ 이하로 미 세하게 형성하는 것이 가능하다.
본 실시의 형태에서는, 이 인터포저 칩(3)을 이용하여 와이어 본딩이 행하여지고 있다. 반도체 칩(1) 상의 본딩 패드(15…)와 기판(4) 상의 본딩 단자(6…)는, 와이어(8…)와 인터포저 칩(3)을 개재하여, 전기적으로 접속된다. 또한, 와이어(8…)에는 특히 금이나 알루미늄의 세선이 적합하게 이용된다.
(반도체 장치의 제조 공정)
이하에 본 실시 형태의 반도체 장치의 제조 공정에 대하여 공정의 순서에 따라서 설명한다.
① 기판(4)의 상면에, 반도체 칩(2), 인터포저 칩(3), 반도체 칩(1)의 순으로 적재하여 고정시킨다. 각각의 칩 사이 및 반도체 칩(2)과 기판(4)과의 사이는 다이본드 접착층(9)을 이용하여 접착한다.
② 반도체 칩(2) 상의 본딩 패드(25…)와 기판(4) 상의 본딩 단자(6…)를, 와이어(8…)를 통하여 전기적으로 접속한다.
③ 반도체 칩(1) 상의 본딩 패드(15…)와 인터포저 칩(3) 상의 제2 본딩 패드(35b…)를, 와이어(8…)를 통하여 전기적으로 접속한다.
④ 인터포저 칩(3) 상의 제1 본딩 패드(35a…)와, 본딩 단자(6…) 중 반도체 칩(2) 상의 본딩 패드(25…)와 접속되는 이외의 것을, 와이어(8…)를 통하여 전기적으로 접속한다.
상기한 바와 같이, 제2 본딩 패드(35b…)와 제1 본딩 패드(35a…)는, 배선(7…)에 의해서 각각 접속되어 있다. 따라서, 반도체 칩(1) 상의 본딩 패드(15…) 는, 제2 본딩 패드(35b…), 배선(7…), 및 제1 본딩 패드(35a…)를 통하여, 와이어(8…)에 의해서, 기판(4)의 본딩 단자(6…)에 전기적으로 접속되어 있게 된다.
또한, 도 1의 (a)에 도시한 바와 같이, 본딩 단자(6…)에 접속하는 와이어(8…)끼리는 좌우 방향에서 교차하지 않기 때문에, A-A' 화살표 단면도에서는, 본딩 단자(6…)와 제1 본딩 패드를 접속하는 와이어(8…)의 밑에는, 본딩 단자(6…)와 반도체 칩(2)의 본딩 패드(25)를 접속하는 와이어(8…)는 존재하지 않는다. 그러나, 도 1의 (b)에서는, 본딩 단자(6…)에 접속하는 와이어(8…)끼리가 상하 방향에서도 교차하지 않는 것을 도시하기 위해서, 편의상, 와이어 본딩의 상태를 도 1의 (a)의 상태와는 달리하여 도시하고 있다.
또한, 본 실시의 형태에 있어서는, 도 1의 (a)에 도시한 바와 같이, 와이어(8…)의 어느 것이나 상호 교차하지 않고 와이어 본딩이 행하여지고 있다. 이것은, 다음의 2개의 이유에 의한다. 즉, ① 인터포저 칩(3)의 제2 본딩 패드(35b…)가, 각각과 쌍을 이루는 반도체 칩(1)의 본딩 패드(15…)의 배열과 동일한 순서로 반도체 칩(1)의 주위에 배치되어 있는 것, 및, ② 인터포저 칩(3)의 제1 본딩 패드(35a…)가, 반도체 칩(2)의 본딩 패드(25…)와 기판(4)의 본딩 단자(6…)를 접속하는 와이어(8…)끼리의 사이를 통하여, 기판(4)의 본딩 단자(6…)에 대하여 와이어 본딩되도록 배치되어 있는 것에 의한다. 이러한 배치에 의해, 와이어(8…)끼리는 접촉 교차하지 않기 때문에, 단락 등의 문제점이 발생하는 것을 방지할 수가 있어, 반도체 칩(1)의 전극과 기판(4)의 전극과의 전기적 접속을 보다 확실한 것으로 할 수 있다.
또한, 본 실시 형태에서는, 반도체 칩(1)의 본딩 패드(15…)는, 모두 인터포저 칩(3)의 제2 본딩 패드(35b…)와 접속하는 것으로 하지만, 반도체 칩(2)의 본딩 패드(25…)와 접속하는 경우가 있어도 된다. 즉, 별개의 반도체 칩 상의 본딩 패드끼리가 와이어 본딩되어도 된다.
[실시 형태2]
본 발명의 반도체 장치에 관한 다른 실시 형태에 대하여, 도 2의 (a) 및 도 2의 (b)에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 상기 실시 형태1에서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 부기하여, 그 설명을 생략한다.
도 2의 (a)는, 본 실시 형태의 반도체 장치를 적층 위로부터 본 평면도이고, 도 2의 (b)는 도 2의 (a)의 B-B' 화살표 단면도이다. 도 2의 (a) 및 도 2의 (b)에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 기판(4)의 상면에 반도체 칩(2)이 적층되고, 또한 그 위에, 반도체 칩(1)과 인터포저 칩(3)이 열거되어 적층된 구성이다. 또한, 기판(4)과 반도체 칩(2)과의 사이, 반도체 칩(2)과 인터포저 칩(3) 및 반도체 칩(1)과의 사이는, 각각, 다이본드 접착층(9)으로 접착되어 있다.
반도체 칩(1)의 외주변 중 인터포저 칩(3)에 가까운 변에 배치된 본딩 패드(15…)가, 인터포저 칩(3)의 제2 본딩 패드(35b…)와 와이어(8…)에 의해 접속되어 있다. 제2 본딩 패드(35b…)와 제1 본딩 패드(35a…)는 배선(7…)에 의해서 접속되어 있다. 또한, 제1 본딩 패드(35a…)와 본딩 단자(6…)가 와이어(8…)에 의해서 접속되어 있다. 또한, 반도체 칩(1)에 있어서의 본딩 패드(15…) 중, 제2 본딩 패드(35b…)와 접속되어 있지 않은 본딩 패드(15…), 및 반도체 칩(2)의 본딩 패드(25…)는, 본딩 단자(6…)중 제1 본딩 패드(35a…)와 접속되어 있지 않은 것과, 와이어(8…)에 의해서 접속되어 있다. 즉, 반도체 칩(1)의 외주변 중 인터포저 칩(3)에 가까운 변에 배치된 본딩 패드(15…)만이, 와이어(8…)와 인터포저 칩(3)을 통하여, 기판(4) 상의 본딩 단자(6…)와 전기적으로 접속된다.
본 실시 형태의 반도체 장치의 제조 공정으로서, 처음에 기판(4)의 상면에, 반도체 칩(2), 또한 반도체 칩(2)의 위에 인터포저 칩(3)과 반도체 칩(1)을 열거하여 적재하여 고정시킨다. 기판(4)과 반도체 칩(2)과의 사이, 반도체 칩(2)과 반도체 칩(1) 및 인터포저 칩(3)과의 사이는 다이본드 접착층(9)을 이용하여 접착한다. 다음으로, 반도체 칩(2) 상의 본딩 패드(25…)와 기판(4) 상의 본딩 단자(6…)를, 와이어(8…)를 통하여 전기적으로 접속한다.
다음으로, 반도체 칩(1)의 외주변 중 인터포저 칩(3)에 가까운 변에 배치된 본딩 패드(15…)와 인터포저 칩(3) 상의 제2 본딩 패드(35b…)를, 와이어(8…)를 통하여 전기적으로 접속한다. 다음으로 인터포저 칩(3) 상의 제1 본딩 패드(35a)와 본딩 단자(6…)중 반도체 칩(2) 상의 본딩 패드(25…)와 접속되는 이외의 것을, 와이어(8…)를 통하여 전기적으로 접속한다.
또한, 반도체 칩(1) 상의 본딩 패드(15) 중, 반도체 칩(1)의 외주변 중에 인터포저 칩(3)에 가까운 변에 배치된 본딩 패드(15…) 이외의 것과, 본딩 단자(6…) 중 반도체 칩(2) 상의 본딩 패드(25…) 및 인터포저 칩(3) 상의 제1 본딩 패드(35a)와 접속되는 이외의 것을, 와이어(8…)를 통하여 전기적으로 접속한다.
또한, 도 2의 (b)에서는, 도 1의 (b)와 같이, 본딩 단자(6…)에 접속하는 와이어(8…)끼리가 교차하지 않는 것을 도시하기 위해서, 편의상, 와이어 본딩의 상태를 도 2의 (a)의 상태와는 달리하여 도시하고 있다.
본 실시 형태와 같이, 반도체 칩(2)에 있어서, 반도체 칩(1) 및 인터포저 칩(3)을 열거하여 배치할 수 있고, 와이어 본딩할 수 있는 면적이 있으면, 상기와 같은 구성으로 하는 것에 의해, 인터포저 칩을 적층해도 적층의 두께를 증대시키지 않고서 반도체 장치를 제조하는 것이 가능하다.
[실시 형태3]
본 발명의 반도체 장치에 관한 다른 실시 형태에 대하여, 도 3의 (a) 및 도 3의 (b)에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 상기 실시 형태1에서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 부기하여, 그 설명을 생략한다.
도 3의 (a)는, 본 실시 형태의 반도체 장치를 적층 위로부터 본 평면도이고, 도 3의 (b)는 도 3의 (a)의 C-C' 화살표 단면도이다. 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 기판(4)의 상면에, 인터포저 칩(3), 반도체 칩(1) 및 반도체칩(2)이 이 순으로 적층하여 탑재된 구성이다. 즉, 본 실시 형태에서는, 기판(4)과 반도체 칩(2)과의 사이에 인터포저 칩(3)이 형성되어 있다.
반도체 칩(1)의 본딩 패드(15…) 및 반도체 칩(2)의 본딩 패드(25…)는, 각 각 다른 인터포저 칩(3)의 제2 본딩 패드(35b…)와 와이어(8…)에 의해서 접속되어 있다. 제2 본딩 패드(35b…)와 제1 본딩 패드(35a…)는 배선(7…)에 의해서 접속되어 있다. 또한, 제1 본딩 패드(35a…)와 기판(4)의 본딩 단자(6…)가 와이어(8…)에 의해서 접속되어 있다. 즉, 반도체 칩(1)의 본딩 패드(15…) 및 반도체 칩(2)의 본딩 패드(25…)는, 와이어(8…)와 인터포저 칩(3)을 통하여, 기판(4) 상의 본딩 단자(6…)에 전기적으로 접속된다.
본 실시 형태의 반도체 장치의 제조 공정으로서, 처음에 기판(4)의 상면에, 인터포저 칩(3), 반도체 칩(2), 반도체 칩(1)의 순으로 적재하여 고정시킨다. 각각의 칩 사이 및 인터포저 칩(3)과 기판(4)과의 사이는 다이본드 접착층(9)을 이용하여 접착한다. 다음으로, 인터포저 칩(3) 상의 제1 본딩 패드(35a…)와 기판(4) 상의 본딩 단자(6…)를, 와이어(8…)를 통하여 전기적으로 접속한다. 반도체 칩(1) 상의 본딩 패드(15…)와 인터포저 칩(3) 상의 제2 본딩 패드(35b…)를, 와이어(8…)를 통하여 전기적으로 접속한다. 또한, 반도체 칩(2) 상의 본딩 패드(25…)와, 인터포저 칩(3) 상의 제2 본딩 패드(35b…)중 반도체 칩(1) 상의 본딩 패드(15…)에 접속되는 이외의 것을, 와이어(8…)를 통하여 전기적으로 접속한다.
또한, 도 3의 (b)에서는, 도 1의 (b)와 같이, 본딩 단자(6…)에 접속하는 와이어(8…)끼리가 교차하지 않는 것을 도시하기 위해서, 편의상, 와이어 본딩의 상태를 도 3의 (a)의 상태와 달리하여 도시하고 있다.
상기한 바와 같은 구성에서는, 반도체 칩(2)의 사이즈가 기판(4)에 비교하여 상당히 작은 경우에도 인터포저 칩을 이용하여 전기적 접속을 행하는 것이 가능하 다.
[실시 형태4]
본 발명의 반도체 장치에 관한 다른 실시 형태에 대하여, 도 4, 도 5의 (a) 및 도 5의 (b)에 기초하여 설명하면, 이하와 같다. 또한, 설명의 편의상, 상기 실시 형태1에서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 부기하여, 그 설명을 생략한다.
도 4는, 제1 본딩 패드와 제2 본딩 패드를 연결하는 배선이, 실시 형태1 내지 실시형태3의 인터포저 칩의 배선과는 다르게 형성되는 인터포저 칩의 평면도이다. 도 4에 도시한 바와 같이, 본 실시 형태의 인터포저 칩(30)에 있어서, 실시 형태1에서 도 1의 (a)에 도시한 인터포저 칩(3)과 같이, 제1 본딩 패드(35a…)는, 인터포저 칩(3)의 외주변을 따라서 배치되어 있다. 또한, 제2 본딩 패드(35b…)는, 제1 본딩 패드(35a…)의 내측에서, 인터포저 칩(3)의 위에 적층되는 칩의 외주변을 따라서 배치되어 있다.
또한, 제1 본딩 패드(35a…)와, 제2 본딩 패드(35b…)는 배선(7…)에 의해서 접속되어 있다. 배선(7…)은, 제1 본딩 패드(35a…) 각각과 제2 본딩 패드(35b…) 각각을 일대일로 접속하고 있다.
실시 형태1에서는, 모든 배선(7…)은, 상호 교차하지 않도록 제2 본딩 패드(35b…)로부터 제1 본딩 패드(35a…)를 향하여 방사선 형상으로 배선된 구성으로 되어 있었다. 본 실시 형태에서는, 배선(7…)의 배선 상태가 보다 복잡한 것으로 되어 있다. 이하에 이것에 대하여 설명한다.
여기서, 인터포저 칩(3)의 하측에 적층되어 있는 칩 또는 기판을 하층 기판이라 칭하고, 인터포저 칩(3)의 상측에 적층되어 있는 칩을 상층 기판이라 칭하기로 한다. 그리고, 하층 기판에 있어서의 복수의 본딩 패드와, 상층 기판에 있어서의 복수의 본딩 패드를, 제1 본딩 패드(35a…), 배선(7…), 및 제2 본딩 패드(35b…)를 통하여 일대일로 접속하는 것으로 한다.
이 때에, 하층 기판에 있어서의 복수의 본딩 패드의 배열의 순서와, 상층 기판에 있어서의 복수의 본딩 패드의 배열의 순서가 서로 다른 경우에, 실시 형태1과 같은 배선(7…)의 배선 상태로 하면 이하와 같은 것이 발생하게 된다. 즉, 상층 기판 또는 하층 기판에 있어서의 복수의 본딩 패드와, 제1 본딩 패드(35a…) 또는 제2 본딩 패드(35b…)를 접속하는 와이어(8…)가 상호 교차하게 된다.
그래서, 본 실시 형태에서는, 상층 기판에 있어서의 복수의 본딩 패드와 제2 본딩 패드(35b…)를 접속하는 와이어(8…)가 상호 교차하지 않고, 또한, 하층 기판에 있어서의 복수의 본딩 패드와 제1 본딩 패드(35a…)를 접속하는 와이어(8…)도 상호 교차하지 않도록, 제1 본딩 패드(35a…) 및 제2 본딩 패드(35b…)를 배치하고 있다. 그리고, 상호 대응하는 제1 본딩 패드(35a…) 및 제2 본딩 패드(35b…)끼리 접속하도록, 배선(7…)을 선회시키는 구성으로 되어있다. 이 배선(7…)의 인출은, 배선(7…)끼리가 상호 교차하지 않도록 행해지고 있다.
예를 들면 도 4에 도시하는 예에서는, 배선(7…)중의 적어도 일부는, 인터포저 칩(3)의 1변에 따르는 제1 본딩 패드(35a…)와, 해당 1변에 최단으로 대응하는, 보다 상층의 칩의 1변과는 별도의 다른 1변을 따르는 제2 본딩 패드(35b…)를 접속 하고 있다. 또한, 모든 배선(7…)이 교차하지 않도록 배선되어 있다. 또한, 배선(7…)은, 인터포저 칩(3)의 1변에 따르는 제1 본딩 패드(35a…)와, 해당 1변에 최단으로 대응하는, 보다 상층의 칩의 1변에 따르는 제2 본딩 패드(35b…)를 접속하고 있어도 된다.
이와 같이 접속 배선의 전체 길이는 최단이 되지 않아도 된다. 즉, 배선(7…)이, 제1 본딩 패드(35a…)와 제2 본딩 패드(35b…)를 일대일로 접속하여 상호 교차하지 않으면, 배선(7…)은, 어떻게 하든지 선회할 수 있다.
도 5의 (a)는, 도 4에 도시하는 인터포저 칩(30)을 이용한 본 실시 형태의 반도체 장치를 적층 위로부터 본 평면도이고, 도 5의 (b)는 도 5의 (a)의 D-D' 화살표 단면도이다. 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 기판(4)의 상면에, 반도체 칩(2), 인터포저 칩(30) 및 반도체 칩(1)이 이 순으로 적층된 구성이다. 또한, 기판(4)과 반도체 칩(2)과의 사이, 반도체 칩(2)과 인터포저 칩(30)과의 사이, 및 인터포저 칩(3)과 반도체 칩(1)과의 사이는, 각각, 다이본드 접착층(9)으로 접착되어 있다.
와이어 본딩에 의한 모든 와이어(8…)의 접속은, 도 1의 (a), 도 1의 (b)와 마찬가지이다.
도 1의 (a), 도 1의 (b)와 같이, 본 실시 형태의 반도체 장치에서도, 제2 본딩 패드(35b…)와 제1 본딩 패드(35a…)는, 배선(7…)에 의해서 각각 접속되어 있다. 그 때문에, 본딩 패드(15…)는, 제2 본딩 패드(35b…), 배선(7…), 및 제1 본딩 패드(35a…)를 통하여, 와이어(8…)에 의해서 기판(4)의 본딩 단자(6…)에 전기 적으로 접속된다.
이상과 같은 배선(7…)의 구성에 의해, 반도체 칩(1)에 있어서의 본딩 패드(15…)의 배열 순서와, 기판(4)에 있어서의 본딩 단자(6…)의 배열 순서가 다르더라도, 와이어(8…)를 상호 교차시키지 않고 대응하는 단자끼리 전기적으로 접속하는 것이 가능하게 된다. 이에 의해, 기판(4)의 배선 설계를, 적층하는 각각의 반도체칩에 정합시킬 필요가 없게 되기 때문에, 기판(4)의 설계 및 제조가 용이하게 된다고 하는 이점이 발생한다.
[실시 형태5]
본 발명의 반도체 장치에 관한 다른 실시 형태에 대하여, 도 6 내지 도 8에 기초하여 설명하면, 이하와 같이 된다. 또한, 설명의 편의상, 상기 실시 형태1에서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 동일한 부호를 부기하여, 그 설명을 생략한다.
도 6은, 제1 본딩 패드와 제2 본딩 패드와의 사이에 별도의 본딩 패드로서 제3 본딩 패드가 형성되어 있는 인터포저 칩의 평면도이다. 도 6에 도시한 바와 같이, 본 실시 형태의 인터포저 칩(31)은, 제1 본딩 패드(35a…)와 제2 본딩 패드(35b…) 와의 사이에 제3 본딩 패드(35c…)를 구비한 구성이다. 제1 본딩 패드(35a…)와 제3 본딩 패드(35c…), 및 제3 본딩 패드(35c…)와 제2 본딩 패드(35b…)는, 각각 일대일로 배선(7…)에 의해 접속되어 있다.
본 실시 형태에 있어서는, 제1 본딩 패드(35a…)는, 인터포저 칩(3)의 외주변을 따라서 배치되어 있다. 또한, 제3 본딩 패드(35c…)는, 제1 본딩 패드(35a …)의 내측에서 제1 본딩 패드(35a…)의 배열에 따라서 배치되어 있다. 또한, 제2 본딩 패드(35b…)는, 제3 본딩 패드(35c…)의 내측에서 제3 본딩 패드(35a…)의 배열에 따라서 배치되어 있다. 즉, 제1 본딩 패드(35a…)의 배열의 내측에, 제3 본딩 패드(35c…)의 배열이 형성되고, 또한 그 내측에, 제2 본딩 패드(35b…)의 배열이 형성되어 있다.
상기한 바와 같이 인터포저 칩(31)이 제3 본딩 패드(35c…)를 구비함으로써, 도 7 및 도 8에 도시한 바와 같이, 동종의 인터포저 칩(31)을 서로 다른 사이즈의 반도체칩에 대응시킬 수 있다. 이것에 대하여 이하에 설명한다.
도 7 및 도 8은, 도 6에 도시하는 인터포저 칩(31) 상에 각각 다른 사이즈의 반도체 칩(1)을 적층한 본 실시 형태의 반도체 장치를 적층 위에서 본 평면도이다.
도 7에 도시한 바와 같이, 도 6의 인터포저 칩(31)의 위에, 제2 본딩 패드(35b…)의 배열의 내측에 들어가는 사이즈의 반도체 칩(1)이 탑재된다. 반도체 칩(1)의 본딩 패드(15…)와, 인터포저 칩(31) 상의 제2 본딩 패드(35b…)가 와이어 본딩되어, 와이어(8…)를 통하여 전기적으로 접속된다.
또한, 도 8에 도시한 바와 같이, 도 6의 인터포저 칩(31)의 위에, 제2 본딩 패드(35b…)의 배열의 내측에는 들어가지 않지만, 제3 본딩 패드(35c…)의 배열의 내측에는 들어가는 사이즈의 반도체 칩(1)이 탑재된다. 반도체 칩(1)의 본딩 패드(15…)와, 제3 본딩 패드(35c…)가 와이어 본딩되어, 와이어(8…)를 통하여 전기적으로 접속된다.
이와 같이, 도 6에 도시한 바와 같은 인터포저 칩(31)은, 서로 다른 사이즈 의 반도체 칩(1)을 탑재할 수 있다.
인터포저 칩 상의 본딩 패드로서, 제1 본딩 패드와 제2 본딩 패드만이 형성되어 있는 경우에는, 제2 본딩 패드의 배열의 내측에 들어가는 사이즈의 반도체 칩 밖에 탑재할 수 없다. 여기서, 제2 본딩 패드의 배열을 보다 외측에 형성하면, 적재하는 반도체칩의 크기에 유연성을 줄 수 있다. 그러나, 제2 본딩 패드의 배열의 크기에 비교하여, 사이즈가 지나치게 작은 반도체칩을 적재하면, 제2 본딩 패드와 반도체 칩 상의 본딩 패드를 접속하는 와이어의 길이가 길어진다고 하는 문제가 발생하게 된다.
이것에 대하여, 본 실시 형태의 구성에 따르면, 반도체칩의 사이즈에 따라, 반도체칩 상의 본딩 패드와 와이어 본딩 접속하는 인터포저 상의 본딩 패드를 전환하는 것이 가능하게 된다. 따라서, 적재하는 반도체칩의 사이즈가 변하더라도, 제2 본딩 패드와 반도체 칩 상의 본딩 패드를 접속하는 와이어의 길이를 필요 이상으로 길게 하지 않고, 전기적 접속을 행하는 것이 가능하게 된다.
또한 제4 이후의 본딩 패드가, 상기 각 본딩 패드의 사이에 배치되고, 각 본딩 사이가 배선(7…)에 의해서 접속되어 있어도 된다. 이와 같이 본딩 패드를 늘림으로써, 인터포저 칩(31) 상에 적층하는 반도체칩의 사이즈에 따른 규제가 적어진다.
또한, 본 실시 형태에 있어서도, 실시 형태4와 같이, 제1 본딩 패드(35a…)와 제3 본딩 패드(35c…) 사이, 및/또는 제2 본딩 패드(35b…)와 제3 본딩 패드(35c…) 사이에서도, 각각이 상호 교차하지 않도록 배선(7…)을 선회시킬 수 있다. 반도체 칩(1)의 사이즈가 다르더라도, 반도체 칩(1)의 본딩 패드(15…)와, 기판(4) 상의 최단이 아닌 위치의 본딩 단자(6…)를 전기적으로 접속하는 것이 가능하게 된다. 따라서, 서로 다른 복수의 종류의 반도체칩을 탑재할 수 있는 인터포저 칩을 제조하는 것이 가능하게 된다.
본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 인터포저 칩은, 상기 반도체칩을 형성할 때에 이용되는 웨이퍼와 동일한 재질 및 구조의 웨이퍼를 이용하여 형성되는 구성이어도 된다.
상기 구성에 따르면, 인터포저 칩이 반도체칩을 형성할 때에 이용되는 웨이퍼와 동일한 재질 및 구조의 웨이퍼를 이용하여 형성되기 때문에, 와이어 본딩용 와이어를 중계시키기 위한 배선 피치를 미세하게 형성하는 것이 가능하다. 즉, 반도체칩에 있어서, 웨이퍼에 배선층을 형성하는 경우에는, 배선 피치의 최소값은 1 ㎛ 이하가 가능하기 때문에, 인터포저 칩에서도, 마찬가지로 최소값은 1 ㎛의 미세한 배선 피치의 접속 배선을 형성하는 것이 가능하다.
또한, 인터포저 칩을, 반도체칩에 이용되는 웨이퍼와 같은 것으로 형성하는 것이 가능하기 때문에, 인터포저 칩용의 기판을 별도로 준비할 필요가 없어진다. 따라서, 제조 비용 및 장치 비용의 저감을 도모하는 것이 가능하다.
이상의 실시 형태로 진술한 것은, 반도체칩의 적층수가 늘어나도 당연 적용된다.
이상과 같이, 본 발명에 따른 반도체 장치는, 외부 인출 전극이 형성된 1개 이상의 반도체칩을 적층 베이스에 적층하고, 적어도 1개의 접속 배선이 형성된 인 터포저 칩을 구비하고, 적어도 1개의 상기 반도체칩에 형성되어 있는 외부 인출 전극이, 와이어 본딩에 의해, 적어도 하나의 상기 인터포저 칩에서의 상기 접속 배선에 접속되어 있음과 함께, 상기 접속 배선에 접속되어 있는 상기 반도체칩에 형성되어 있는 외부 인출 전극이, 상기 접속 배선을 통하여, 상기 적층 베이스 또는 다른 반도체칩에 형성되어 있는 배선의 전극과 전기적으로 접속되는 구성이다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 인터포저 칩은, 상기 반도체칩을 형성하는 장치와 동일한 장치에서 형성하는 구성이어도 된다.
상기 구성에 따르면, 인터포저 칩은, 반도체칩과 동일한 장치에서 형성되기 때문에, 인터포저 칩의 접속 배선을 형성하는 공정에서는, 반도체칩의 형성 시에 웨이퍼에 배선층을 형성하는 경우와 같이 미세한 배선 피치의 접속 배선을 형성하는 것이 가능하다. 또한, 인터포저 칩의 형성을 위한 장치는, 반도체칩을 형성하기 위한 장치와 마찬가지의 것을 이용할 수 있기 때문에, 생산 비용을 삭감할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 인터포저 칩보다도 적층 위쪽에 적어도 1개의 반도체칩이 적층되는 구성이어도 된다.
상기 구성에 따르면, 인터포저 칩을 통하여 와이어 본딩함으로써, 인터포저 칩보다도 적층 위의 반도체칩의 전극과 인터포저 칩보다도 적층 아래의 전극을 전기적으로 접속시킬 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 인터포저 칩에 형성되어 있는 접속 배선에는, 상기 인터포저 칩보다도 적층 아래쪽에 형성되는 외부 전극과 와이어 본딩에 의해서 전기적 접속되는 제1 본딩 패드와, 상기 인티포저 칩보다도 적층 위쪽에 형성되는 외부 전극과 와이어 본딩에 의해서 전기적 접속되는 제2 본딩 패드가 형성되어 있는 구성이어도 된다.
상기 구성에 따르면, 인터포저 칩의 접속 배선에 본딩 패드가 형성되어 있기 때문에, 본딩 패드를 외부 접속을 위한 와이어 본딩 패드 및 전극 패드로서 이용하는 것이 가능하다. 따라서, 인터포저 칩과 외부 전극을 전기적 접속할 수 있다. 이 인터포저 칩의 본딩 패드를 중계하여 와이어 본딩하면, 상단의 반도체칩에서 적층 베이스의 배선을 향하여 직접 와이어 본딩을 행하는 것보다도 와이어 하나 당의 길이는 짧게 하는 것이 가능하다.
따라서, 반도체칩과 적층 베이스를 1회의 와이어 본딩으로 접속하면 와이어의 길이가 매우 길어지게 되는 반도체칩에 대해서도, 와이어의 길이를 보다 짧게 할 수 있다.
또한, 상기 구성에 따르면, 제1 본딩 패드와 인터포저 칩보다도 적층 아래쪽에 형성되는 외부 전극을, 제2 본딩 패드와 상기 인터포저 칩보다도 적층 위쪽에 형성되는 외부 전극을 와이어 본딩에 의해서 접속하는 것이 가능하다. 또한, 제1 본딩 패드와 제2 본딩 패드는, 접속 배선에 의해 접속되어 있다.
따라서, 인터포저 칩보다도 적층 위쪽에 형성되는 반도체칩의 전극을, 인터포저 칩의 2개의 본딩 패드를 개재하여 적층 베이스 또는 다른 반도체칩의 전극에 와이어 본딩에 의해 전기적으로 접속시킬 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 인터포저 칩과 상기 반도체칩이, 상기 적층 베이스 또는 다른 반도체 칩 상에 병렬하여 배치되어 있는 구성이어도 된다.
상기 구성에 따르면, 반도체 칩 상의 외부 인출 전극 중, 상기 적층 베이스 또는 다른 반도체칩에 형성되어 있는 전극으로부터 멀리 떨어져 있는 전극에 대하여, 병렬로 배치된 인터포저 칩을 통하여 전기적 접속을 행하는 것이 가능하게 된다.
여기서, 상기 적층 베이스 또는 다른 반도체 칩 상에 인터포저 칩을 적층하고, 또한 그 상층에 반도체칩을 설치하는 구성으로 하는 것도 생각되지만, 이 경우에는, 반도체 장치의 두께가 두껍게 된다고 하는 문제가 있다. 이것에 대하여, 상기의 구성에 따르면, 인터포저 칩은, 반도체칩과 병렬하여 배치되기 때문에, 반도체 장치의 두께가 증대하는 것을 억제하는 것이 가능하다. 즉, 인터포저 칩보다도 적층 아래의 반도체칩의 면적 또는 적층 베이스의 면적을 적층에 유효하게 이용하는 것이 가능하게 된다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 인터포저 칩보다도 적층 아래쪽에 형성되는 외부 전극과 와이어 본딩에 의해서 전기적으로 접속되는 제1 본딩 패드와, 상기 인터포저 칩과 병렬하여 배치되는 반도체칩의 전극과 와이어 본딩에 의해서 전기적으로 접속되는 제2 본딩 패드가 형성되어 있는 구성이어도 된다.
상기 구성에 따르면, 인터포저 칩과 반도체칩은, 병렬하여 적층 베이스 또는 다른 반도체 칩 상에 배치되고, 제1 본딩 패드는 인터포저 칩보다도 적층 아래쪽에 형성되는 외부 전극과, 제2 본딩 패드는 병렬하여 배치되는 반도체칩의 전극과 와이어 본딩된다.
따라서, 인터포저 칩을 적층해도 반도체 장치의 적층의 두께를 증대시키지 않고, 인터포저 칩보다도 적층 위쪽에 설치되는 반도체칩의 전극을, 인터포저 칩의 2개의 본딩 패드를 개재하여 적층 베이스 또는 다른 반도체칩의 전극에 와이어 본딩에 의해 전기적으로 접속시킬 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 인터포저 칩에 복수의 접속 배선이 형성되어 있음과 함께, 상기 복수의 접속 배선이, 각각 상호 교차하지 않도록 배치되어 있는 구성이어도 된다.
상기 구성에 따르면, 인터포저 칩에는 접속 배선이 복수 형성되어 있기 때문에, 접속 배선을 개재하여, 반도체칩에서의 복수의 전극과, 적층 베이스 또는 다른 반도체칩의 복수의 전극을 전기적 접속시킬 수 있다.
또한, 각각의 접속 배선이 상호 교차하지 않도록 배치되어 있기 때문에, 단락 등의 문제점의 발생을 방지하여, 상기 전기적 접속을 확실하게 행할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 제1 본딩 패드의 배열의 순서와, 이 제1 본딩 패드와 상기 접속 배선에 의해서 접속되는 상기 제2 본딩 패드의 배열의 순서가 서로 다른 구성이어도 된다.
상기 구성에 따르면, 제1 본딩 패드와 그것에 대응하는 제2 본딩 패드의 배열 순서가 다르기 때문에, 제1 본딩 패드에 접속하는 외부 전극의 배열 순서가, 제2 본딩 패드와 접속하는 외부 전극의 배열 순서와 달라도 되게 된다. 따라서, 인터포저 칩보다 적층 위의 반도체칩의 전극은, 해당 인터포저 칩보다 적층 아래의 적층 베이스 또는 다른 반도체칩의 어느 위치의 전극과도 전기적으로 접속하는 것이 가능하게 된다. 따라서, 적층 베이스의 배선 설계를 각각의 반도체칩에 정합시킬 필요가 없게 되기 때문에, 적층 베이스의 설계·제조를 용이하게 할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 인터포저 칩의 접속 배선에는, 상기 제1 본딩 패드와 상기 제2 본딩 패드의 사이에, 적어도 하나의 별도의 본딩 패드가 형성되어 있음과 함께, 상기 제1 본딩 패드, 상기 제2 본딩 패드, 및 상기 별도의 본딩 패드 중, 임의의 2개의 본딩 패드를 이용하여 외부전극과 와이어 본딩이 행하여지는 구성이어도 된다.
상기 구성에 따르면, 제1 본딩 패드와 별도의 본딩 패드와의 사이, 및, 별도의 본딩 패드와 제2 본딩 패드와의 사이가 배선에 의해서 접속되어 있다. 또한, 제1, 제2 및 별도의 본딩 패드중 임의의 2개를 외부 전극과의 접속에 이용할 수 있다.
따라서, 어떤 사이즈의 반도체칩을 상기 인터포저 칩 상에 탑재하는 경우에는, 제2 본딩 패드를 반도체칩의 전극을 접속하고, 제1 본딩 패드와 하단의 전극을 접속할 수가 있고, 또한, 다른 사이즈의 반도체칩을 상기 인터포저 칩 상에 탑재하는 경우에는, 별도의 본딩 패드를 반도체칩의 전극을 접속하고, 제1 본딩 패드와 하단의 전극을 접속하는 것이 가능하다. 즉, 제1, 제2 및 별도의 본딩 패드를 갖는 동일 종류의 인터포저 칩에, 상이한 사이즈의 반도체칩을 탑재하는 것이 가능하 게 된다.
이와 같이, 반도체칩의 사이즈에 기인하는 인터포저 칩의 제약의 영향이 저감됨으로써, 와이어 본딩 공정의 수율이 저하하지 않고, 적층 가능한 반도체 칩 조합의 자유도를 대폭 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 제1, 제2 및, 별도의 본딩 패드를 갖는 인터포저 칩에 복수의 접속 배선이 형성되어 있음과 함께, 상기 복수의 접속 배선이, 각각 상호 교차하지 않도록 배치되어 있는 구성이어도 된다.
상기 구성에 따르면, 접속 배선이 복수 형성되어 있기 때문에, 상기 제1, 제2 및, 별도의 본딩 패드를 갖는 인터포저 칩에서도 접속 배선을 개재하여, 반도체칩에 있어서의 복수의 전극과, 적층 베이스 또는 다른 반도체칩의 복수의 전극을 전기적 접속시킬 수 있다.
또한, 각각의 접속 배선이 상호 교차하지 않도록 배치되어 있기 때문에, 상기 전기적 접속을 확실하게 행할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 구성에 있어서, 상기 제1 본딩 패드의 배열의 순서, 상기 제1 본딩 패드와 상기 접속 배선에 의해서 접속되는 상기 제2 본딩 패드의 배열의 순서, 및 상기 제2 본딩 패드와 상기 접속 배선에 의해서 접속되는 상기 별도의 본딩 패드의 배열의 순서 중, 적어도 2개의 본딩 패드의 배열의 순서가 서로 다른 구성이어도 된다.
상기 구성에 따르면, 상기 인터포저 칩의 상기 제1 본딩 패드, 상기 제2 본 딩 패드, 및 상기 별도의 본딩 패드 중, 적어도 2개의 본딩 패드 사이의 배열 순서가 서로 다르기 때문에, 제1 본딩 패드에 접속하는 외부 전극의 배열 순서, 제2 본딩 패드에 접속하는 외부 전극의 배열 순서, 및 제3 본딩 패드에 접속하는 외부 전극의 배열 순서 중의 적어도 어느 2개가 달라도 되게 된다.
따라서, 동일 종류의 인터포저 칩에, 복수의 다른 배열을 갖는 반도체칩을 탑재한 경우에도, 인터포저 칩보다 적층 위의 반도체칩의 전극은, 해당 인터포저 칩보다 적층 아래의 적층 베이스 또는 다른 반도체칩의 어떤 위치의 전극과도 전기적으로 접속하는 것이 가능하게 된다.
발명의 상세한 설명에서 이루어진 구체적인 실시 형태는, 어디까지나, 본 발명의 기술 내용을 분명히 하는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되야되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러 가지로 변경하여 실시할 수 있다. 또한, 서로 다른 실시 형태에 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.
본 발명에 따르면, 적층 베이스 상에 적층된 복수의 반도체 칩 내에 형성된 기억 소자, 논리 소자 등의 기능 소자(회로 소자, 반도체 소자)의 전기적 특성의 열화와 물리적 파괴를 방지할 수 있고, 또한, 와이어 본딩 강도를 저하시키지 않으며, 또한, 와이어 본딩용 와이어를 중계시키기 위한 배선의 배선 피치를 미세하게 형성할 수 있는 반도체 장치를 제공할 수 있다.

Claims (20)

  1. 외부 인출 전극이 형성된 1개 이상의 반도체칩을 적층 베이스에 적층하고,
    적어도 1개의 접속 배선이 형성된 인터포저 칩을 구비하며,
    상기 인터포저 칩은 상기 접속 배선 이외의 기능 소자는 구비하고 있지 않고, 상기 반도체칩을 형성할 때에 이용되는 웨이퍼와 동일한 재질 및 구조의 웨이퍼를 이용하여 형성되며, 상기 적층 베이스 또는 반도체칩에 적층되어 있으며,
    적어도 1개의 상기 반도체칩에 형성되어 있는 외부 인출 전극이, 와이어 본딩에 의해, 적어도 1개의 상기 인터포저 칩에서의 상기 접속 배선에 접속되어 있음과 함께,
    상기 접속 배선에 접속되어 있는 상기 반도체칩에 형성되어 있는 외부 인출 전극이, 상기 접속 배선을 통하여, 상기 적층 베이스 또는 다른 반도체칩에 형성되어 있는 배선의 전극과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 인터포저 칩은, 상기 반도체칩을 형성하는 장치와 동일한 장치에서 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체칩은, 외부 인출 전극 이외가, 표면 보호막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 인터포저 칩보다도 적층 위쪽에 적어도 1개의 반도체칩이 적층되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 인터포저 칩에 형성되어 있는 접속 배선에는,
    상기 인터포저 칩보다도 적층 아래쪽에 형성되는 외부 전극과 와이어 본딩에 의해서 전기적 접속되는 제1 본딩 패드와,
    상기 인터포저 칩보다도 적층 위쪽에 형성되는 외부 전극과 와이어 본딩에 의해서 전기적 접속되는 제2 본딩 패드가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 인터포저 칩과 상기 반도체칩이, 상기 적층 베이스 또는 다른 반도체 칩 상에 병렬로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 인터포저 칩에 형성되어 있는 접속 배선에는,
    상기 인터포저 칩보다도 적층 아래쪽에 형성되는 외부 전극과 와이어 본딩에 의해서 전기적으로 접속되는 제1 본딩 패드와,
    상기 인터포저 칩 측면에 배치되는 반도체칩의 전극과 와이어 본딩에 의해서 전기적으로 접속되는 제2 본딩 패드가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 인터포저 칩에 복수의 접속 배선이 형성되어 있음과 함께,
    상기 복수의 접속 배선이, 각각 상호 교차하지 않도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 인터포저 칩에 복수의 접속 배선이 형성되어 있음과 함께,
    상기 복수의 접속 배선이, 각각 상호 교차하지 않도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    제1 본딩 패드의 배열의 순서와, 이 제1 본딩 패드와 상기 접속 배선에 의해서 접속되는 제2 본딩 패드의 배열의 순서가 서로 다른 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    제1 본딩 패드의 배열의 순서와, 이 제1 본딩 패드와 상기 접속 배선에 의해서 접속되는 제2 본딩 패드의 배열의 순서가 서로 다른 것을 특징으로 하는 반도체 장치.
  13. 제6항에 있어서,
    상기 인터포저 칩에 복수의 접속 배선이 형성되어 있음과 함께, 상기 복수의 접속 배선이 선회하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서,
    상기 인터포저 칩에 복수의 접속 배선이 형성되어 있음과 함께, 상기 복수의 접속 배선이 선회하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제6항에 있어서,
    상기 인터포저 칩의 접속 배선에는, 상기 제1 본딩 패드와 상기 제2 본딩 패드와의 사이에, 적어도 1개의 별도의 본딩 패드가 형성되어 있음과 함께,
    상기 제1 본딩 패드, 상기 제2 본딩 패드, 및 상기 별도의 본딩 패드 중, 임의의 2개의 본딩 패드를 이용하여 외부 전극과 와이어 본딩이 행하여지는 것을 특 징으로 하는 반도체 장치.
  16. 제8항에 있어서,
    상기 인터포저 칩의 접속 배선에는, 상기 제1 본딩 패드와 상기 제2 본딩 패드와의 사이에, 적어도 하나의 별도의 본딩 패드가 형성되어 있음과 함께,
    상기 제1 본딩 패드, 상기 제2 본딩 패드, 및 상기 별도의 본딩 패드 중, 임의의 2개의 본딩 패드를 이용하여 외부 전극과 와이어 본딩이 행하여지는 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서,
    상기 인터포저 칩에 복수의 접속 배선이 형성되어 있음과 함께, 상기 복수의 접속 배선이, 각각 상호 교차하지 않도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 인터포저 칩에 복수의 접속 배선이 형성되어 있음과 함께, 상기 복수의 접속 배선이, 각각 상호 교차하지 않도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제1 본딩 패드의 배열의 순서, 상기 제1 본딩 패드와 상기 접속 배선에 의해서 접속되는 상기 제2 본딩 패드의 배열의 순서, 및 상기 제2 본딩 패드와 상기 접속 배선에 의해서 접속되는 상기 별도의 본딩 패드의 배열의 순서 중, 적어도 2개의 본딩 패드의 배열의 순서가 서로 다른 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서,
    상기 제1 본딩 패드의 배열의 순서, 상기 제1 본딩 패드와 상기 접속 배선에 의해서 접속되는 상기 제2 본딩 패드의 배열의 순서, 및 상기 제2 본딩 패드와 상기 접속 배선에 의해서 접속되는 상기 별도의 본딩 패드의 배열의 순서 중, 적어도 2개의 본딩 패드의 배열의 순서가 서로 다른 것을 특징으로 하는 반도체 장치.
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