JP2012222326A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 273
- 239000000758 substrate Substances 0.000 claims description 47
- 230000002093 peripheral effect Effects 0.000 claims description 34
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000011347 resin Substances 0.000 description 13
- 229920005989 resin Polymers 0.000 description 13
- 238000007789 sealing Methods 0.000 description 12
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H01L23/49838—Geometry or layout
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
【解決手段】第1の面18aに、n個の第1の外部データ端子29及びn個の第2の外部データ端子を有する第1の配線基板11を備え、n個の第1の外部データ端子29、及びn個の第2の外部データ端子のそれぞれと電気的に接続される2n個の第1のデータパッド69を有する第1の半導体チップ14を、n個の第1の外部データ端子29のそれぞれと電気的に接続されるn個の第2のデータパッド61を有する第2の半導体チップ13−1と、n個の第2の外部データ端子のそれぞれと電気的に接続されるn個の第3のデータパッド77を有する第3の半導体チップ13−2と、の間に配置して第1の配線基板11に搭載した。
【選択図】図1
Description
つまり、上記説明したMCP型半導体装置では、配線基板に対する半導体チップの積層順や配線基板の配線トポロジによって、データ信号の品質劣化が生じてしまうという問題があった。
図1は、本発明の第1の実施の形態に係る半導体装置の概略構成を示す断面図である。図1に示す第1の実施の形態の半導体装置10の切断面は、後述する図2に示すB−B線断面に対応している。
図1を参照するに、第1の実施の形態の半導体装置10は、第1の配線基板11と、第2の半導体チップ13−1と、第1の半導体チップ14と、第3の半導体チップ13−2と、第1のスペーサー15−1と、第2のスペーサー15−2と、封止樹脂17と、を有する。
チップ搭載領域Cは、第2の面18bの中央部に配置された矩形の領域である。チップ搭載領域Cは、第1乃至第3の半導体チップ14,13−1,13−2が積み重ねられて搭載される領域である。
上記基板本体18としては、例えば、ガラスエポキシ基板を用いることができる。
図3を参照するに、n個の第2の内部データ端子22は、中央領域Eに設けられている。n個の第2の内部データ端子22は、D方向に延在し、かつ第1の直線L1と並走する第2の直線L2上に配列されている。第2の直線L2は、第1の直線L1と第3の半導体チップ13−2との間に位置する第2の面18b上に配置されている。
第1の貫通電極41は、基板本体18を貫通するように配置されている。第1の配線42は、基板本体18の第2の面18bに設けられている。第1の配線42は、第1の内部データ端子21、第2の内部データ端子22、及び第1の貫通電極41の一端と接続されている。
第2の配線44は、第1の外部データ端子29が配置されるランド部を有しており、基板本体18の第1の面18aに設けられている。第2の配線44は、第1の貫通電極41の他端と接続されている。これにより、第2の配線44は、第1の貫通電極41を介して、第1の配線42と電気的に接続されている。
図4を参照するに、上記構成とされた第1の配線パターン26は、実質的に分岐していない配線パターンである。よって、第1の配線パターン26を用いることで、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。
第2の貫通電極46は、基板本体18を貫通するように設けられている。第3の配線47は、基板本体18の第2の面18bに設けられている。第3の配線47は、第3の内部データ端子23、第4の内部データ端子24、及び第2の貫通電極46の一端と接続されている。これにより、第3の配線47は、第3の内部データ端子23、第4の内部データ端子24、及び第2の貫通電極46を電気的に接続している。
第3の貫通電極52は、基板本体18を貫通するように設けられている。第5の配線53は、基板本体18の第2の面18bに設けられている。第5の配線53は、内部CA端子33、及び第3の貫通電極52の一端と接続されている。これにより、第5の配線53は、内部CA端子33と第3の貫通電極52とを電気的に接続している。
回路素子層59は、半導体基板58(例えば、シリコン基板)の表面58aに設けられており、図示していない回路素子(例えば、トランジスタ等)を有する。
また、図2を参照するに、n個の第2のデータパッド61は、n個の第2の外部データ端子31とは電気的に独立した構成(電気的に絶縁された構成)とされている。
第1の実施の形態では、第2の半導体チップ13−1の一例として、I/O数16bitのDRAM(容量値2Gbit)を用いた場合を例に挙げて以下の説明を行う。
第1のスペーサー15−1は、第1の半導体チップ14とボンディングワイヤ64,66とが接触しないようにするための部材である。第1の半導体チップ14は、第2の半導体チップ13−1と第3の半導体チップ13−2との間に配置されている。
第1の実施の形態では、第1の半導体チップ14の一例として、I/O数32bitのDRAM(容量値2Gbit)を用いた場合を例に挙げて以下の説明を行う。
図7では、説明の便宜上、第1の実施の形態の半導体装置10を構成する第3の半導体チップ13−2、及び第1の配線基板11の構成要素の一部(具体的には、基板本体18及び第4の内部データ端子24)のみを図示する。また、図7において、図1及び図3に示す構造体と同一構成部分には、同一符号を付す。
また、図2を参照するに、n個の第3のデータパッド77は、n個の第1の外部データ端子29とは電気的に独立した構成(電気的に絶縁された構成)とされている。
複数のCA用パッド78は、内部CA端子33と接続されたボンディングワイヤ82とそれぞれ接続されている。これにより、CA用パッド78は、ボンディングワイヤ82及び第3の配線パターン34を介して、外部CA端子36と電気的に接続されている(図2参照)。
第1の実施の形態では、第3の半導体チップ13−2の一例として、第2の半導体チップ13−1と同じI/O数16bitのDRAM(容量値2Gbit)を用いた場合を例に挙げて以下の説明を行う。
つまり、第1の実施の形態の半導体装置10では、第1のチップセレクト信号CS1で第1の半導体チップ14が選択され、第2チップセレクト信号CS0で第2及び第3の半導体チップ13−1,13−2が選択される。
図9に示す波形はアイパターンと呼ばれる波形表示手法で信号波形の遷移を多数サンプリングし、重ね合わせてグラフィカルに表示したものである。
波形が同じ位置(タイミング・電圧)で複数重ね合っていれば、品質の良い波形であり、逆に、波形の位置(タイミング・電圧)がずれている場合は、品質の悪い波形であり、ジッターが悪くなる。
アイパターンを確認することにより、縦軸(電圧)や横軸(時間)からタイミングマージンや電圧マージンを一度に評価できる。
これにより、スタブがほとんどなくなるため、半導体装置10のデータ信号の品質劣化を抑制できる。
図12は、図10に示す第2の半導体チップに設けられた第2のデータパッドの配設位置を説明するための平面図である。図13は、図10に示す第1の半導体チップに設けられた第1のデータパッドの配設位置を説明するための平面図である。図14は、図10に示す第3の半導体チップに設けられた第3のデータパッドの配設位置を説明するための平面図である。
図10乃至図14において、先に説明した図1乃至図7に示す構造体と同一構成部分には、同一符号を付す。
これにより、図示していないボンディング装置により、ワイヤボンディング81を容易に形成することができる。
図15は、本発明の第2の実施の形態に係る半導体装置の概略構成を示す断面図であり、図16は、図15に示す封止樹脂を取り除いた状態の第2の実施の形態の半導体装置の主要部をA視した平面図である。
図17は、図15に示す第2の半導体チップに設けられた第2のデータパッドの配設位置を説明するための平面図である。図18は、図15に示す第1の半導体チップに設けられた第1のデータパッドの配設位置を説明するための平面図である。
図19は、図15に示す第3のデータパッド、第1のパッド、第2のパッド、及び配線を説明するための平面図である。
基板本体105の主面105a(第2の配線基板101の主面)の反対側の面105bは、第3の半導体チップ13−2を構成する回路素子層59の上面59aに接着されている。基板本体105としては、例えば、ガラスエポキシ基板を用いることができる。
つまり、第2のパッド107は、第4の線L4上であってn個の第1のパッド106の両側にn/2個ずつ配列されている。
図20は、本発明の第3の実施の形態に係る半導体装置の概略構成を示す断面図であり、図21は、図20に示す配線基板をA視した平面図である。
図20に示す第3の実施の形態の半導体装置120の切断面は、図21に示すG−G線断面に対応している。また、図20において、先に説明した第1の実施の形態の変形例に係る半導体装置90と同一構成部分には、同一符号を付す。また、図21において、先に説明した図20に示す構造体と同一構成部分には同一符号を付す。
図22を参照するに、n個の第1の内部データ端子131は、中央領域Eに設けられており、D方向に延在する第1の直線L1上に配列されている。
n個の第2の内部データ端子132は、第1及び第2の周辺領域のそれぞれにn/2個ずつ設けられている。n個の第2の内部データ端子132は、n個の第1の内部データ端子131を挟み込むように、第1の直線L1上に配列されている。
上記構成とされた第1の配線パターン26は、実質的に分岐していない配線パターンであり、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。
上記構成とされた第2の配線パターン27は、実質的に分岐していない配線パターンであり、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。
これにより、ボンディングワイヤ127は、第3のデータパッド77と、第1及び第2の周辺回路領域F1,F2と対向配置された第1のデータパッド69と、を電気的に接続している。
Claims (17)
- 第1の面に、n個の第1の外部データ端子及びn個の第2の外部データ端子を有する第1の配線基板と、
前記n個の第1の外部データ端子、及び前記n個の第2の外部データ端子のそれぞれと電気的に接続される2n個の第1のデータパッドを有する第1の半導体チップと、
前記n個の第1の外部データ端子のそれぞれと電気的に接続されるn個の第2のデータパッドを有する第2の半導体チップと、
前記n個の第2の外部データ端子のそれぞれと電気的に接続されるn個の第3のデータパッドを有する第3の半導体チップと、
を備え、
前記第1乃至第3の半導体チップは、前記第1の面の反対側に位置する前記第1の配線基板の第2の面に、前記第2の半導体チップ、前記第1の半導体チップ、前記第3の半導体チップの順で搭載されており、
前記第1の半導体チップを、前記第2の半導体チップと前記第3の半導体チップとの間に配置したことを特徴とする半導体装置。 - 前記n個の第2のデータパッドは、前記n個の第2の外部データ端子とは電気的に独立した構成とされており、
前記n個の第3のデータパッドは、前記n個の第1の外部データ端子とは電気的に独立した構成であることを特徴とする請求項1記載の半導体装置。 - 前記nは、2以上の整数であって、
前記第1の配線基板の前記第2の面は、中央領域と、該中央領域を挟む第1及び第2の周辺領域と、を有し、
前記中央領域、及び前記第1及び第2の周辺領域は、第1の方向に並んで配置され、
前記中央領域には、前記第1の外部データ端子と電気的に接続される一方のn個の前記第1のデータパッドのぞれぞれとボンディングワイヤを介して電気的に接続されるn個の第1の内部データ端子と、前記n個の第2のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続されるn個の第2の内部データ端子と、が設けられており、
前記n個の第1の内部データ端子は、前記第1の方向に延在する第1の直線上に配列され、前記n個の第2の内部データ端子は、前記第1の方向に延在し、かつ前記第1の直線と並走する第2の直線上に配列されており、
前記第1及び第2の周辺領域には、他方のn個の前記第1のデータパッドのうち、n/2個の第1のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続され、かつ前記第1の線上に配列されるn/2個の第3の内部データ端子と、前記n個の第3のデータパッドのうち、n/2個の第3のデータパッドのぞれぞれとボンディングワイヤを介して電気的に接続され、かつ前記第1の線と並走し、前記第2の線との間に前記第1の線を配置する第3の線上に配列されるn/2個の第4の内部データ端子と、がそれぞれ設けられていることを特徴とする請求項1または2記載の半導体装置。 - 前記nは、2以上の整数であって、
前記第1の配線基板の前記第2の面は、中央領域と、該中央領域を挟む第1及び第2の周辺領域と、を有し、
前記中央領域と対向するように、前記第1の方向に延在する第4の線上に配列されたn個の第1のパッドと、前記第4の線上であって前記n個の第1のパッドの両側にn/2個ずつ配列された第2のパッドと、前記第1のパッドと前記第2のパッドとを電気的に接続する配線と、が主面に設けられた第2の配線基板を有し、
前記中央領域、及び前記第1及び第2の周辺領域は、第1の方向に並んで配置され、
前記中央領域には、前記第1の外部データ端子と電気的に接続される一方のn個の前記第1のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続されるn個の第1の内部データ端子と、前記n個の第1のパッドのそれぞれとボンディングワイヤを介して電気的に接続されるn個の第2の内部データ端子と、が設けられており、
前記n個の第1の内部データ端子は、前記第1の方向に延在する第1の直線上に配列され、前記n個の第2の内部データ端子は、前記第1の方向に延在し、かつ前記第1の直線と並走する第2の直線上に配列されており、
前記第1及び第2の周辺領域には、他方のn個の前記第1のデータパッドのうち、n/2個の第1のデータパッドのそれぞれと、ボンディングワイヤを介して電気的に接続され、かつ前記第1の線上に配列されるn/2個の第3の内部データ端子と、前記n/2個の第2のパッドのそれぞれとボンディングワイヤを介して電気的に接続され、前記第1の線と並走し、かつ前記第2の線との間に前記第1の線を配置する第3の線上に配列されるn/2個の第4の内部データ端子と、がそれぞれ設けられており、
ボンディングワイヤを介して、前記n個の第1のパッドのそれぞれと前記n個の第3のデータパッドとを電気的に接続したことを特徴とする請求項1または2記載の半導体装置。 - 前記第2の半導体チップのうち、前記中央領域と対向する部分に前記n個の第2のデータパッドを配置し、
前記第3の半導体チップのうち、前記中央領域と対向する部分に前記n個の第3のデータパッドを配置したことを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。 - 前記第2の半導体チップのうち、前記中央領域と対向する部分に前記n個の第2のデータパッドを配置し、
前記第3の半導体チップのうち、前記第1の周辺領域と対向する部分に、一方のn/2個の前記第3のデータパッドを配置し、前記第2の周辺領域と対向する部分に、他方のn/2個の前記第3のデータパッドを配置したことを特徴とする請求項4記載の半導体装置。 - 前記第1の半導体チップには、第1のチップセレクト信号が入力され、
前記第2及び第3の半導体チップには、前記第1のチップセレクト信号とは異なる共通の第2チップセレクト信号が入力されることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。 - 前記第1の配線基板は、前記第1の内部データ端子、前記第2の内部データ端子、及び前記第1の外部データ端子を電気的に接続する第1の配線パターンと、
前記第3の内部データ端子、前記第4の内部データ端子、及び前記第2の外部データ端子を電気的に接続する第2の配線パターンと、を有し、
前記第1及び第2の配線パターンは、実質的に分岐していないことを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置。 - 前記第1の配線パターンは、第1の貫通電極と、前記第2の面に設けられ、前記第1の内部データ端子、前記第2の内部データ端子、及び前記第1の貫通電極の一端と接続された第1の配線と、前記第1の面に設けられ、前記第2の外部データ端子、及び前記第1の貫通電極の他端と接続された第2の配線と、を有することを特徴とする請求項8記載の半導体装置。
- 前記第2の配線パターンは、第2の貫通電極と、前記第1の面に設けられ、前記第2の外部データ端子、及び前記第2の貫通電極の一端と接続された第3の配線と、前記第2の面に設けられ、前記第3の内部データ端子、前記第4の内部データ端子、及び前記第2の貫通電極の他端と接続された第4の配線と、を有することを特徴とする請求項8または9記載の半導体装置。
- 第1の面に配置されたn個の第1の外部データ端子及びn個の第2の外部データ端子、前記第1の面の反対側に位置する第2の面に設けられ、かつ前記n個の第1の外部データ端子のぞれぞれと電気的に接続されたn個の第1の内部データ端子、及び前記第2の面に設けられ、かつ前記n個の第2の外部データ端子のぞれぞれと電気的に接続されたn個の第2の内部データ端子を有する配線基板と、
2n個の第1のデータパッドを有する第1の半導体チップと、
n個の第2のデータパッドを有する第2の半導体チップと、
n個の第3のデータパッドを有する第3の半導体チップと、
を備え、
前記第1乃至第3の半導体チップは、前記第1の配線基板の第2の面に、前記第1の半導体チップ、前記第2の半導体チップ、前記第3の半導体チップの順で搭載されており、
ボンディングワイヤを介して、前記n個の第2のデータパッドのそれぞれと一方のn個の前記第1のデータパッドとを電気的に接続し、
ボンディングワイヤを介して、前記n個の第3のデータパッドのそれぞれと他方のn個の前記第1のデータパッドとを電気的に接続し、
ボンディングワイヤを介して、前記n個の第1の内部データ端子のぞれぞれと前記一方のn個の第1のデータパッドを電気的に接続し、
ボンディングワイヤを介して、前記n個の第2の内部データ端子のぞれぞれと前記他方のn個の第1のデータパッドを電気的に接続したことを特徴とする半導体装置。 - 前記配線基板の前記第2の面は、中央領域と、該中央領域を挟む第1及び第2の周辺領域と、を有し、
前記中央領域、及び前記第1及び第2の周辺領域は、第1の方向に並んで配置され、
前記中央領域に前記n個の第1の内部データ端子を設け、
前記第1及び第2の周辺領域のそれぞれにn/2個の前記第2の内部データ端子を設け、
前記n個の第1の内部データ端子、及び前記n個の第2の内部データ端子を、前記第1の方向に延在する第1の直線上に配列させたことを特徴とする請求項11記載の半導体装置。 - 前記中央領域と対向するように、前記一方のn個の第1のデータパッドを配置し、
前記第1及び第2の周辺領域と対向するように、前記他方のn個の第1のデータパッドを配置することを特徴とする請求項12記載の半導体装置。 - 前記配線基板は、前記第1の内部データ端子、及び前記第1の外部データ端子を電気的に接続する第1の配線パターンと、
前記第2の内部データ端子、及び前記第2の外部データ端子を電気的に接続する第2の配線パターンと、を有し、
前記第1及び第2の配線パターンは、実質的に分岐していないことを特徴とする請求項11ないし13のうち、いずれか1項記載の半導体装置。 - 前記第1の配線パターンは、第1の貫通電極と、前記第1の面に設けられ、前記第1の外部データ端子、及び前記第1の貫通電極の一端と接続された第1の配線と、前記第2の面に設けられ、前記第1の内部データ端子、及び前記第1の貫通電極の他端と接続された第2の配線と、を有することを特徴とする請求項14記載の半導体装置。
- 前記第2の配線パターンは、第2の貫通電極と、前記第1の面に設けられ、前記第2の外部データ端子、及び前記第2の貫通電極の一端と接続された第3の配線と、前記第2の面に設けられ、前記第2の内部データ端子、及び前記第2の貫通電極の他端と接続された第4の配線と、を有することを特徴とする請求項14または15記載の半導体装置。
- 前記第2の半導体チップのうち、前記中央領域と対向する部分に前記n個の第2のデータパッドを配置し、
前記第3の半導体チップのうち、前記第1及び第2の周辺領域と対向する部分に前記n個の第3のデータパッドを配置したことを特徴とする請求項11ないし16のうち、いずれか1項記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011090200A JP2012222326A (ja) | 2011-04-14 | 2011-04-14 | 半導体装置 |
US13/178,093 US9159664B2 (en) | 2011-04-14 | 2011-07-07 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011090200A JP2012222326A (ja) | 2011-04-14 | 2011-04-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012222326A true JP2012222326A (ja) | 2012-11-12 |
Family
ID=47005841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011090200A Withdrawn JP2012222326A (ja) | 2011-04-14 | 2011-04-14 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9159664B2 (ja) |
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2011
- 2011-04-14 JP JP2011090200A patent/JP2012222326A/ja not_active Withdrawn
- 2011-07-07 US US13/178,093 patent/US9159664B2/en active Active
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Publication number | Publication date |
---|---|
US20120261837A1 (en) | 2012-10-18 |
US9159664B2 (en) | 2015-10-13 |
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A521 | Request for written amendment filed |
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A521 | Request for written amendment filed |
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|
RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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A761 | Written withdrawal of application |
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