KR20090084403A - 적층 반도체 패키지 - Google Patents

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김성민
박창준
한권환
김성철
최형석
이하나
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주식회사 하이닉스반도체
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Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 제1 및 제2 접속 패드들을 갖는 기판, 제1 면 상에 배치되며 상기 제1 접속 패드와 본딩 된 제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 면과 대향 하는 제2 면 상에 배치된 재배선 구조물을 갖는 제1 반도체 패키지, 상기 제2 면과 마주하는 제3 면 상에 배치되며 상기 재배선 구조물과 본딩 된 제2 본딩 패드를 갖는 제2 반도체 칩을 갖는 제2 반도체 패키지 및 상기 재배선 구조물 및 상기 제2 접속 패드를 전기적으로 접속하는 도전성 와이어를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어, 방대한 양의 데이터를 저장 및 데이터를 보다 빠른 속도로 처리하는 것이 가능한 반도체 칩을 갖는 반도체 패키지가 개발되고 있다.
최근에는 반도체 패키지의 사이즈가 반도체 칩의 사이즈의 약 100% 내지 약 105%에 불과한 칩 스케일 패키지가 개발된 바 있다. 대표적인 칩 스케일 패키지로서는 플립 칩 패키지 및 웨이퍼 레벨 패키지를 들 수 있다.
플립 칩 패키지는 기판 및 반도체 칩을 직접 접속하고, 웨이퍼 레벨 패키지는 반도체 칩의 본딩 패드가 형성된 면에 본딩 패드와 전기적으로 연결된 재배선을 형성하여 반도체 패키지의 부피를 크게 감소 시킨다.
최근에는 복수개의 플립 칩 패키지들 또는 웨이퍼 레벨 패키지들을 적층 하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지가 개발되고 있다.
그러나, 적층 반도체 패키지에 포함된 웨이퍼 레벨 패키지의 경우, 재배선 및 재배선이 형성된 반도체 칩 사이에 기생 커패시턴스가 발생하여 적층 반도체 패 키지의 전기적 특성이 크게 감소 되는 문제점을 갖는다.
본 발명은 기생 커패시턴스에 의한 반도체 칩의 동작 특성 저하를 방지한 적층 반도체 패키지를 제공한다.
본 발명에 따른 적층 반도체 패키지는 제1 및 제2 접속 패드들을 갖는 기판, 제1 면 상에 배치되며 상기 제1 접속 패드와 본딩 된 제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 면과 대향 하는 제2 면 상에 배치된 재배선 구조물을 갖는 제1 반도체 패키지, 상기 제2 면과 마주하는 제3 면 상에 배치되며 상기 재배선 구조물과 본딩 된 제2 본딩 패드를 갖는 제2 반도체 칩을 갖는 제2 반도체 패키지 및 상기 재배선 구조물 및 상기 제2 접속 패드를 전기적으로 접속하는 도전성 와이어를 포함한다.
적층 반도체 패키지는 상기 제1 접속 패드와 상기 제1 본딩 패드를 전기적으로 접속하는 제1 접속 부재 및 상기 제2 본딩 패드와 상기 재배선 구조물을 전기적으로 접속하는 제2 접속 부재를 더 포함한다.
적층 반도체 패키지의 상기 제1 접속 부재 및 상기 제2 접속 부재는 솔더볼 및 범프 중 어느 하나이다.
적층 반도체 패키지는 상기 제1 및 제2 반도체 패키지를 몰딩하는 몰딩 부재를 더 포함한다.
적층 반도체 패키지의 상기 재배선 구조물은 상기 제2 면 상에 배치된 절연 막 및 상기 절연막 상에 배치된 재배선을 포함한다.
적층 반도체 패키지의 상기 제2 반도체 패키지는 상기 제3 면과 대향 하는 제4 면 상에 배치된 재배선 구조물을 더 포함하며, 상기 제4 면 상에 배치된 상기 재배선 구조물은 절연막 및 상기 절연막 상에 배치된 재배선을 포함한다.
적층 반도체 패키지의 상기 기판 및 상기 제1 반도체 패키지, 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이에 각각 형성된 갭들에 배치된 갭 필링 부재(gap-filling member)를 더 포함한다.
적층 반도체 패키지의 상기 갭 필링 부재는 스페이서, 테이프 및 언더 필 물질 중 어느 하나이다.
적층 반도체 패키지의 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동종(same type) 반도체 칩이다.
적층 반도체 패키지의 상기 제1 및 제2 반도체 칩들은 시스템 반도체 칩 및 메모리 반도체 칩 중 어느 하나이다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩은 이종(different type) 반도체 칩인 것을 특징으로 하는 적층 반도체 패키지.
적층 반도체 패키지의 상기 제1 반도체 칩은 시스템 반도체 칩이고, 상기 제2 반도체 칩은 메모리 반도체 칩이다.
적층 반도체 패키지의 상기 제1 반도체 패키지는 적어도 2 개가 적층 된다.
본 발명에 의하면, 반도체 패키지의 후면에 재배선을 형성하여 반도체 칩 및 재배선에 의한 기생 커패시턴스를 크게 감소시킬 수 있을 뿐만 아니라, 최상부 반도체 패키지에 도전성 와이어가 형성되지 않기 때문에 몰딩 부재의 높이도 함께 낮출 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(600)는 기판(100), 제1 반도체 패키지(200), 도전성 와이어(300) 및 제2 반도체 패키지(400)를 포함한다.
기판(100)은 기판 몸체(110), 제1 접속 패드(140) 및 제2 접속 패드(150)를 포함한다. 기판(100)은 볼 랜드(160) 및 솔더볼(170)을 더 포함할 수 있다.
기판 몸체(110)는, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판일 수 있다.
제1 접속 패드(140)는 기판 몸체(110)의 상면(120) 상에 배치된다. 제1 접속 패드(140)는, 예를 들어, 기판 몸체(110)의 상면(120)의 중앙에 배치될 수 있다.
제2 접속 패드(150)는 기판 몸체(110)의 상면(120) 상에 배치된다. 제2 접속 패드(150)는, 예를 들어, 기판 몸체(110)의 상면(120)의 에지에 배치될 수 있다.
볼 랜드(160)는 기판 몸체(110)의 상면(120)과 대향 하는 하면(130) 상에 배치된다. 볼 랜드(160)는 기판 몸체(110)를 이용하여 제1 접속 패드(140) 및/또는 제2 접속 패드(150)와 전기적으로 연결된다.
솔더볼(170)은 볼 랜드(160)와 전기적으로 접속된다.
제1 반도체 패키지(200)는 제1 반도체 칩(210) 및 재배선 구조물(220)을 포함한다.
제1 반도체 칩(210)은, 예를 들어, 직육면체 형상을 갖는다.
직육면체 형상을 갖는 제1 반도체 칩(210)은 제1 면(211), 제1 면(211)과 대향 하는 제2 면(212), 회로부(미도시) 및 제1 본딩 패드(213)들을 포함한다.
본 실시예에서, 제1 면(211)은 기판(100)의 기판 몸체(110)의 상면(120)과 마주하고, 제2 면(212)은 제1 면(211)과 대향 한다.
회로부는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제1 본딩 패드(213)들은, 예를 들어, 제1 면(211)의 중앙에 배치되며, 각 제1 본딩 패드(213)들은 제1 접속 부재(215)를 이용하여 회로부와 전기적으로 연결된다. 제1 본딩 패드(213)들은 제1 접속 부재(215)를 포함한다. 본 실시예에서, 제1 접속 부재(215)는 제1 본딩 패드(213)와 전기적으로 접속된 솔더볼 또는 범프(bump)일 수 있다.
재배선 구조물(220)은 제1 반도체 칩(210)의 제2 면(212) 상에 배치된다. 재배선 구조물(220)들은 절연막(222) 및 재배선(224)을 포함한다.
절연막(222)은 제1 반도체 칩(210)의 제2 면(212)의 전면적에 배치된다. 절연막(222)으로 사용될 수 있는 물질의 예로서는 유기막을 들 수 있다. 이와 다르게, 절연막 222)은 무기막일 수 있다.
재배선(224)은 절연막(222) 상에 배치된다. 재배선(224)은, 평면상에서 보았을 때, 라인 형상을 갖고, 재배선(224)의 일측 단부는, 예를 들어, 제1 본딩 패드(213)와 대응하는 위치에 배치되고, 제1 재배선(224)의 일측 단부와 대향 하는 타측 단부는 절연막(222)의 에지에 배치된다. 이와 다르게, 재배선(224)의 상기 일측 단부는 제1 본딩 패드(213)와 다른 위치에 배치되어도 무방하다. 본 실시예에서, 재배선(224)은 제1 본딩 패드(213)와 전기적으로 연결되지 않는다.
도전성 와이어(300)는 제1 반도체 패키지(200)의 재배선 구조물(220)의 재배선(224) 및 기판 몸체(110)의 제1 접속 패드(150)를 전기적으로 연결한다.
본 실시예에서, 적어도 2 개의 제1 반도체 패키지(200)들은 기판(100) 상에 적층 될 수 있다.
제2 반도체 패키지(400)는 제2 반도체 칩(410)을 포함한다. 제2 반도체 패키지(400)는 제1 반도체 패키지(200) 상에 배치된다.
제2 반도체 칩(410)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제2 반도체 칩(410)은 회로부(미도시), 제3 면(411), 제3 면(411)과 대향 하는 제4 면(412) 및 제2 본딩 패드(413)들을 포함한다. 본 실시예에서, 제3 면(411)은 제1 반도체 칩(210)의 제2 면(212)과 마주한다.
제2 반도체 칩(410)의 회로부는, 예를 들어, 데이터를 저장하는 데이터 저장 부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제2 본딩 패드(413)들은 제3 면(411)의 중앙에 배치되며, 각 제2 본딩 패드(413)들은 회로부와 전기적으로 연결된다. 본 실시예에서, 제2 본딩 패드(413)들은 제1 반도체 패키지(200)의 재배선 구조물(220)의 재배선(224)과 대응하는 위치에 배치된다. 본 실시예에서, 제2 본딩 패드(413) 및 재배선(224)은 제2 접속 부재(415)에 의하여 전기적으로 접속된다. 제2 접속 부재(415)는, 예를 들어, 솔더볼 또는 범프일 수 있다.
한편, 본 실시예에 의한 적층 반도체 패키지(600)는 몰딩 부재(500)를 더 포함할 수 있다. 몰딩 부재(500)는 에폭시 수지 등을 포함하며, 몰딩 부재(500)는 기판(100), 제1 반도체 패키지(200) 및 제2 반도체 패키지(400)를 덮는다.
앞서 설명된 적층 반도체 패키지(600)의 제1 반도체 패키지(200)는 제1 본딩 패드(213) 및 제1 접속 패드(140)를 이용하여 데이터 신호, 컨트롤 신호, 어드레스 신호, 전원 신호가 입출력되고, 제2 반도체 패키지(400)는 제2 본딩 패드(413), 제1 반도체 패키지(200)의 재배선(224), 도전성 와이어(300) 및 제2 접속 패드(150)를 이용하여 데이터 신호, 컨트롤 신호, 어드레스 신호 및 전원 신호가 입출력된다.
앞서 도 1에는 비록 2 개의 반도체 패키지가 기판상에 적층 된 구조가 개시되어 있지만, 적어도 3 개의 반도체 패키지들, 예를 들어, 4개, 8개 및 16개의 반도체 패키지가 기판상에 적층 되어도 무방하다.
한편, 도 1에 도시된 제1 반도체 패키지(200)의 제1 반도체 칩(210) 및 제2 반도체 패키지(400)의 제2 반도체 칩(410)은 동종(same type) 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(210) 및 제2 반도체 칩(410)은 각각 메모리 반도체 칩일 수 있다. 이와 다르게, 제1 반도체 칩(210) 및 제2 반도체 칩(410)은 각각 시스템 반도체 칩일 수 있다.
한편, 도 1에 도시된 제1 반도체 패키지(200)의 제1 반도체 칩(210) 및 제2 반도체 패키지(400)의 제2 반도체 칩(410)은 이종(different type) 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(210)은 시스템 반도체 칩일 수 있고, 제2 반도체 칩(410)은 메모리 반도체 칩일 수 있다. 이와 다르게, 제1 반도체 칩(210)은 메모리 반도체 칩일 수 있고, 제2 반도체 칩(410)은 시스템 반도체 칩일 수 있다.
도 2는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 적층 반도체 패키지는 갭 필링 부재를 제외하면 앞서 도 1을 참조하여 설명한 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 적층 반도체 패키지(600)는 기판(100), 제1 반도체 패키지(200), 도전성 와이어(300), 제2 반도체 패키지(400) 및 갭 필링 부재(190)를 포함한다.
갭 필링 부재(190)는 기판(100) 및 제1 반도체 패키지(200), 제1 반도체 패키지(200) 및 제2 반도체 패키지(400) 사이에 각각 개재된다. 갭 필링 부재(190)는 제1 갭 필링 부재(192) 및 제2 갭 필링 부재(194)를 포함한다.
제1 갭 필링 부재(192)는 제1 접속 부재(215)에 의하여 제1 반도체 칩(210) 및 기판(100) 사이에 배치된다. 제1 갭 필링 부재(192)로서 사용될 수 있는 물질의 예로서는 절연성 스페이서, 양면 접착 테이프와 같은 절연성 테이프 및 언더 필 물질 등을 들 수 있다.
제2 갭 필링 부재(194)는 제2 접속 부재(415)에 의하여 제1 반도체 칩(210) 및 제2 반도체 칩(410) 사이에 배치된다. 제2 갭 필링 부재(194)로서 사용될 수 있는 물질의 예로서는 절연성 스페이서, 양면 접착 테이프와 같은 절연성 테이프 및 언더 필 물질 등을 들 수 있다.
도 3은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 적층 반도체 패키지(600)는 기판(100), 제1 반도체 패키지(200), 도전성 와이어(300) 및 제2 반도체 패키지(400)를 포함한다.
기판(100)은 기판 몸체(110), 제1 접속 패드(140) 및 제2 접속 패드(150)를 포함한다. 기판(100)은 볼 랜드(160) 및 솔더볼(170)을 더 포함할 수 있다.
기판 몸체(110)는, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판일 수 있다.
제1 접속 패드(140)는 기판 몸체(110)의 상면(120) 상에 배치된다. 제1 접속 패드(140)는, 예를 들어, 기판 몸체(110)의 상면(120)의 중앙에 배치될 수 있다.
제2 접속 패드(150)는 기판 몸체(110)의 상면(120) 상에 배치된다. 제2 접속 패드(150)는, 예를 들어, 기판 몸체(110)의 상면(120)의 에지에 배치될 수 있다.
볼 랜드(160)는 기판 몸체(110)의 상면(120)과 대향 하는 하면(130) 상에 배치된다. 볼 랜드(160)는 기판 몸체(110)를 이용하여 제1 접속 패드(140) 및/또는 제2 접속 패드(150)와 전기적으로 연결된다.
솔더볼(170)은 볼 랜드(160)와 전기적으로 접속된다.
제1 반도체 패키지(200)는 제1 반도체 칩(210) 및 제1 재배선 구조물(220)을 포함한다.
제1 반도체 칩(210)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제1 반도체 칩(210)은 회로부(미도시), 제1 면(211), 제1 면(211)과 대향 하는 제2 면(212) 및 제1 본딩 패드(213)들을 포함한다. 본 실시예에서, 제1 면(211)은 기판(100)의 기판 몸체(110)의 상면(120)과 마주하고, 제1 본딩 패드(213)들은 제1 접속 부재(215)를 포함한다. 본 실시예에서, 제1 접속 부재(215)는 솔더볼 또는 범프(bump)일 수 있다.
회로부는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제1 본딩 패드(213)들은 제1 면(211)의 중앙에 배치되며, 각 제1 본딩 패드(213)들은 제1 접속 부재(215)를 이용하여 회로부와 전기적으로 연결된다.
제1 재배선 구조물(220)은 제1 반도체 칩(210)의 제2 면(212) 상에 배치된다. 제1 재배선 구조물(220)들은 제1 절연막(222) 및 제1 재배선(224)을 포함한다.
제1 절연막(222)은 제1 반도체 칩(210)의 제2 면(212)의 전면적에 배치된다. 제1 절연막(222)으로 사용될 수 있는 물질의 예로서는 유기막을 들 수 있다. 이와 다르게, 제1 절연막(222)은 무기막일 수 있다.
제1 재배선(224)은 제1 절연막(222) 상에 배치된다. 제1 재배선(224)은, 평면상에서 보았을 때, 라인 형상을 갖고, 제1 재배선(224)의 일측 단부는, 예를 들어, 제1 본딩 패드(213)와 대응하는 위치에 배치되고, 제1 재배선(224)의 일측 단부와 대향 하는 타측 단부는 제1 절연막(222)의 에지에 배치된다. 이와 다르게, 제1 재배선(224)의 상기 일측 단부는 제1 본딩 패드(213)와 다른 위치에 배치되어도 무방하다. 본 실시예에서, 제1 재배선(224)은 제1 본딩 패드(213)와 전기적으로 연결되지 않는다.
도전성 와이어(300)는 제1 반도체 패키지(200)의 제1 재배선 구조물(220)의 제1 재배선(224) 및 기판 몸체(110)의 제2 접속 패드(150)를 전기적으로 연결한다.
제2 반도체 패키지(400)는 제2 반도체 칩(410) 및 제2 재배선 구조물(420)을 포함한다. 제2 반도체 패키지(400)는 제1 반도체 패키지(200) 상에 배치된다.
제2 반도체 칩(410)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제2 반도체 칩(410)은 회로부(미도시), 제3 면(411), 제3 면(411)과 대향 하는 제4 면(412) 및 제2 본딩 패드(413)들을 포함한다. 본 실시예에서, 제3 면(411)은 제1 반도체 칩(210)의 제2 면(212)과 마주하고, 제2 본딩 패드(413)들은 솔더를 포함하는 제2 접속 부재(415)를 포함한다.
제2 반도체 칩(410)의 회로부는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제2 본딩 패드(413)들은 제3 면(411)의 중앙에 배치되며, 각 제2 본딩 패 드(413)들은 회로부와 전기적으로 연결된다. 본 실시예에서, 제2 본딩 패드(413)들은 제1 반도체 패키지(200)의 제1 재배선 구조물(220)의 제1 재배선(224)과 대응하는 위치에 배치된다.
제2 재배선 구조물(420)은 제2 반도체 칩(410)의 제4 면(412) 상에 배치된다. 제2 재배선 구조물(420)들은 제2 절연막(422) 및 제2 재배선(424)을 포함한다.
제2 절연막(422)은 제2 반도체 칩(410)의 제4 면(412)의 전면적에 배치된다. 제2 절연막(422)으로 사용될 수 있는 물질의 예로서는 유기막을 들 수 있다. 이와 다르게, 제2 절연막(422)은 무기막일 수 있다.
제2 재배선(424)은 제2 절연막(422) 상에 배치된다. 제2 재배선(424)은 라인 형상을 갖고, 제2 재배선(424)의 일측 단부는, 예를 들어, 제2 본딩 패드(413)와 대응하는 위치에 배치되고, 제2 재배선(424)의 일측 단부와 대향 하는 타측 단부는 제2 절연막(422)의 에지에 배치된다. 이와 다르게, 제2 재배선(424)의 상기 일측 단부는 제2 본딩 패드(413)와 다른 위치에 배치되어도 무방하다. 본 실시예에서, 제2 재배선(424)은 제2 본딩 패드(413)와 전기적으로 연결되지 않는다.
제2 반도체 패키지(400)의 제2 본딩 패드(413)는 제2 접속 부재(515)를 이용하여 제1 반도체 패키지(200)의 제1 재배선 구조물(220)의 제1 재배선(222)과 전기적으로 연결된다. 본 실시예에서, 제2 접속 부재(515)는 솔더볼 또는 범프일 수 있다.
한편, 본 실시예에 의한 적층 반도체 패키지(600)는 몰딩 부재(500)를 더 포함할 수 있다. 몰딩 부재(500)는 에폭시 수지 등을 포함하며, 몰딩 부재(500)는 기 판(100), 제1 반도체 패키지(200) 및 제2 반도체 패키지(400)를 덮는다.
앞서 설명된 적층 반도체 패키지(600)의 제1 반도체 패키지(200)는 제1 본딩 패드(213) 및 제1 접속 패드(140)를 이용하여 데이터 신호, 컨트롤 신호, 어드레스 신호, 전원 신호가 입출력되고, 제2 반도체 패키지(400)는 제2 본딩 패드(413), 제1 반도체 패키지(200)의 제1 재배선(224), 도전성 와이어(300) 및 제2 접속 패드(150)를 이용하여 데이터 신호, 컨트롤 신호, 어드레스 신호 및 전원 신호가 입출력된다.
앞서 도 1에는 비록 2 개의 반도체 패키지가 기판상에 적층 된 구조가 개시되어 있지만, 적어도 3 개의 반도체 패키지들, 예를 들어, 4개, 8개 및 16개의 반도체 패키지가 기판상에 적층 되어도 무방하다.
한편, 도 1에 도시된 제1 반도체 패키지(200)의 제1 반도체 칩(210) 및 제2 반도체 패키지(400)의 제2 반도체 칩(410)은 동종(same type) 반도체 칩일 수 있다. 이와 다르게, 제1 반도체 칩(210) 및 제2 반도체 칩(410)은 이종(different type) 반도체 칩일 수 있다.
한편, 도 3에 도시된 적층 반도체 패키지는 갭 필링 부재(190)를 더 포함할 수 있다.
갭 필링 부재(190)는 기판(100) 및 제1 반도체 패키지(200), 제1 반도체 패키지(200) 및 제2 반도체 패키지(400) 사이에 각각 개재된다. 갭 필링 부재(190)는 제1 갭 필링 부재(192) 및 제2 갭 필링 부재(194)를 포함한다.
제1 갭 필링 부재(192)는 제1 접속 부재(215)에 의하여 제1 반도체 칩(210) 및 기판(100) 사이에 배치된다. 제1 갭 필링 부재(192)로서 사용될 수 있는 물질의 예로서는 절연성 스페이서, 양면 접착 테이프와 같은 절연성 테이프 및 언더 필 물질 등을 들 수 있다.
제2 갭 필링 부재(194)는 제2 접속 부재(415)에 의하여 제1 반도체 칩(210) 및 제2 반도체 칩(410) 사이에 배치된다. 제2 갭 필링 부재(194)로서 사용될 수 있는 물질의 예로서는 절연성 스페이서, 양면 접착 테이프와 같은 절연성 테이프 및 언더 필 물질 등을 들 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 패키지의 후면에 재배선을 형성하여 반도체 칩 및 재배선에 의한 기생 커패시턴스를 크게 감소시킬 수 있을 뿐만 아니라, 최상부 반도체 패키지에 도전성 와이어가 형성되지 않기 때문에 몰딩 부재의 높이도 함께 낮출 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.

Claims (13)

  1. 제1 및 제2 접속 패드들을 갖는 기판;
    제1 면 상에 배치되며 상기 제1 접속 패드와 본딩 된 제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 면과 대향 하는 제2 면 상에 배치된 재배선 구조물을 갖는 제1 반도체 패키지;
    상기 제2 면과 마주하는 제3 면 상에 배치되며 상기 재배선 구조물과 본딩 된 제2 본딩 패드를 갖는 제2 반도체 칩을 갖는 제2 반도체 패키지; 및
    상기 재배선 구조물 및 상기 제2 접속 패드를 전기적으로 접속하는 도전성 와이어를 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 접속 패드와 상기 제1 본딩 패드를 전기적으로 접속하는 제1 접속 부재 및 상기 제2 본딩 패드와 상기 재배선 구조물을 전기적으로 접속하는 제2 접속 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 접속 부재 및 상기 제2 접속 부재는 솔더볼 및 범프 중 어느 하나인 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 및 제2 반도체 패키지를 몰딩하는 몰딩 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 재배선 구조물은 상기 제2 면 상에 배치된 절연막 및 상기 절연막 상에 배치된 재배선을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 반도체 패키지는 상기 제3 면과 대향 하는 제4 면 상에 배치된 재배선 구조물을 더 포함하며, 상기 제4 면 상에 배치된 상기 재배선 구조물은 절연막 및 상기 절연막 상에 배치된 재배선을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제1항에 있어서,
    상기 기판 및 상기 제1 반도체 패키지, 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이에 각각 형성된 갭들에 배치된 갭 필링 부재(gap-filling member)를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제7항에 있어서,
    상기 갭 필링 부재는 스페이서, 테이프 및 언더 필 물질 중 어느 하나인 것을 특징으로 하는 적층 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동종(same type) 반도체 칩인 것을 특징으로 하는 적층 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 및 제2 반도체 칩들은 시스템 반도체 칩 및 메모리 반도체 칩 중 어느 하나인 것을 특징으로 하는 적층 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 이종(different type) 반도체 칩인 것을 특징으로 하는 적층 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 반도체 칩은 시스템 반도체 칩이고, 상기 제2 반도체 칩은 메모리 반도체 칩인 것을 특징으로 하는 적층 반도체 패키지.
  13. 제1항에 있어서,
    상기 제1 반도체 패키지는 적어도 2 개가 적층 된 것을 특징으로 하는 적층 반도체 패키지.
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