KR102532205B1 - 반도체 칩 및 그 반도체 칩을 포함한 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은, 대용량으로 구현되면서도 고속 및 고신뢰성의 신호 특성을 유지할 수 있는 반도체 칩 및 그 반도체 칩을 구비한 반도체 패키지를 제공한다. 그 반도체 칩은 활성 면인 제1 면 및 상기 제1 면의 반대인 제2 면을 구비한 반도체 기판; 상기 반도체 기판을 관통하고, 상기 반도체 기판의 중앙 부분에 제1 방향을 따라 적어도 1열로 배치된 관통 전극; 상기 제2 면 상의 에지 부분에 상기 제1 방향을 따라 적어도 1열로 배치된 매개 패드(inter-mediation pad); 상기 제2 면 상에 배치되고 상기 관통 전극에 연결된 상부 패드; 및 상기 제2 면 상에 배치되고 상기 매개 패드와 상기 상부 패드를 연결하는 재배선 라인;을 포함한다.

Description

반도체 칩 및 그 반도체 칩을 포함한 반도체 패키지{Semiconductor chip and Semiconductor Package comprising the semiconductor chip}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 특히 반도체 칩들이 적층된 구조를 갖는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 기기는 더욱 소형화 및 경량화되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화되고 있고, 또한 반도체 패키지는 고성능화 및 대용량화와 함께 높은 신뢰성이 요구되고 있다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 연결 부재 등을 이용하여 반도체 칩을 PCB에 전기적으로 연결한다. 또한, 대용량화를 위해 다수의 반도체 칩을 PCB 상에 실장한 적층 구조의 반도체 패키지가 구현되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 대용량으로 구현되면서도 고속 및 고신뢰성의 신호 특성을 유지할 수 있는 반도체 칩 및 그 반도체 칩을 구비한 반도체 패키지를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 활성 면인 제1 면 및 상기 제1 면의 반대인 제2 면을 구비한 반도체 기판; 상기 반도체 기판을 관통하고, 상기 반도체 기판의 중앙 부분에 제1 방향을 따라 적어도 1열로 배치된 관통 전극; 상기 제2 면 상의 에지 부분에 상기 제1 방향을 따라 적어도 1열로 배치된 매개 패드(inter-mediation pad); 상기 제2 면 상에 배치되고 상기 관통 전극에 연결된 상부 패드; 및 상기 제2 면 상에 배치되고 상기 매개 패드와 상기 상부 패드를 연결하는 재배선 라인;을 포함하는, 반도체 칩을 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 하면 상에 외부 접속 단자가 배치된 패키지 기판; 활성 면인 제1 면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 배치되고, 중앙 부분에 제1 방향을 따라 배치된 관통 전극과 상기 제1 면의 반대인 제2 면 상의 에지 부분에 상기 제1 방향을 따라 배치된 매개 패드를 구비한 제1 반도체 칩; 및 칩 패드가 배치된 활성 면이 상기 제2 면과 동일한 방향으로 향하고, 상기 매개 패드가 노출되도록 상기 제1 반도체 칩 상에 배치된 적어도 하나의 제2 반도체 칩;을 포함하고, 상기 칩 패드는 와이어를 통해 상기 매개 패드에 연결되고, 상기 매개 패드는 상기 제2 면 상의 재배선 라인을 통해 상기 관통 전극에 연결되며, 상기 관통 전극은 연결 부재를 통해 상기 패키지 기판의 배선으로 연결되어 상기 외부 접속 단자로 연결된, 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 패키지 기판; 활성 면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 배치되고, 관통 전극을 통해 상기 패키지 기판에 연결된 제1 반도체 칩; 및 비활성 면이 상기 제1 반도체 칩을 향하도록 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩에 와이어 본딩을 통해 연결된 적어도 하나의 제2 반도체 칩;을 포함하는, 반도체 패키지를 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 패키지 기판; 활성 면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 배치되고, 중앙 부분에 제1 방향 또는 상기 제1 방향에 수직인 제2 방향을 따라 배치된 관통 전극과 비활성 면 상의 에지 부분에 상기 제1 방향 또는 제2 방향을 따라 배치된 매개 패드를 구비한 제1 반도체 칩; 에지 부분에 칩 패드가 배치된 활성 면이 상기 제1 반도체 칩의 비활성 면과 동일한 방향으로 향하고, 상기 매개 패드가 노출되도록 상기 제1 반도체 칩 상에 배치된 적어도 하나의 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩을 밀봉하는 밀봉재;를 포함하는, 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 의한 반도체 칩 및 반도체 패키지에서, 슬레이브 칩인 제2 반도체 칩은 마스터 칩인 제1 반도체 칩을 이용하여 패키지 기판의 외부 접속 단자에 전기적으로 연결될 수 있다. 구체적으로, 제2 반도체 칩은 제1 반도체 칩의 후면 상의 매개 패드와 재배선 라인과, 제1 반도체 칩의 관통 전극과 연결 부재를 통해 패키지 기판으로 연결될 수 있다. 그에 따라, 본 발명의 기술적 사상에 의한 반도체 패키지는, 제1 반도체 칩의 관통 전극 또는 연결 부재를 기준으로, 패키지 기판의 배선이 DQ 외부 접속 단자와 C/A 외부 접속 단자로 짧고 균형있게 연결됨으로써, 신호 지연 현상과 커패시턴스에 의한 로딩 현상이 크게 개선될 수 있다. 결과적으로, 본 발명의 기술적 사상에 의한 반도체 칩 및 반도체 패키지는, 고속으로 동작하면서도 신호 무결성(Signal Integrity: SI) 특성이 효과적으로 개선된 전자 장치 또는 전자 시스템을 구현할 수 있도록 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 사시도이다.
도 1b는 도 1a의 I-I' 부분을 절단하여 보여주는 단면도이다.
도 2a는 도 1a의 반도체 패키지에서, 제1 반도체 칩에 대한 상면도이다.
도 2b 및 도 2c는 도 2a의 Ⅱ-Ⅱ' 부분과 Ⅲ-Ⅲ'의 부분을 절단하여 보여주는 단면도들이다.
도 3a 및 도 3b는 도 2b의 A 부분을 확대하여 보여주는 단면도들이다.
도 4a는 도 1a의 반도체 패키지에서, 패키지 기판에 대한 상면도이다.
도 4b는 도 1a의 반도체 패키지에서, 제1 반도체 칩과 패키지 기판 간의 배선 연결 관계에 대한 개념도이다.
도 5a는 도 2c의 제1 반도체 칩에서, 매개 패드와 재배선 라인이 컨트롤 영역을 통해 연결되는 구조를 좀더 상세하게 보여주는 단면도이다.
도 5b는 도 1a의 반도체 패키지에서, 신호 전달의 과정을 설명하기 위한 개념도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다.
도 7d는 도 7a의 반도체 패키지에서, 제1 반도체 칩에 대한 단면도로서, 도 2c에 대응한다.
도 8a는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 사시도이다.
도 8b는 도 8a의 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도이다.
도 9a는 도 8a의 반도체 패키지에서, 제1 반도체 칩에 대한 상면도이다.
도 9b는 도 9a의 Ⅴ-Ⅴ'의 부분을 절단하여 보여주는 단면도이다.
도 9c는 도 8a의 반도체 패키지에서, 제1 반도체 칩과 패키지 기판 간의 배선 연결 관계에 대한 개념도이다.
도 10 내지 도 12는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 사시도이고, 도 1b는 도 1a의 I-I' 부분을 절단하여 보여주는 단면도이다. 한편, 도 1a에서 밀봉재는 생략되어 도시되고 있다.
도 1a 및 도 1b를 참조하면, 본 실시예의 반도체 패키지(1000)는 패키지 기판(100), 제1 반도체 칩(200), 적층 칩 그룹(300), 및 밀봉재(400)를 포함할 수 있다.
패키지 기판(100)은 바디층(101), 상부 기판 패드(103), 및 하부 기판 패드(105)를 포함할 수 있다. 바디층(101)은 다양한 재질로 형성될 수 있다. 예컨대, 바디층(101)은 패키지 기판(100)의 종류에 따라 실리콘, 세라믹, 유기물, 유리, 에폭시 수지 등으로 형성될 수 있다. 본 실시예의 반도체 패키지(1000)에서, 패키지 기판(100)은 에폭시 수지를 기반으로 하는 인쇄회로기판(Printed Circuit Board: PCB)일 수 있다. 바디층(101)에는 단층 또는 다층의 배선들이 형성될 수 있다. 배선들을 통해 상부 기판 패드(103)와 하부 기판 패드(105)가 전기적으로 연결될 수 있다.
상부 기판 패드(103)는 바디층(101)의 상면 상에 형성되고, 바디층(101)의 배선들로 연결될 수 있다. 상부 기판 패드(103) 상에 제1 반도체 칩(200)의 연결 부재(230)가 배치될 수 있다. 하부 기판 패드(105)는 바디층(101)의 하면 상에 형성되고, 바디층(101)의 배선들로 연결될 수 있다. 하부 기판 패드(105) 상에 외부 접속 단자(150)가 배치될 수 있다. 한편, 바디층(101)의 상면과 하면 상에 배선들을 덮는 보호층이 형성되며, 상부 기판 패드(103)와 하부 기판 패드(105)는 보호층으로부터 노출될 수 있다.
패키지 기판(100)의 하면 상에는 외부 접속 단자(150)가 배치될 수 있다. 외부 접속 단자(150)는, 예컨대, 솔더 볼로 형성될 수 있다. 외부 접속 단자(150)는 데이터 신호용(DQ) 외부 접속 단자(도 4a의 150D 참조), 컴맨드 및 어드레스 신호용(C/A) 외부 접속 단자(도 4a의 150C 참조), 파워/그라운드용(P/G) 외부 접속 단자 등을 포함할 수 있다. DQ 외부 접속 단자와 C/A 외부 접속 단자는 패키지 기판(100)의 하면 상에서 영역별로 구분되어 배치될 수 있다. 한편, P/G 외부 접속 단자는 패키지 기판(100)의 하면 상에 DQ 외부 접속 단자들 사이와 C/A 외부 접속 단자들 사이에 어느 정도 랜덤하게 배치될 수 있다.
제1 반도체 칩(200)은 칩 바디층(201), 관통 전극(210), 재배선 라인(220), 및 연결 부재(230)를 포함할 수 있다. 제1 반도체 칩(200)은 활성 면인 전면(front-side, 도 2b의 Sf 참조)이 패키지 기판(100)을 향하도록 패키지 기판(100) 상에 적층되고, 연결 부재(230) 및 언더필(245, underfill)를 통해 패키지 기판(100) 상에 실장될 수 있다. 언더필(245)은 예컨대, 비전도성 필름(Non-Conductive Film: NCF)으로 형성될 수 있다. 그러나 언더필(245)의 재료가 그에 한정되는 것은 아니다.
칩 바디층(201)은 실리콘 기판(도 3a의 201s 참조), 회로층(도 3a의 201c 참조), 배선층(도 3a의 201l 참조) 등을 포함할 수 있다. 관통 전극(210)은 칩 바디층(201)의 적어도 일부를 관통하는 구조로 형성되고, 제1 반도체 칩(200)의 중앙 부분에 제2 방향(y 방향)을 따라 배치될 수 있다. 관통 전극(210)은 제2 방향(y 방향)을 따라 2열로 배치될 수 있다. 그러나 관통 전극(210)이 나열되는 위치가 중앙 부분에 한정되는 것은 아니다. 또한, 관통 전극(210)의 열의 개수가 2열에 한정되는 것도 아니다. 예컨대, 관통 전극(210)은 차후에 설명하는 영역별로 구분된 외부 접속 단자(150)로의 배선(도 4b의 130 참조)의 길이가 최적이 되도록 나열 위치와 열의 개수가 결정될 수 있다. 관통 전극(210)은 상부로 상부 패드(212)에 연결되고, 하부로 하부 패드(214)에 전기적으로 될 수 있다. 참고로, 본 실시예의 반도체 패키지(1000)에서와 같이, 관통 전극(210)은 실리콘 기판을 관통할 수 있고, 그에 따라, TSV(Through Silicon Via)로 언급될 수 있다.
제1 반도체 칩(200)의 비활성 면인 후면(back-side, 도 2b의 Sb 참조)의 에지 부분에 매개 패드(222, inter-mediation pad)가 배치되고, 후면의 중심 부분에 상부 패드(212)가 배치될 수 있다. 매개 패드(222)는, 하기에서 설명하는 도 2a에 도시된 바와 같이, 제2 방향(y 방향)을 따라 배치되고, 3열로 배치될 수 있다. 매개 패드(222)의 열의 개수는, 예컨대, 제1 반도체 칩(200) 상에 적층된 제2 반도체 칩(310, 320, 330)의 개수에 대응할 수 있다. 또한, 상부 패드(212)는, 도 2a에 도시된 바와 같이, 제2 방향(y 방향)을 따라 배치되고, 2열로 배치될 수 있다. 예컨대, 상부 패드(212)의 열의 개수는 제1 반도체 칩(200) 내에 형성된 관통 전극(210)의 열의 개수에 대응할 수 있다. 그러나 실시예에 따라, 상부 패드(212)의 열의 개수와 관통 전극(210)의 열의 개수가 다를 수도 있다.
재배선 라인(220)은 제1 반도체 칩(200)의 후면 상에 배치되고, 매개 패드(222)와 상부 패드(212)를 전기적으로 연결할 수 있다. 그에 따라, 매개 패드(222)는 재배선 라인(220), 상부 패드(212), 및 관통 전극(210)을 통해 연결 부재(230)에 전기적으로 연결되고, 궁극적으로 패키지 기판(100)의 외부 접속 단자(150)에 전기적으로 연결될 수 있다.
제1 반도체 칩(200)이 전술한 바와 같은 구조를 가짐으로써, 제2 반도체 칩(310, 320, 330)을 패키지 기판(100)의 외부 접속 단자(150)로 연결하는 패키지 기판(100)의 배선 구조가 짧고 균형있게 설계될 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000)는 패키지 기판(100)의 기생 커패시턴스에 의한 로딩 효과 및/또는 배선 연결의 불균형이나 길어짐에 따른 신호 불량이나 신호 지연 등의 문제를 감소시킬 수 있다.
제1 반도체 칩(200)의 구체적인 구조와 관련하여, 도 2a 내지 도 3b의 설명 부분에서 좀더 상세히 설명한다. 또한, 제1 반도체 칩(200)에서 패키지 기판(100)의 외부 접속 단자(150)로의 배선 연결 관계에 대해서는, 도 4a 및 도 4b의 설명 부분에서 좀더 상세히 설명한다.
적층 칩 그룹(300)은 제1 반도체 칩(200) 상에 적층되고, 접착 부재(340) 및 와이어(315, 325, 335)를 통해 실장될 수 있다. 접착 부재(340)는 예컨대, DAF(Die Attach Film)일 수 있다. 물론, 접착 부재(340)가 DAF에 한정되는 것은 아니다. 적층 칩 그룹(300)은 3개의 제2 반도체 칩(310, 320, 330)을 포함할 수 있다. 예컨대, 적층 칩 그룹(300)은 바텀 제2 반도체 칩(310), 미들 제2 반도체 칩(320), 및 탑 제2 반도체 칩(330)을 포함할 수 있다. 물론, 적층 칩 그룹(300)에 포함된 제2 반도체 칩의 개수가 3개에 한정되는 것은 아니다. 예컨대, 적층 칩 그룹(300)은 하나의 제2 반도체 칩을 포함할 수도 있고, 4개 이상의 제2 반도체 칩을 포함할 수도 있다.
제2 반도체 칩(310, 320, 330)은 와이어 본딩을 통해 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. 그에 따라, 제2 반도체 칩(310, 320, 330)은 활성 면인 전면이 상방을 향하고, 전면 상에 칩 패드(312, 322, 332)가 배치될 수 있다. 또한, 제2 반도체 칩(310, 320, 330)의 칩 패드(312, 322, 332)는 와이어(315, 325, 335)를 통해 제1 반도체 칩(200)의 매개 패드(222)에 전기적으로 연결될 수 있다. 예컨대, 바텀 제2 반도체 칩(310)의 제1 칩 패드(312)는 제1 와이어(315)를 통해 제1 방향(x 방향)으로 내측에 위치한 제1 매개 패드(222-1)에 연결되고, 미들 제2 반도체 칩(320)의 제2 칩 패드(322)는 제2 와이어(325)를 통해 제1 방향(x 방향)으로 중간에 위치한 제2 매개 패드(222-2)에 연결되며, 탑 제2 반도체 칩(330)의 제3 칩 패드(332)는 제3 와이어(335)를 통해 제1 방향(x 방향)으로 외측에 배치된 제3 매개 패드(222-3)에 연결될 수 있다.
칩 패드(312, 322, 332)는 DQ 칩 패드, 및 C/A 칩 패드를 포함할 수 있다. 실시예에 따라, 칩 패드(312, 322, 332)는 P/G 칩 패드를 더 포함할 수 있다. 예컨대, P/G 칩 패드는 DQ 칩 패드와 C/A 칩 패드가 배치된 제2 반도체 칩(310, 320, 330)의 에지 부분에 함께 배치될 수 있다. 그러나 일반적으로 P/G 칩 패드는 DQ 칩 패드와 C/A 칩 패드가 배치된 제2 반도체 칩(310, 320, 330)의 에지 부분과는 다른 에지 부분에 배치될 수 있다. 또한, P/G 칩 패드는 제1 반도체 칩(200)을 거치지 않고 와이어를 통해 패키지 기판(100)의 P/G 기판 패드에 바로 연결될 수 있다. 이하, 칩 패드(312, 322, 332)가 DQ 칩 패드와 C/A 패드를 포함한 실시예를 위주로 설명한다.
도 1a 및 도 1b에 도시된 바와 같이, 제1 반도체 칩(200)은 제2 반도체 칩(310, 320, 330)과 동일한 사이즈 및 형상을 가질 수 있다. 그러나 실시예에 따라, 제1 반도체 칩(200)은 제2 반도체 칩(310, 320, 330)과 다른 사이즈를 가질 수도 있다. 제1 반도체 칩(200)이 제2 반도체 칩(310, 320, 330)과 다른 사이즈를 갖는 실시예에 대해서는 도 7a 내지 도 7d의 설명 부분에서 좀더 상세히 설명한다.
밀봉재(400)는 제1 반도체 칩(200) 및 적층 칩 그룹(300)을 밀봉하여, 외부의 물리적 및 전기적 충격으로부터 제1 반도체 칩(200) 및 적층 칩 그룹(300)을 보호할 수 있다. 본 실시예의 반도체 패키지(1000)에서, 밀봉재(400)는 제1 반도체 칩(200) 및 적층 칩 그룹(300)의 측면, 언더필(245)과 접착 부재(340)의 측면, 그리고 탑 제2 반도체 칩(330)의 상면을 덮을 수 있다. 밀봉재(400)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 밀봉재(400)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 실시예에 따라, MUF 공정을 통해 밀봉재(400)가 형성되는 경우, 제1 반도체 칩(200)과 패키지 기판(100) 사이에 언더필(245) 대신 밀봉재(400)가 채워질 수 있다.
본 실시예의 반도체 패키지(1000)에서, 제1 반도체 칩(200)은 마스터 칩(master chip)이고, 적층 칩 그룹(300)의 제2 반도체 칩(310, 320, 330)은 모두 슬레이브 칩(slave chip)일 수 있다. 마스터 칩과 슬레이브 칩에 대해서는 도 5a 및 도 5b의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 반도체 패키지(1000)에서, 마스터 칩인 제1 반도체 칩(200)은 연결 부재(230)를 통해 패키지 기판(100) 상에 실장되고, 슬레이브 칩인 제2 반도체 칩(310, 320, 330)은 와이어(315, 325, 335)를 통해 제1 반도체 칩(200) 상에 실장될 수 있다. 또한, 제2 반도체 칩(310, 320, 330)은 와이어(315, 325, 335)와 제1 반도체 칩(200)의 매개 패드(222), 재배선 라인(220), 및 상부 패드(212)를 통해 제1 반도체 칩(200)의 중앙 부분에 배치된 관통 전극(210)으로 연결되고, 연결 부재(230)를 통해 패키지 기판(100)에 연결될 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000)에서, 제2 반도체 칩(310, 320, 330)이 제1 반도체 칩(200)을 이용하여 패키지 기판(100)의 하면에 배치된 외부 접속 단자(150)에 전기적으로 연결되되, 제1 반도체 칩(200)을 기준으로 DQ 외부 접속 단자(도 4a의 150D 참조)와 C/A 외부 접속 단자(도 4a의 150C 참조)로의 배선 연결이 짧고 균형있게 형성됨으로써, 신호 지연 현상과 커패시턴스에 의한 로딩 현상이 크게 개선될 수 있다. 결과적으로, 본 실시예의 반도체 패키지(1000)는, 고속으로 동작하면서도 신호 무결성(Signal Integrity: SI) 특성이 효과적으로 개선된 전자 장치 또는 전자 시스템을 구현할 수 있도록 한다.
도 2a는 도 1a의 반도체 패키지에서, 제1 반도체 칩에 대한 상면도이고, 도 2b 및 도 2c는 도 2a의 Ⅱ-Ⅱ' 부분과 Ⅲ-Ⅲ'의 부분을 절단하여 보여주는 단면도들이다.
도 2a 내지 도 2c를 참조하면, 제1 반도체 칩(200)의 후면(Sb) 상에 상부 패드(212), 매개 패드(222), 및 재배선 라인(220)이 배치될 수 있다.
상부 패드(212)는 관통 전극(210) 상에 형성될 수 있다. 상부 패드(212)는 제1 반도체 칩(200)의 후면(Sb)의 중앙 부분에 제2 방향(y 방향)을 따라 배치되며, 2열로 배치될 수 있다. 매개 패드(222)는 제1 반도체 칩(200)의 후면(Sb)의 에지 부분에 제2 방향(y 방향)을 따라 배치되며, 3열로 배치될 수 있다. 상부 패드(212)는 C/A 상부 패드와 DQ 상부 패드로 영역별로 구분되어 배치될 수 있다. 도 2a에서 C/A 상부 패드의 영역과 DQ 상부 패드의 영역을 점선을 통해 구분하고 있다. 매개 패드(222) 역시 상부 패드(212)에 대응하여 영역별로 C/A 매개 패드와 DQ 매개 패드로 구분될 수 있다.
도 2a에서, 재배선 라인(220)이 매개 패드(222)에 바로 연결된 것처럼 도시되고 있지만, 이는 전기적 연결 관계에 대한 개념적인 것일 수 있다. 실제로는 도 2c 또는 도 5a에 도시된 바와 같이 재배선 라인(220)과 매개 패드(222)는 칩 바디층(201) 내에 배치된 컨트롤 영역(250)을 통해 연결될 수 있다. 재배선 라인(220)은 상부 패드(212)에 연결될 수 있다. 도 2a에서, 편의상 매개 패드(222)에 가까운 첫 번째 열의 상부 패드(212)가 재배선 라인(220)을 통해 매개 패드(222)로 연결되고 있지만, 두 번째 열의 상부 패드(212)도 재배선 라인(220)을 통해 매개 패드(222)로 연결됨은 물론이다. 도 2c에서, 2개의 상부 패드(212)에 연결된 재배선 라인(220)을 서로 구별하기 위하여 점선으로 표시하고 있다. 한편, 재배선 라인(220)은 칩 바디층(201)의 상부로 형성된 패시베이션층(225)에 의해 덮일 수 있다.
관통 전극(210)은 칩 바디층(201)의 적어도 일부를 관통하는 구조로 형성될 수 있다. 관통 전극(210)의 상부는 상부 패드(212)에 연결되고, 하부는 하부 패드(214)에 연결될 수 있다. 하부 패드(214) 상에는 연결 부재(230)가 배치될 수 있다. 연결 부재(230)는 마이크로 범프일 수 있다. 실시예에 따라, 연결 부재(230)는 금속 필러와 마이크로 범프를 포함할 수 있다. 관통 전극(210)은 제2 방향(y 방향)을 따라 2열로 배치될 수 있다. 그러나 관통 전극(210)은 1열 또는 3열 이상으로 배치될 수도 있다. 관통 전극(210)의 좀더 구체적인 구조에 대해서는, 이하의 도 3a 및 도 3b의 설명 부분에서 설명한다.
제1 반도체 칩(200)은 칩 바디층(201) 내에 컨트롤 영역(250)과 셀 영역(260)을 포함할 수 있다. 컨트롤 영역(250)에는 컨트롤 소자들이 배치되고, 셀 영역(260)에는 메모리 소자들이 배치될 수 있다. 셀 영역(260)에는, 예컨대, 디램(DRAM) 소자들이 배치될 수 있다. 물론, 셀 영역(260)에 배치되는 메모리 소자들의 종류가 디램 소자들에 한정되는 것은 아니다. 한편, 실시예에 따라, 제1 반도체 칩(200)은, 도 7d에 도시된 바와 같이, 셀 영역은 포함하지 않고 컨트롤 영역(250)만을 포함할 수도 있다.
도 3a 및 도 3b는 도 2b의 A 부분을 확대하여 보여주는 단면도들이다.
도 3a를 참조하면, 제1 반도체 칩(200)의 칩 바디층(201)은 반도체 기판(201s), 회로층(201c), 배선층(201l), 상부 보호층(201u) 및 하부 보호층(201d)을 포함할 수 있다.
반도체 기판(201s)은 반도체 물질, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 본 실시예의 제1 반도체 칩(200)에서, 반도체 기판(201s)은 실리콘 기판일 수 있다. 반도체 기판(201s)은 활성 면인 제1 면(Ssf)과 그에 반대되는 비활성 면인 제2 면(Ssb)을 구비할 수 있다. 앞서, 제1 반도체 칩(200)에서, 제1 면(Ssf)과 동일한 방향으로 향하는 외부 면을 전면(Sf)이라고 하고, 제2 면(Ssb)과 동일한 방향을 향하는 외부 면을 후면(Sb)라고 언급한 바가 있다.
회로층(201c)이 반도체 기판(201s)의 제1 면(Ssf) 상에 배치될 수 있다. 회로층(201c) 내에는 트랜지스터와 같은 다수의 회로 소자들이 포함될 수 있다. 일반적으로, 회로층(201c)에 포함된 회로 소자들에 따라 반도체 칩의 종류가 결정될 수 있다. 예컨대, 본 실시예의 반도체 패키지(1000)에서, 제1 반도체 칩(200)의 회로층(201c)에는 디램 소자들과 컨트롤 소자들이 포함될 수 있다. 그러나 실시예에 따라, 제1 반도체 칩(200)의 회로층(201c)에 디램 소자들은 포함되지 않고 컨트롤 소자들만이 포함될 수도 있다.
배선층(201l)은 회로층(201c)의 하면 상에 배치되고, 금속간 절연층(201l-1), 배선(201l-2), 및 수직 플러그(201l-3)를 포함할 수 있다. 배선(201l-2)은 금속간 절연층(201l-1) 내에 적어도 한 층으로 형성될 수 있다. 배선(201l-2)은 회로층(201c) 내의 회로 소자들에 전기적으로 연결되고, 또한, 배선층(201l) 하면 상의 하부 패드(214)에 전기적으로 연결될 수 있다. 수직 플러그(201l-3)는 다른 층의 배선(201l-2)을 서로 연결하거나 배선(201l-2)을 하부 패드(214)에 연결할 수 있다.
관통 전극(210)은 반도체 기판(201s) 및 회로층(201c)을 관통하여 형성될 수 있다. 관통 전극(210)은 중심의 배선 금속층(210m) 및 외곽의 장벽 금속층(210b)을 포함할 수 있다. 배선 금속층(210m)은, 예컨대, 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 금속을 포함할 수 있다. 장벽 금속층(210b)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 금속을 포함할 수 있다. 그러나 배선 금속층(210m) 및 장벽 금속층(210b)의 재질이 상기 물질들에 한정되는 것은 아니다.
한편, 관통 전극(210)과 반도체 기판(201s) 사이, 그리고 관통 전극(210)과 회로층(201c) 사이에 스페이서 절연층(213)이 개재될 수 있다. 스페이서 절연층(213)은 반도체 기판(201s)과 회로층(201c) 내의 회로 소자들이 관통 전극(210)에 직접 접촉되는 것을 방지할 수 있다.
본 실시예에의 반도체 패키지(1000)에서, 관통 전극(210)은 비아-미들 구조를 가질 수 있다. 참고로, 관통 전극(210)은 비아-퍼스트, 비아-미들, 및 비아-라스트로 분류될 수 있다. 비아-퍼스트는 회로층(201c)이 형성되기 전에 관통 전극이 형성되는 구조를 지칭하고, 비아-미들은 회로층(201c)의 형성 후 배선층(201l)이 형성되기 전에 관통 전극이 형성된 구조를 지칭하며, 비아-라스트는 배선층(201l)이 형성된 후에 관통 전극이 형성된 구조를 지칭할 수 있다.
도 3b를 참조하면, 본 실시예의 제1 반도체 칩(200')은 관통 전극(210')이 비아-라스트 구조로 형성된다는 점에서, 도 3a의 제1 반도체 칩(200)과 다를 수 있다. 그에 따라, 본 실시예의 제1 반도체 칩(200')에서, 관통 전극(210')은 회로층(201c)과 배선층(201l)을 관통하는 구조로 형성될 수 있다. 또한, 관통 전극(210')은 배선층(201l)을 거치지 않고 하부 패드(214)에 바로 연결될 수 있다.
도 4a는 도 1a의 반도체 패키지에서, 패키지 기판에 대한 상면도이고, 도 4b는 도 1a의 반도체 패키지에서, 제1 반도체 칩과 패키지 기판 간의 배선 연결 관계에 대한 개념도이다.
도 4a 및 도 4b를 참조하면, 본 실시예의 반도체 패키지(1000)에서, 패키지 기판(100)의 하면에는 다수의 외부 접속 단자(150)가 2차원 어레이 구조로 배치될 수 있다. 이러한 외부 접속 단자(150)는 전술한 바와 같이 기능에 따라 영역별로 구분되어 배치될 수 있다. 예컨대, 패키지 기판(100)의 상단 부분에 DQ 외부 접속 단자(150D)가 배치되고 하단 부분에 C/A 외부 접속 단자(150C)가 배치될 수 있다. 도 4a에, DQ 외부 접속 단자(150D)의 영역과 C/A 외부 접속 단자(150C)의 영역이 점선으로 구분되어 표시되고 있다. 이러한 외부 접속 단자(150)의 배치 구조는 규격화되어 있으므로, 임의로 변경할 수 없다.
참고로, 도 4a는 패키지 기판(100)의 상면에서 바라본 구조이고, 따라서, 외부 접속 단자(150)는 실제로 보이지 않으므로 점선으로 표시되고 있다. 한편, 패키지 기판(100)의 상면의 코너 부분에는 기준 마크(SM)가 표시되어 있는데, 그러한 기준 마크(SM)에 가까운 쪽이 상단 부분으로 정의되고, 먼 쪽이 하단 부분으로 정의될 수 있다.
도 4b는 패키지 기판(100) 상에 제1 반도체 칩(200)이 적층된 상태에 대하여 상면에서 바라본 구조에 해당할 수 있다. 패키지 기판(100)의 배선(130)이 개략적으로 표시되고 있다. 다시 말해서, 상부 패드(212) 또는 상부 패드(212)에 연결된 연결 부재(도 1a의 230 참조)로부터 패키지 기판(100)의 하면에 배치된 외부 접속 단자(150)까지의 거리를 배선(130)으로 개략적으로 표시하고 있다. 또한, DQ 상부 패드(212)는 패키지 기판(100)의 상단으로 배치된 DQ 외부 접속 단자(150D)로 연결되고, C/A 상부 패드(212)는 패키지 기판(100)의 하단으로 배치된 C/A 외부 접속 단자(150C)로 연결될 수 있다.
상부 패드(212) 및 관통 전극(210)이 제1 반도체 칩(200)의 중앙 부분에 제2 방향(y 방향)을 따라 배치되고, 또한, 연결 부재(230)가 그에 대응하여 배치됨으로써, 연결 부재(230)를 외부 접속 단자(150)로 연결하는 패키지 기판(100)의 배선(130)의 길이가 짧아지고, 또한 배선(130)의 구조가 균형있게 설계될 수 있다.
덧붙여, 도 4b에서, 상부 패드(212) 및 관통 전극(210)이 제1 반도체 칩(200)의 중앙 부분에 제2 방향(y 방향)을 따라 2열로 배치되고 있는데, 상부 패드(212) 및 관통 전극(210)의 나열 위치나 열이 그에 한정되는 것은 아니다. 예컨대, 상부 패드(212) 및 관통 전극(210)은, 연결 부재(230)로부터 영역별로 구분된 외부 접속 단자(150)로의 배선(130)의 길이가 최적이 되도록 나열 위치와 열의 개수가 적절하게 결정되어 배치될 수 있다.
한편, 제1 반도체 칩이 관통 전극을 포함하지 않는 경우, 제1 반도체 칩과 제2 반도체 칩(310, 320, 330)은 모두 활성 면이 상방으로 향하도록 배치될 수 있다. 또한, 제1 반도체 칩은 와이어 본딩을 통해 패키지 기판(100) 상에 실장될 수 있다. 그에 따라, 패키지 기판(100)에서, 와이어에 연결된 기판 패드로부터 외부 접속 단자(150)까지의 배선(130)의 구조가 불균형하게 되고, 또한 배선(130)의 길이가 길어질 수 있다. 일반적으로 패키지 기판(100)의 배선(130)의 길이가 길어지는 경우에, 패키지 기판(100)에 생기는 기생 커패시턴스에 의한 로딩 효과가 커지고, 또한 신호 지연 문제가 발생할 수 있다. 그에 따라, 반도체 패키지, 및 그 반도체 패키지를 포함한 전자 장치 또는 전자 시스템의 고속 동작을 방해하고 신뢰성 문제를 야기할 수 있다.
그에 반해, 본 실시예의 반도체 패키지(1000)에서는, 제1 반도체 칩(200)이 중앙 부분에 배치된 관통 전극(210)과 후면 상에 배치된 상부 패드(212), 매개 패드(222) 및 재배선 라인(220)을 구비하고, 연결 부재(230)를 통해 패키지 기판(100) 상에 실장됨으로써, 앞서, 제1 반도체 칩이 와이어 본딩을 통해 패키지 기판(100) 상에 배치된 구조에서 발생하는 문제를 효과적으로 해결할 수 있다.
도 5a는 도 2c의 제1 반도체 칩에서, 매개 패드와 재배선 라인이 컨트롤 영역을 통해 연결되는 구조를 좀더 상세하게 보여주는 단면도이다.
도 5a를 참조하면, 제1 반도체 칩(200)의 매개 패드(222)는 칩 바디층(201)의 내부 배선(255)을 통해 컨트롤 영역(250)의 회로 소자들로 연결될 수 있다. 또한, 제1 반도체 칩(200)의 재배선 라인(220)은 내부 배선(255)을 통해 컨트롤 영역(250)의 회로 소자들로 연결될 수 있다. 결과적으로, 매개 패드(222)는 컨트롤 영역(250)을 통해 재배선 라인(220)에 전기적으로 연결될 수 있다.
컨트롤 영역(250)은 내부에 포함된 회로 소자들을 통해 신호에 대하여 리-셰이핑(re-shaping), 리-타이밍(re-timing), 리-드라이빙(re-driving) 등을 수행하여 제2 반도체 칩(310, 320, 330)으로 및/또는 제2 반도체 칩(310, 320, 330)으로부터의 신호 전달 특성을 향상시킬 수 있다. 컨트롤 영역(250)은 수행하는 기능에 기초하여, 컨트롤 영역(250)은 버퍼 영역으로 언급될 수도 있다. 한편, 매개 패드(222)가 컨트롤 영역(250)을 경유하여 재배선 라인(220)으로 연결되도록 함으로써, 매개 패드(222) 간의 간격이 조절될 수 있고, 그에 따라, 매개 패드(222)로 연결되는 와이어(315, 325, 335) 간의 전기적 쇼트의 발생이 방지될 수도 있다.
도 5b는 도 1a의 반도체 패키지에서, 신호 전달의 과정을 설명하기 위한 개념도이다.
도 5b를 참조하면, 본 실시예의 반도체 패키지(1000)에서, 제1 반도체 칩(200)은 마스터 칩일 수 있다. 또한, 제2 반도체 칩(310, 320, 330)은 슬레이브 칩일 수 있다. 마스터 칩은 클록(clock)을 발생시키는 칩을 의미하고, 슬레이브 칩은 마스터 칩에서 발생한 클럭을 받아들이는 칩을 의미할 수 있다. 예컨대, 제1 반도체 칩(200)은 클록을 이용하여 제2 반도체 칩(310, 320, 330)의 정보를 읽거나 또는 제2 반도체 칩(10, 320, 330)에 정보를 쓸 수 있다. 또한, 제2 반도체 칩(10, 320, 330)은 제1 반도체 칩(200)의 요구에 응답할 수 있다.
패키지 기판(100)은 하부 기판 패드(105) 상의 외부 접속 단자(150)를 통해 외부의 전자 장치와 신호 및/또는 파워를 송수신할 수 있다. 여기서, 신호는 데이터 신호, 컴맨드 신호, 어드레스 신호 등을 포함할 수 있다. 또한, 패키지 기판(100)은 상부 기판 패드(103) 및 연결 부재(230)를 통해 제1 반도체 칩(200)과 신호 및/또는 파워를 송수신할 수 있다.
제1 반도체 칩(200)은 관통 전극(210), 재배선 라인(220), 매개 패드(222), 연결 부재(230), 컨트롤 영역(250), 및 내부 배선(255)을 포함할 수 있다. 컨트롤 영역(250)에는 트랜지스터와 같은 회로 소자들이 배치될 수 있다. 컨트롤 영역(250)은 버퍼 회로 및/또는 컨트롤 회로 기능을 할 수 있다. 내부 배선(255)은 컨트롤 영역(250)의 회로 소자들에 전기적으로 연결될 수 있다. 제1 반도체 칩(200)의 컨트롤 영역(250)은 내부 배선(255), 재배선 라인(220), 관통 전극(210), 및 연결 부재(230)를 통해 패키지 기판(100)으로 연결될 수 있다. 제1 반도체 칩(200)은 다른 반도체 칩을 거치지 않고 패키지 기판(100)과 신호를 직접 주고 받을 수 있다. 이러한 제1 반도체 칩(200)의 신호 전달 특성에 기인하여 제1 반도체 칩(200)은 마스터 칩으로 지칭될 수 있다.
한편, 제2 반도체 칩(310, 320, 330)은 와이어(315, 325, 335), 매개 패드(222), 및 내부 배선(255)을 통해 컨트롤 영역(250)의 회로 소자들에 전기적으로 연결되고, 또한, 내부 배선(255), 재배선 라인(220), 관통 전극(210), 및 연결 부재(230)를 통해 패키지 기판(100)으로 연결될 수 있다. 결국, 제2 반도체 칩(310, 320, 330)은 제1 반도체 칩(200)의 컨트롤 영역(250)을 경유하여 패키지 기판(100)과 신호를 주고 받을 수 있다. 이러한 제2 반도체 칩(310, 320, 330)의 신호 전달 특성에 기인하여 제2 반도체 칩(310, 320, 330)은 슬레이브 칩으로 지칭될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다. 도 1a 내지 도 5b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 본 실시예의 반도체 패키지(1000a)는 적층 칩 그룹(300a)이 계단형 적층 구조를 갖는다는 점에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 반도체 패키지(1000a)에서, 적층 칩 그룹(300a)의 바텀 제2 반도체 칩(310a)은, 도 1a의 반도체 패키지(1000)에서와 같이, 접착 부재(340)를 통해 제1 반도체 칩(200) 상에 적층되고, 와이어(315)를 통해 제1 반도체 칩(200)의 제1 매개 패드(222-1)에 전기적으로 연결될 수 있다.
미들 제2 반도체 칩(320a)은 접착 부재(340)를 통해 바텀 제2 반도체 칩(310a) 상에 적층되고, 와이어(325)를 통해 제1 반도체 칩(200)의 제2 매개 패드(222-2)에 전기적으로 연결될 수 있다. 그러나 도 1a의 반도체 패키지(1000)에서와 달리, 미들 제2 반도체 칩(320a)은 바텀 제2 반도체 칩(310a)과 제3 방향(z 방향으로)으로 정렬되지 않고, 바텀 제2 반도체 칩(310a)의 칩 패드(312)가 노출되도록 제1 방향(x 방향)으로 시프트되어 적층될 수 있다.
탑 제2 반도체 칩(330a)은 접착 부재(340)를 통해 미들 제2 반도체 칩(320a) 상에 적층되고, 와이어(335)를 통해 제1 반도체 칩(200)의 제3 매개 패드(222-3)에 전기적으로 연결될 수 있다. 또한, 탑 제2 반도체 칩(330a)은 미들 제2 반도체 칩(320a)과 유사하게, 미들 제2 반도체 칩(320a)의 칩 패드(322)가 노출되도록 제1 방향(x 방향)으로 시프트되어 적층될 수 있다.
본 실시예의 반도체 패키지(1000a)에서, 적층 칩 그룹(300a)은 제2 반도체 칩(310a, 320a)의 칩 패드(312, 322)가 노출되도록 계단형 적층구조를 가짐으로써, 와이어(315, 325)와 칩 패드(312, 322) 간의 와이어 본딩 공정과, 제2 반도체 칩(310a, 320a, 330a)의 적층 공정이 용이할 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000a)는 와이어(315, 325)와 칩 패드(312, 322) 간의 접속 불량이 낮은 고신뢰성의 반도체 패키지를 구현할 수 있도록 한다.
도 7a 내지 도 7c는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이이고, 도 7d는 도 7a의 반도체 패키지에서, 제1 반도체 칩에 대한 단면도로서, 도 2c에 대응한다. 도 1a 내지 도 6의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7a 및 도 7d를 참조하면, 본 발명의 일 실시예의 반도체 패키지(1000b)는, 제1 반도체 칩(200a)의 구조에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 반도체 패키지(1000b)에서, 제1 반도체 칩(200a)은 칩 바디층(201a) 내에 컨트롤 영역(250)만을 포함하고, 메모리 소자들이 배치된 셀 영역은 포함하지 않을 수 있다. 그에 따라, 제1 반도체 칩(200a)은 데이터를 저장하는 메모리 기능을 수행하지 않을 수 있다. 다시 말해서, 제1 반도체 칩(200a)은 컨트롤 영역(250)을 통해 제2 반도체 칩(310, 320, 330)으로 및/또는 제2 반도체 칩(310, 320, 330)으로부터의 신호 전달의 버퍼링 또는 제어 기능만을 수행할 수 있다.
한편, 제1 반도체 칩(200a)은 컨트롤 영역(250)만을 포함하기 때문에 사이즈가 제2 반도체 칩(310, 320, 330)보다 작을 수 있다. 물론, 실시예에 따라, 컨트롤 영역(250)만을 포함하더라고 제1 반도체 칩(200a)이 제2 반도체 칩(310, 320, 330)과 실질적으로 동일한 사이즈를 가질 수도 있다.
제1 반도체 칩(200a)이 컨트롤 영역(250)만을 포함하고, 제2 반도체 칩(310, 320, 330)보다 작은 사이즈를 갖는 경우, 관통 전극(210)은, 제1 반도체 칩(200a)의 중앙 부분이 아닌 제1 방향(x 방향)의 에지 부분으로 약간 치우쳐 배치될 수 있다. 관통 전극(210)은 도 1a의 반도체 패키지(1000)의 제1 반도체 칩(200)과 마찬가지로 제2 방향(y 방향)을 따라서 2열로 배치될 수 있다. 물론, 관통 전극(210)의 열의 개수가 2열에 한정되는 것은 아니다.
도 7b를 참조하면, 본 발명의 일 실시예의 반도체 패키지(1000c)는, 패키지 기판(100) 상에 지지 칩(500)을 더 포함한다는 측면에서, 도 7a의 반도체 패키지(1000b)와 다를 수 있다. 예컨대, 본 발명의 일 실시예의 반도체 패키지(1000c)에서, 패키지 기판(100)과 적층 칩 그룹(300) 사이의 패키지 기판(100) 상에, 지지 칩(500)이 배치될 수 있다.
지지 칩(500)은 접착 부재(340)를 통해 패키지 기판(100) 상에 적층되어, 제1 반도체 칩(200a')과 함께 적층 칩 그룹(300)을 지지할 수 있다. 여기서, 제1 반도체 칩(200a')은 도 7a의 반도체 패키지(1000b)의 제1 반도체 칩(200a)과 같이, 컨트롤 영역만을 포함할 수 있다. 또한, 도 7a의 반도체 패키지(1000b)의 제1 반도체 칩(200a)보다 사이즈가 더 작을 수 있다.
제1 반도체 칩(200a')이 컨트롤 영역(250)만을 포함하므로, 제1 방향(x 방향)으로 관통 전극(210) 배치된 위치의 외곽 부분은 실제로 불필요할 수 있다. 따라서, 하나의 웨이퍼에서 동일한 제1 반도체 칩(200a')을 여러 개 제조하는 경우에, 사이즈를 작게 함으로써, 더욱 많은 개수의 제1 반도체 칩(200a')을 제조할 수 있다. 다만, 제1 반도체 칩(200a')이 사이즈가 작고, 매개 패드(222)를 위한 공간이 확보되어야 하므로, 제1 반도체 칩(200a')에 의한 적층 칩 그룹(300)의 지지 기능이 약화될 수 있다. 그에 따라, 지지 칩(500)을 적층 칩 그룹(300)과 패키지 기판(100) 사이에 배치함으로써, 적층 칩 그룹(300)의 지지 기능을 강화시킬 수 있다.
한편, 지지 칩(500)은 적층 칩 그룹(300)에 대한 지지 기능만을 수행하면 되므로, 비교적 저가의 유리나 수지 등의 재질로 형성될 수 있다. 또한, 지지 칩(500)은 패키지 기판(100)과 적층 칩 그룹(300) 간의 열 팽창률 차이를 버퍼링할 수 있는 재질로 형성될 수 있다.
도 7c를 참조하면, 본 실시예의 반도체 패키지(1000d)는 도 6의 반도체 패키지(1000a)와 도 7b의 반도체 패키지(1000c)의 복합 구조에 해당할 수 있다. 예컨대, 본 실시예의 반도체 패키지(1000d)는 패키지 기판(100)과 적층 칩 그룹(300a) 사이의 패키지 기판(100) 상에 지지 칩(500)을 더 포함하고, 또한, 적층 칩 그룹(300a)이 계단형 적층 구조를 가질 수 있다.
구체적으로, 본 실시예의 반도체 패키지(1000d)에서, 제1 반도체 칩(200a')은 컨트롤 영역(250)만을 포함하고, 제2 반도체 칩(310a, 320a, 330a)보다 작은 사이즈를 가질 수 있다. 따라서, 제1 반도체 칩(200a')의 적층 칩 그룹(300a)에 대한 지지 기능을 보강하기 위하여, 지지 칩(500)이 패키지 기판(100) 상에 배치될 수 있다. 또한, 본 실시예의 반도체 패키지(1000d)에서, 적층 칩 그룹(300a) 내의 제2 반도체 칩(310a, 320a, 330a)은 칩 패드(312, 322)가 노출되도록 계단형 구조로 적층될 수 있다. 그에 따라, 와이어(315, 325)와 칩 패드(312, 322) 사이의 접속 불량이 낮아져 반도체 패키지(1000d)의 신뢰성이 향상될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 사시도이고, 도 8b는 도 8a의 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도이며, 도 9a는 도 8a의 반도체 패키지에서, 제1 반도체 칩에 대한 상면도이고, 도 9b는 도 9a의 Ⅴ-Ⅴ'의 부분을 절단하여 보여주는 단면도이며, 도 9c는 도 8a의 반도체 패키지에서, 제1 반도체 칩과 패키지 기판 간의 배선 연결 관계에 대한 개념도이다. 도 1a 내지 도 7d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8a 내지 도 9c를 참조하면, 본 실시예의 반도체 패키지(1000e)는, 제1 반도체 칩(200b)과 적층 칩 그룹(300b)의 배치 구조에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다. 또한, 본 실시예의 반도체 패키지(1000e)는 패키지 기판(100a)의 배선(130a)의 구조에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다.
구체적으로, 본 실시예의 반도체 패키지(1000e)에서, 제1 반도체 칩(200b)은, 도 1a의 반도체 패키지(1000)의 제1 반도체 칩(200)과 동일하게, 칩 바디층(201), 관통 전극(210), 재배선 라인(220), 및 연결 부재(230)를 포함할 수 있다. 제1 반도체 칩(200)은 칩 바디층(201) 내에 컨트롤 영역(250)과 셀 영역(260)을 포함할 수 있다. 실시예에 따라, 1 반도체 칩(200b)은 칩 바디층(201) 내에 컨트롤 영역(250)만을 포함할 수도 있다. 또한, 제1 반도체 칩(200b)의 후면(Sb) 상에는 매개 패드(222)와 상부 패드(212)가 배치되고, 재배선 라인(220)을 통해 서로 연결될 수 있다.
도 1a의 반도체 패키지(1000)의 제1 반도체 칩(200)과 다르게, 제1 반도체 칩(200b)에서, 관통 전극(210)과 상부 패드(212)는 제1 방향(x 방향)을 따라 2열로 배치될 수 있다. 또한, 매개 패드(222), 역시 도 1a의 반도체 패키지(1000)의 제1 반도체 칩(200)과 달리, 제1 방향(x 방향)을 따라 3열로 배치될 수 있다. 다시 말해서, 도 1a의 반도체 패키지(1000)의 제1 반도체 칩(200)에서, 관통 전극(210)과 상부 패드(212)가 나열되는 방향과 매개 패드(222)가 나열되는 방향은 제2 방향(y 방향)일 수 있다. 그에 반해, 본 실시예의 반도체 패키지(1000e)의 제1 반도체 칩(200b)에서, 관통 전극(210)과 상부 패드(212)가 나열되는 방향과 매개 패드(222)가 나열되는 방향은 제1 방향(x 방향)일 수 있다. 또한, 상부 패드(212)가 나열되는 방향과 매개 패드(222)가 나열되는 방향이 제1 방향(x 방향)이므로, 그에 따라, 재배선 라인(220)의 방향은 제2 방향(y 방향)으로 상부 패드(212)와 매개 패드(222)를 연결하는 구조를 가질 수 있다.
한편, 제1 반도체 칩(200b) 상에 적층된 적층 칩 그룹(300b)의 제2 반도체 칩(310b, 320b, 330b)은 와이어 본딩을 통해 제1 반도체 칩(200b)에 전기적으로 연결될 수 있다. 또한, 제1 반도체 칩(200b)의 매개 패드(222)가 제1 방향(x 방향)을 따라 배치됨에 따라, 제2 반도체 칩(310b, 320b, 330b)의 칩 패드(312, 322, 332)도 제1 방향(x 방향)을 따라 배치될 수 있다. 실시예에 따라, 적층 칩 그룹(300b)의 제2 반도체 칩(310b, 320b, 330b)은, 도 6의 반도체 패키지(1000a)에서와 같이, 계단형 구조로 적층될 수도 있다.
결과적으로, 본 실시예의 반도체 패키지(1000e)는, 도 1a의 반도체 패키지(1000)에서, 제1 반도체 칩(200)과 적층 칩 그룹(300)이 패키지 기판(100) 상에서 90° 회전한 구조에 대응할 수 있다. 다시 말해서, 본 실시예의 반도체 패키지(1000e)의 제1 반도체 칩(200b)과 적층 칩 그룹(300b)의 제2 반도체 칩(310b, 320b, 330b) 각각은 도 1a의 반도체 패키지(1000)의 제1 반도체 칩(200)과 적층 칩 그룹(300)의 제2 반도체 칩(310, 320, 330)과 실질적으로 동일할 수 있다. 다만, 제1 반도체 칩(200b)과 적층 칩 그룹(300b)의 제2 반도체 칩(310b, 320b, 330b)이 패키지 기판(100a) 상에 적층될 때, 도 1a의 반도체 패키지(1000)와 비교하여 90° 회전된 구조로 적층될 수 있다.
한편, 본 실시예의 반도체 패키지(1000e)에서, 제1 반도체 칩(200b)의 관통 전극(210)과 상부 패드(212)가 중앙 부분에 제1 방향(x 방향)을 따라 배치됨에 따라, 하부 패드(214)와 연결 부재(230) 역시, 중앙 부분에 제1 방향(x 방향)을 따라 배치될 수 있다. 그에 따라, 연결 부재(230)로부터 패키지 기판(100a)의 하면에 배치된 외부 접속 단자(150)까지의 배선(130a)의 구조는 도 9c와 같은 구조를 가질 수 있다.
좀더 구체적으로 설명하면, 패키지 기판(100a)의 외부 접속 단자(150)는 도 1a의 반도체 패키지(1000)의 패키지 기판(100)과 동일하게, 상단 부분에 DQ 외부 접속 단자(150D)가 배치되고, 하단 부분에 C/A 외부 접속 단자(150C)가 배치될 수 있다. 한편, 제1 반도체 칩(200b)의 상부 패드(212)와 그에 대응하는 연결 부재(230)는 제1 반도체 칩(200b)의 중심 부분에 제1 방향(x 방향)을 따라 배치될 수 있다. 또한, 도 9c에서 점선의 네모로 표시된 바와 같이, 제1 방향(x 방향)을 따라 DQ 상부 패드(212)와 C/A 상부 패드(212)가 구분되어 배치될 수 있다. 이러한 상부 패드(212) 및 그에 따른 연결 부재(230)의 배치 구조에 기초하여, 패키지 기판(100a)의 배선(130a)은 상부 패드(212)에 대응하는 중앙 부분에서 제2 방향(y 방향)의 양쪽으로 연장하는 구조를 가질 수 있다.
DQ 외부 접속 단자(150D)가 배치된 상단 부분에 대응하여 DQ 상부 패드(212)가 제1 반도체 칩(200b)에서 상단 부분에 배치되고, C/A 외부 접속 단자(150C)가 배치된 하단 부분에 대응하여 C/A 상부 패드(212)가 제1 반도체 칩(200b)에서 하단 부분에 배치됨으로써, 배선(130a)의 길이가 짧게 형성될 수 있고, 또한 배선(130a) 구조도 균형있게 설계될 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000e) 역시 신호 지연 현상과 커패시턴스에 의한 로딩 현상이 개선될 수 있고, 결과적으로, 고속으로 동작하면서도 SI 특성이 효과적으로 개선된 전자 장치 또는 전자 시스템을 구현할 수 있도록 한다.
도 10 내지 도 12는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다. 도 1a 내지 도 9c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 10을 참조하면, 본 실시예의 반도체 패키지(1000g)는, 적층 칩 그룹(300b)이 1개의 제2 반도체 칩(310)만을 포함한다는 점에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000g)에서, 제1 반도체 칩(200) 상에 적층 칩 그룹(300b)이 적층되되, 적층 칩 그룹(300b)은 1개의 제2 반도체 칩(310)을 포함할 수 있다. 또한, 적층 칩 그룹(300b)이 1개의 제2 반도체 칩(310)을 포함함에 따라, 제1 반도체 칩(200d)의 후면에는 1개의 제2 반도체 칩(310)의 칩 패드(312)에 대응하여 1열의 매개 패드(222b)만이 배치될 수 있다. 또한, 제2 반도체 칩(310)의 칩 패드(312)와 매개 패드(222b)가 제1 와이어(315)에 의해 연결될 수 있다.
한편, 관통 전극(210) 및 그에 대응하는 상부 패드(212), 하부 패드(214), 및 연결 부재(230)는 제2 방향(y 방향)을 따라 2열로 배치될 수 있다. 그러나 매개 패드(222b)가 1열로 감소하였으므로, 실시예에 따라, 관통 전극(210), 상부 패드(212), 하부 패드(214), 및 연결 부재(230)는 제2 방향(y 방향)을 따라 1열로 배치될 수도 있다.
도 11을 참조하면, 본 실시예의 반도체 패키지(1000h)는, 적층 칩 그룹(300c)이 7개의 제2 반도체 칩(310, 320, 330, 340, 350, 360, 370)을 포함하고, 지지 칩(500)을 더 포함한다는 점에서, 도 1a의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000h)에서, 제1 반도체 칩(200e)과 지지 칩(500) 상에 적층 칩 그룹(300c)이 적층되되, 적층 칩 그룹(300c)은 7개의 제2 반도체 칩(310, 320, 330, 340, 350, 360, 370)을 포함할 수 있다. 또한, 적층 칩 그룹(300c)이 7개의 제2 반도체 칩(310, 320, 330, 340, 350, 360, 370)을 포함함에 따라, 제1 반도체 칩(200e)의 후면에는 7개의 제2 반도체 칩(310, 320, 330, 340, 350, 360, 370)의 칩 패드(312, 322, 332, 342, 352, 362, 372)에 대응하여 7열의 매개 패드(222c)가 배치될 수 있다. 또한, 제2 반도체 칩(310, 320, 330, 340, 350, 360, 370)의 칩 패드(312, 322, 332, 342, 352, 362, 372)와 매개 패드(222c)는 제1 내지 제7 와이어(315, 325, 335, 345, 355, 365, 375)에 의해 연결될 수 있다.
본 실시예의 반도체 패키지(1000h)에서, 제1 반도체 칩(200e)은 도 7d의 제1 반도체 칩(200a)과 유사하게 셀 영역을 포함하지 않고 컨트롤 영역(250)만을 포함할 수 있다. 이는 적층 칩 그룹(300c)이 7개의 제2 반도체 칩(310, 320, 330, 340, 350, 360, 370)을 포함하여 용량이 충분함에 기인할 수 있다. 그러나 제1 반도체 칩(200e)이 셀 영역을 포함하는 것을 전적으로 배제하는 것은 아니다. 한편, 매개 패드(222c)가 7열로 배치됨에 따라, 제1 반도체 칩(200e)의 후면의 노출 면적이 넓어지고, 그에 따라, 적층 칩 그룹(300c)의 지지 기능이 약화될 수 있다. 따라서, 적층 칩 그룹(300c)과 패키지 기판(100) 사이에 지지 칩(500)이 배치될 수 있다. 실시예에 따라, 제1 반도체 칩(200e)이 사이즈가 크고 적층 칩 그룹(300c)의 지지 기능을 충분히 하는 경우에는 지지 칩(500)이 생략될 수 있다.
한편, 관통 전극(210) 및 그에 대응하는 상부 패드(212), 하부 패드(214), 및 연결 부재(230)는 제2 방향(y 방향)을 따라 2열로 배치될 수 있다. 그러나 매개 패드(222b)가 7열로 증가하였으므로, 실시예에 따라, 관통 전극(210), 상부 패드(212), 하부 패드(214), 및 연결 부재(230)는 제2 방향(y 방향)을 따라 3열 이상으로 배치될 수도 있다.
도 12를 참조하면, 본 실시예의 반도체 패키지(1000i)는, 적층 칩 그룹(300d)의 구조에서, 도 11의 반도체 패키지(1000h)와 다를 수 있다. 예컨대, 본 실시예의 반도체 패키지(1000i)에서, 적층 칩 그룹(300d)이 7개의 제2 반도체 칩(310, 320, 330, 340, 350, 360, 370)을 포함하되, 제4 내지 제7 반도체 칩(340, 350, 360, 370)은 하부에서 세 번째의 제2 반도체 칩(330) 상에 제1 방향(x 방향)으로 시프트되어 적층될 수 있다.
또한, 세 번째의 제2 반도체 칩(330)의 상면 상에는 제3 칩 패드(332)와 중간 칩 패드(372)가 배치될 수 있다. 제4 내지 제7 반도체 칩(340, 350, 360, 370)의 칩 패드(342, 352, 362, 372)는 와이어(345, 355, 365, 375)를 통해 중간 칩 패드(372)로 연결될 수 있다. 그에 따라, 제4 내지 제7 반도체 칩(340, 350, 360, 370)은 세 번째의 제2 반도체 칩(330)과 제3 와이어(335)를 통해 제1 반도체 칩(200a)의 제3 매개 패드(222-3)로 연결되어, 재배선 라인(220), 관통 전극(210), 및 연결 부재(230)를 통해 패키지 기판(100)으로 연결될 수 있다.
본 실시예의 반도체 패키지(1000i)에서, 제1 반도체 칩(200a)은 도 7d의 제1 반도체 칩(200a)과 같이 컨트롤 영역(250)만을 포함할 수 있다. 그러나 실시예에 따라, 제1 반도체 칩(200a)은 셀 영역을 포함할 수도 있다. 또한, 제1 반도체 칩(200a)의 사이즈가 작고 후면의 노출 면적이 넓어짐에 따라, 적층 칩 그룹(300d)과 패키지 기판(100) 사이에 지지 칩(500)이 배치될 수 있다. 그러나 실시예에 따라, 지지 칩(500)은 생략될 수 있다. 덧붙여, 앞서 반도체 패키지에 대한 실시예들에서, 적층 칩 그룹이 1개, 3개, 및 7개의 제2 반도체 칩을 포함하였지만, 적층 칩 그룹에 포함하는 제2 반도체 칩의 개수가 상기 수치들에 한정되는 것은 아니다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000, 1000a ~ 1000i: 반도체 패키지, 100, 100a: 패키지 기판, 101: 바디층, 103: 상부 기판 패드, 105: 하부 기판 패드, 130: 배선, 150: 외부 접속 단자, 200, 200a ~ 200e: 제1 반도체 칩, 201, 201a: 칩 바디층, 210, 210': 관통 전극, 212: 상부 전극, 214: 하부 전극, 220: 재배선 라인, 222, 222a ~ 222c: 매개 패드, 230; 연결 부재, 245: 언더필, 250: 컨트롤 영역, 260: 셀 영역, 300, 300a ~ 300d: 적층 칩 그룹, 310, 320, 330, 340, 350, 360, 370: 제2 반도체 칩, 312, 322, 332, 342, 352, 362, 372: 칩 패드, 315, 325, 335, 345, 355, 365, 275: 와이어, 340: 접착 부재, 400; 밀봉재

Claims (20)

  1. 활성 면인 제1 면 및 상기 제1 면의 반대인 제2 면을 구비한 반도체 기판;
    상기 반도체 기판을 관통하고, 상기 반도체 기판의 중앙 부분에 제1 방향을 따라 적어도 1열로 배치된 관통 전극;
    상기 제2 면 상의 에지 부분에 상기 제1 방향을 따라 적어도 1열로 배치된 매개 패드(inter-mediation pad);
    상기 제2 면 상에 배치되고 상기 관통 전극에 연결된 상부 패드; 및
    상기 제2 면 상에 배치되고 상기 매개 패드와 상기 상부 패드를 연결하는 재배선 라인;을 포함하고,
    상기 매개 패드가 배치된 영역은, 상기 제1 방향을 따라 제1 영역과 제2 영역으로 구분되며,
    상기 제1 영역에는 데이터 신호용 상기 매개 패드가 배치되고, 상기 제2 영역에는 컴맨드 및 어드레스 신호용 상기 매개 패드가 배치된 것을 특징으로 하는 반도체 칩.
  2. 제1 항에 있어서,
    상기 매개 패드는 상기 반도체 기판 상에 배치되는 반도체 칩의 개수만큼의 열로 배치되고,
    상기 상부 패드가 배치된 영역은, 상기 제1 방향을 따라 상기 제1 영역에 대응하는 제3 영역과 상기 제2 영역에 대응하는 제4 영역으로 구분되며,
    상기 제1 영역의 상기 매개 패드는 상기 제3 영역의 상부 패드로 상기 재배선 라인을 통해 연결되고, 상기 제2 영역의 상기 매개 패드는 상기 제4 영역의 상기 상부 패드로 상기 재배선 라인을 통해 연결된 것을 특징으로 하는 반도체 칩.
  3. 제1 항에 있어서,
    상기 반도체 기판 상에 컨트롤 영역과 셀 영역을 포함하거나, 또는 상기 반도체 기판 상에 컨트롤 영역을 포함하는 것을 특징으로 하는 반도체 칩.
  4. 하면 상에 외부 접속 단자가 배치된 패키지 기판;
    활성 면인 제1 면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 배치되고, 중앙 부분에 제1 방향을 따라 배치된 관통 전극과 상기 제1 면의 반대인 제2 면 상의 에지 부분에 상기 제1 방향을 따라 배치된 매개 패드를 구비한 제1 반도체 칩; 및
    칩 패드가 배치된 활성 면이 상기 제2 면과 동일한 방향으로 향하고, 상기 매개 패드가 노출되도록 상기 제1 반도체 칩 상에 배치된 적어도 하나의 제2 반도체 칩;을 포함하고,
    상기 칩 패드는 와이어를 통해 상기 매개 패드에 연결되고, 상기 매개 패드는 상기 제2 면 상의 재배선 라인을 통해 상기 관통 전극에 연결되며, 상기 관통 전극은 연결 부재를 통해 상기 패키지 기판의 배선으로 연결되어 상기 외부 접속 단자로 연결되고,
    상기 매개 패드가 배치된 영역은, 상기 제1 방향을 따라 제1 영역과 제2 영역으로 구분되고,
    상기 제1 영역에는 데이터 신호용 상기 매개 패드가 배치되고, 상기 제2 영역에는 컴맨드 및 어드레스 신호용 상기 매개 패드가 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 반도체 칩은, 상기 관통 전극에 연결되고 상기 제2 면 상의 중앙 부분에 상기 제1 방향을 따라 배치된 상부 패드를 더 포함하고,
    상기 재배선 라인은 상기 매개 패드와 상부 패드를 연결한 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 제4 항에 있어서,
    상기 제1 반도체 칩은, 상기 관통 전극에 연결되고 상기 제2 면 상의 중앙 부분에 상기 제1 방향을 따라 배치된 상부 패드를 더 포함하고,
    상기 상부 패드가 배치된 영역은, 상기 제1 방향을 따라 상기 제1 영역에 대응하는 제3 영역과 상기 제2 영역에 대응하는 제4 영역으로 구분되고,
    상기 외부 접속 단자가 배치된 영역은, 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 영역에 대응하는 제5 영역과 상기 제2 영역에 대응하는 제6 영역으로 구분되는 것을 특징으로 하는 반도체 패키지.
  8. 제4 항에 있어서,
    상기 외부 접속 단자가 배치된 영역은, 전달하는 신호의 종류별로 상기 제1 방향에 수직인 제2 방향을 따라 2개의 영역으로 구분된 것을 특징으로 하는 반도체 패키지.
  9. 제4 항에 있어서,
    상기 매개 패드는 상기 제1 방향을 따라 상기 제2 반도체 칩의 개수만큼의 열로 배치되며,
    상기 관통 전극은 상기 제1 방향을 따라 적어도 1열로 배치된 것을 특징으로 하는 반도체 패키지.
  10. 제4 항에 있어서,
    상기 제1 반도체 칩은 컨트롤 영역과 셀 영역을 포함하거나, 또는 컨트롤 영역을 포함하고,
    상기 제1 반도체 칩이 컨트롤 영역을 포함하는 경우에,
    상기 제1 반도체 칩은 상기 제2 반도체 칩보다 작고,
    상기 제2 반도체 칩과 상기 패키지 기판 사이에 지지 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제4 항에 있어서,
    상기 제1 반도체 칩은 마스터 칩이고,
    상기 제2 반도체 칩은 슬레이브 칩인 것을 특징으로 하는 반도체 패키지.
  12. 패키지 기판;
    활성 면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 배치되고, 관통 전극을 통해 상기 패키지 기판에 연결된 제1 반도체 칩; 및
    비활성 면이 상기 제1 반도체 칩을 향하도록 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩에 와이어 본딩을 통해 연결된 적어도 하나의 제2 반도체 칩;을 포함하고,
    상기 패키지 기판의 하면 상에 외부 접속 단자가 배치되고,
    상기 외부 접속 단자가 배치된 영역은, 전달하는 신호의 종류별로 제2 방향을 따라 2개의 영역으로 구분되며,
    상기 제1 반도체 칩의 비활성 면의 에지 부분에 제1 방향 또는 제2 방향을 따라 매개 패드가 배치되며,
    상기 매개 패드가 배치된 영역은, 상기 제1 방향 또는 제2 방향을 따라 제1 영역과 제2 영역으로 구분되고,
    상기 제1 영역에는 데이터 신호용 상기 매개 패드가 배치되고, 상기 제2 영역에는 컴맨드 및 어드레스 신호용 상기 매개 패드가 배치된 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 반도체 칩은, 반도체 기판, 상기 반도체 기판의 하면 상에 배치된 배선층, 및 상기 배선층 하면에 배치된 연결 부재를 포함하고,
    상기 관통 전극은 상기 반도체 기판을 관통하고, 상기 반도체 기판의 중앙 부분에 제1 방향 또는 상기 제1 방향에 수직인 제2 방향을 따라 배치되며,
    상기 제1 반도체 칩의 비활성 면의 중앙 부분에 상부 패드가 상기 관통 전극에 연결되도록 배치되며,
    상기 제1 반도체 칩의 비활성 면 상에 상기 매개 패드와 상기 상부 패드를 연결하는 재배선 라인이 배치된 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 외부 접속 단자가 배치된 영역은, 전달하는 신호의 종류별로 상기 제2 방향을 따라 2개의 영역으로 구분된 것을 특징으로 하는 반도체 패키지.
  15. 제13 항에 있어서,
    상기 상부 패드가 배치된 영역은, 상기 제1 방향 또는 제2 방향을 따라 상기 제1 영역에 대응하는 제3 영역과 상기 제2 영역에 대응하는 제4 영역으로 구분되며,
    상기 패키지 기판의 하면 상에 외부 접속 단자가 배치된 영역은 상기 제2 방향을 따라 상기 제1 영역에 대응하는 제5 영역과 상기 제2 영역에 대응하는 제6 영역으로 구분되는 것을 특징으로 하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 매개 패드 및 상부 패드가 상기 제1 방향을 따라 영역이 구분된 경우,
    상기 제5 영역의 상기 외부 접속 단자로 연결된 상기 패키지 기판의 제1 배선과 상기 제6 영역의 상기 외부 접속 단자로 연결된 패키지 기판의 제2 배선은 상기 제1 방향의 서로 반대 방향으로 연장하는 것을 특징으로 하는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 매개 패드 및 상부 패드가 상기 제2 방향을 따라 영역이 구분된 경우,
    상기 제5 영역의 상기 외부 접속 단자로 연결된 상기 패키지 기판의 제1 배선과 상기 제6 영역의 상기 외부 접속 단자로 연결된 패키지 기판의 제2 배선은 중앙 부분에서 상기 제2 방향의 양쪽으로 연장하는 것을 특징으로 하는 반도체 패키지.
  18. 패키지 기판;
    활성 면이 상기 패키지 기판을 향하도록 상기 패키지 기판 상에 배치되고, 중앙 부분에 제1 방향 또는 상기 제1 방향에 수직인 제2 방향을 따라 배치된 관통 전극과 비활성 면 상의 에지 부분에 상기 제1 방향 또는 제2 방향을 따라 배치된 매개 패드를 구비한 제1 반도체 칩;
    에지 부분에 칩 패드가 배치된 활성 면이 상기 제1 반도체 칩의 비활성 면과 동일한 방향으로 향하고, 상기 매개 패드가 노출되도록 상기 제1 반도체 칩 상에 배치된 적어도 하나의 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩을 밀봉하는 밀봉재;를 포함하고,
    상기 매개 패드가 배치된 영역은, 상기 제1 방향 또는 제2 방향을 따라 제1 영역과 제2 영역으로 구분되고,
    상기 제1 영역에는 데이터 신호용 상기 매개 패드가 배치되고, 상기 제2 영역에는 컴맨드 및 어드레스 신호용 상기 매개 패드가 배치된 것을 특징으로 하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 패키지 기판의 하면 상에 외부 접속 단자가 배치되고,
    상기 외부 접속 단자가 배치된 영역은, 전달하는 신호의 종류별로 상기 제1 방향에 수직인 제2 방향을 따라 2개의 영역으로 구분된 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 적어도 하나의 제2 반도체 칩은 복수 개이고,
    복수 개의 상기 제2 반도체 칩은 수직 방향으로 정렬되거나 또는 계단형 구조로 상기 제1 반도체 칩 상에 적층되며,
    상기 매개 패드는 상기 제1 방향 또는 제2 방향을 따라 상기 제2 반도체 칩의 개수만큼의 열로 배치된 것을 특징으로 하는 반도체 패키지.
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