KR20170099046A - 반도체 패키지 - Google Patents

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KR20170099046A
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semiconductor
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 실장 기판; 실장 기판 상에, 제1 주변 영역, 제2 주변 영역 및 제1 주변 영역과 제2 주변 영역 사이에 배치되고 내부에 관통 전극이 형성된 중앙 영역을 포함하는 제1 반도체 칩, 제1 주변 영역 상에 배치되고, 상면에 제2 패드를 포함하는 제2 반도체 칩, 제2 주변 영역 상에 배치되고, 상면에 제3 패드를 포함하는 제3 반도체 칩; 및 제2 패드와 제3 패드에서 연장되어, 관통 전극과 전기적으로 연결되는 도전성 배선부를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 더욱 상세하게는, 본 발명은 복수 개의 반도체 칩들이 적층된 반도체 패키지에 관한 것이다.
반도체 산업의 화두 중 하나는 소형화, 다기능화 및 고용량화되고, 높은 신뢰성을 갖는 반도체 제품을 저렴하게 제조하는 것이다. 이와 같은 복합적인 목표를 달성 가능하게 하는 중요한 기술중의 하나가 반도체 패키지 기술이다. 패키지 기술 중에서 앞서 설명한 같은 복합적인 목표를 달성하는 위한 방법으로, 칩들을 복수개 적층하는 칩 적층 반도체 패키지가 제안되고 있다.
또한, 최근 반도체 소자가 고도로 집적화되고 대용량화됨에 따라, 각 개별 칩들을 적층시키는 3차원 패키지 기술이 개발되고 있다. 이 중, 실리콘 관통 비아 콘택(Through Silicon Via Contact) 기술은 기존의 와이어 본딩 기술을 대체하는 기술로써 기판을 관통하는 비아홀을 형성하고, 상기 비아홀 내에 전극을 형성하는 패키지 기술이다.
본 발명이 해결하려는 과제는, 고집적화가 가능한 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제는, 반도체 칩 적층의 자유도가 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제는, 제조 공정이 용이한 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 실장 기판; 상기 실장 기판 상에, 제1 주변 영역, 제2 주변 영역 및 상기 제1 주변 영역과 상기 제2 주변 영역 사이에 배치되고 내부에 관통 전극이 형성된 중앙 영역을 포함하는 제1 반도체 칩; 상기 제1 주변 영역 상에 배치되고, 상면에 제2 패드를 포함하는 제2 반도체 칩; 상기 제2 주변 영역 상에 배치되고, 상면에 제3 패드를 포함하는 제3 반도체 칩; 및 상기 제2 패드와 상기 제3 패드에서 연장되어, 상기 관통 전극과 전기적으로 연결되는 도전성 배선부를 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 반도체 칩은 길이 방향을 따라 제1 길이를 가지고, 상기 제2 반도체 칩은 상기 길이 방향을 따라 제2 길이를 가지고, 상기 제3 반도체 칩은 상기 길이 방향을 따라 제3 길이를 가지되, 상기 제2 길이 및 상기 제3 길이 각각은 상기 제1 길이보다 짧을 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 길이와 상기 제3 길이의 합은, 상기 제1 길이와 동일할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩과 상기 제3 반도체 칩 각각의 상면은 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도전성 배선부는 상기 제2 패드에서부터 상기 제2 반도체 칩의 상면 및 측벽을 따라 연장될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩은 상기 제2 패드의 하면에서 연장되는 재배선층을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩의 일부는 상기 제1 반도체 칩과 비-중첩될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩과 상기 제3 반도체 칩은 내부에 관통 비아 전극(through silicon via)을 미포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 실장기판; 상기 실장 기판 상에 배치되고, 내부에 관통 전극과 상기 관통 전극 상에 배치된 제1 패드를 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되어, 상기 제1 패드가 노출되도록 서로 이격되어 배치된 제2 반도체 칩과 제3 반도체 칩; 및 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩을 전기적으로 연결하는 도전성 배선부를 포함하고, 상기 제2 반도체 칩과 상기 제3 반도체 칩은 내부에 관통 비아 전극(through silicon via)을 미포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 반도체 칩은 길이 방향을 따라 제1 길이를 가지고, 상기 제2 반도체 칩은 상기 길이 방향을 따라 제2 길이를 가지고, 상기 제3 반도체 칩은 상기 길이 방향을 따라 제3 길이를 가지되, 상기 제2 길이 및 상기 제3 길이 각각은 상기 제1 길이보다 짧을 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 길이와 상기 제3 길이의 합은 상기 제1 길이와 동일할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩과 상기 제3 반도체 칩 각각의 상면은 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 도전성 배선부는 상기 제2 패드에서부터 상기 제2 반도체 칩의 상면 및 측벽을 따라 연장될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩은 상기 제2 패드의 하면에서 연장되는 재배선층을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩의 일부는 상기 제1 반도체 칩과 비-중첩될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9은 본 발명의 몇몇 실시예에 따른 반도체 패키지가 적용되는 메모리 카드를 보여주는 개략도이다.
도 10는 본 발명의 몇몇 실시예에 따른 반도체 패키지가 적용되는 전자 시스템을 보여주는 블록도이다.
도 11은 도 10의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이어서, 도 1을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지는 실장 기판(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40) 및 패키지 몰딩부(60)을 포함한다.
실장 기판(10) 상에 제1 반도체 칩(20)이 배치될 수 있다. 제1 반도체 칩(20) 상에 제2 반도체칩(30)과 제3 반도체 칩(40)이 배치될 수 있다. 패키지 몰딩부(60)는 실장 기판(10) 상에 배치되어, 제1 반도체 칩(20), 제2 반도체 칩(30) 및 제3 반도체 칩(40)을 덮을 수 있다.
실장 기판(10)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 실장 기판(10)은 서로 대응하는 실장 기판(10)의 상면 및 실장 기판(10)의 하면을 포함할 수 있다. 즉, 실장 기판(10)의 상면 상에는 제1 반도체 칩(20)이 배치될 수 있고, 실장 기판(10)의 하면에는 본 실시예에 따른 반도체 패키지를 외부 장치에 전기적으로 연결하는 외부 단자(11)가 형성되어 있을 수 있다. 외부 단자(11)를 볼 형태의 솔더 볼로 도시하였지만, 이에 제한되는 것은 아니다. 한편, 외부 단자(11)는 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이로 형성될 수 있다.
실장 기판(10)의 상면에는 본딩 패드(12)가 배치될 수 있다. 본딩 패드(12)는 외부 장치와 연결되는 외부 단자와 전기적으로 연결될 수 있고, 제1 반도체 칩(20)에 전기적 신호를 공급할 수 있다. 나아가, 본딩 패드(12)는 제2 반도체 칩(30)과 제3 반도체 칩(40)에 전기적 신호를 공급할 수 있다.
또한, 본딩 패드(12) 중 적어도 하나는 예를 들어, 그라운드 패드일 수 있고, 실장 기판(10) 내의 접지라인과 전기적으로 연결될 수도 있다. 본딩 패드(12)는 실장 기판(10)의 예를 들어, 중앙부에 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(20), 제2 반도체 칩(30) 및 제3 반도체 칩(40)은 실장 기판(10) 상에 배치된다. 제1 반도체 칩(20)은 실장 기판(10) 상에 바로 배치되고, 제2 반도체 칩(30)과 제3 반도체 칩(40)은 제1 반도체 칩(20) 상에 배치될 수 있다.
제1 반도체 칩(20), 제2 반도체 칩(30) 및 제3 반도체 칩(40)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 제1 반도체 칩(20), 제2 반도체 칩(30) 및/또는 제3 반도체 칩(40)이 로직 칩일 경우, 제1 반도체 칩(20), 제2 반도체 칩(30) 및/또는 제3 반도체 칩(40)은 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 여기서, 로직 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
제1 반도체 칩(20), 제2 반도체 칩(30) 및/또는 제3 반도체 칩(40)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다. 본 발명에 있어서, 제1 반도체 칩(20)은 제2 및 제3 반도체 칩들(30, 40)과 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(20)은 로직 칩, 예를 들어 모바일(mobile) CPU로 구성될 수 있으며, 제2 및 제3 반도체 칩들(30, 40)은 메모리 칩, 예를 들어 DRAM, 와이드(wide) I/O DRAM, 플래시(flash) 메모리, 또는 PRAM으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(20)은 제1 반도체 칩(20)을 관통하는 관통 전극(21)을 포함하다. 또한, 제1 반도체 칩(20)은 제1 반도체 칩(20)의 상면과 하면에 각각 형성된 제1 패드(20a)와 및 제1 단자(23)를 포함한다. 제1 패드(20a)와 및 제1 단자(23)는 제1 반도체 칩(20)을 관통하는 관통 전극(21)에 의해서 연결될 수 있다. 도 1에서, 제1 반도체 칩(20) 내에 관통 전극(21)이 2개 형성된 것으로 도시하였지만, 설명의 편이를 위한 것으로, 이에 제한되는 것은 아니다.
관통 전극(21)은 제1 반도체 칩(20)을 관통한다. 관통 전극(21)은 절연층, 시드층, 및 도전층이 순차적으로 형성된 구조일 수 있다. 상기 절연층은 상기 도전층을 전기적으로 절연할 수 있다. 상기 절연층은 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 구체적으로, 상기 절연층은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 상기 도전층은 도전 물질을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 이렇게 관통 전극(21)을 구성하는 금속의 예로는, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
관통 전극(21)을 구성하는 상기 절연층, 상기 시드층, 및 상기 도전층은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(metal organic CVD, MOCVD), 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 반도체 칩(20)은 본딩 패드(12) 상에 형성되는 제1 단자(23)에 의해 실장 기판(10)과 전기적으로 연결될 수 있다. 즉, 제1 단자(23)는 제1 반도체 칩(20)의 관통 전극(21)과 실장 기판(10)의 본딩 패드(12)를 전기적으로 연결한다. 제1 단자(23)를 볼 형태의 솔더 볼로 도시하였지만, 이에 제한되는 것은 아니다. 제1 단자(23)는 필라(pillar)와 솔더 볼이 결합된 솔더 범프 타입일 수 있음은 물론이다.
제1 반도체 칩(20)은 예를 들어, 플립칩(flip chip)의 형태를 할 수 있고, 제1 단자(23)는 반도체 소자 회로가 형성된 면에 형성될 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 반도체 칩(20)은 수동 소자(예를 들어, 캐패시터(capacitor), 인덕터(inductor), 저항 등)를 포함할 수 있다. 또한, 제1 반도체 칩(20)은 정전기(electro-static discharge, ESD) 방지 회로 등을 포함할 수 있다.
본 발명에 있어서, 제1 반도체 칩(20)이, 정전기(electro-static discharge, ESD) 방지 회로를 포함하는 경우, 제2 반도체 칩(30)과 제3 반도체 칩(40)에 있어서 정전기(electro-static discharge, ESD) 방지 회로는 불필요하다. 따라서, 제2 반도체 칩(30)과 제3 반도체 칩(40)은 정전기(electro-static discharge, ESD) 방지 회로를 포함하지 않을 수 있으므로, 반도체 패키지의 소형화, 저전력화가 가능하다.
본 발명의 몇몇 실시예에서, 관통 전극(21)을 포함하는 제1 반도체 칩(20)이 단일 칩인 것으로 도시하였지만, 이는 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 반도체 칩(20)은 제1 주변 영역(EA1), 중앙 영역(CA) 및 제2 주변 영역(EA2)를 포함할 수 있다. 중앙 영역(CA)은 제1 주변 영역(EA1)과 제2 주변 영역(EA2) 사이에 배치될 수 있다. 제1 주변 영역(EA1), 중앙 영역(CA) 및 제2 주변 영역(EA2)은 연속되는 영역일 수 있고, 서로 분리되어 이격된 영역일 수 있다. 또한, 제1 반도체 칩(20)은 제1 길이(W1)를 가질 수 있다.
본 발명에 있어서, 제1 반도체 칩(20)은 관통 전극(21)을 중앙 영역(CA)에 포함할 수 있다. 제1 반도체 칩(20)의 제1 주변 영역(EA1) 상에 제2 반도체 칩(30)이 배치될 수 있다. 제1 반도체 칩(20)의 제2 주변 영역(EA2) 상에 제3 반도체 칩(40)이 배치될 수 있다. 제2 반도체 칩(30)과 제3 반도체 칩(40)은 제1 반도체 칩(20) 상에서 서로 이격되어 배치되므로, 제1 반도체 칩(20)의 중앙 영역(CA)의 상면이 노출될 수 있다. 또한, 제1 반도체 칩(20)의 제1 패드(20a)가 제2 반도체 칩(30)과 제3 반도체 칩(40) 사이에서 노출될 수 있다.
도 1을 다시 참조하면, 제2 반도체 칩(30)의 일부는 제1 반도체 칩(20) 상에서 외부로 돌출될 수 있다. 즉, 제2 반도체 칩(30)의 일부는 제1 반도체 칩(20)과 중첩되지 않을 수 있다. 또한, 제3 반도체 칩(40)의 일부는 제1 반도체 칩(20) 상에서 외부로 돌출될 수 있다. 즉, 제3 반도체 칩(40)의 일부는 제1 반도체 칩(20)과 중첩되지 않알 수 있다.
또한, 제2 반도체 칩(30)과 제3 반도체 칩(40)은 제1 반도체 칩(20)과 달리 관통 비아 전극(through silicon via)를 포함하지 않는다. 즉, 본 발명에 있어서, 제1 반도체 칩(20)은 관통 전극(21)을 포함하지만, 제1 반도체 칩(20) 상에 적층되는 반도체 칩들은 관통 전극(21)과 대응되는 구성을 포함하지 않는다. 따라서, 제1 반도체 칩(20) 상에 적층되는 반도체 칩들의 적층의 자유도가 향상될 수 있다.
한편, 도 1에서는, 점선을 통하여 제1 주변 영역(EA1), 중앙 영역(CA) 및 제2 주변 영역(EA2)을 명확하게 구획하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 반도체 칩(20)의 제1 주변 영역(EA1)은, 제1 반도체 칩(20)이 포함하는 영역 중에서, 제1 반도체 칩(20)과 제2 반도체 칩(30)이 서로 중첩되는 영역을 지칭하는 것일 수 있다. 또한, 제1 반도체 칩(20)의 제2 주변 영역(EA2)은, 제1 반도체 칩(20)이 포함하는 영역 중에서, 제1 반도체 칩(20)과 제3 반도체 칩(40)이 서로 중첩되는 영역을 지칭하는 것일 수 있다. 또한, 제1 반도체 칩(20)의 중앙 영역(CA)은, 제1 반도체 칩(20)이 포함하는 영역 중에서, 관통 전극(21)을 포함하는 영역을 지칭하는 것일 수 있다.
제2 반도체 칩(30)은 제1 반도체 칩(20)의 제1 주변 영역(EA1) 상에 배치될 수 있다. 제2 반도체 칩(30)은 제1 반도체 칩(20)과 전기적으로 연결될 수 있다. 즉, 제2 반도체 칩(30) 상에 형성된 제2 패드(30a)는, 도전성 배선부(50)를 통해 제1 반도체 칩(20)의 제1 패드(20a)와 연결되어, 제2 반도체 칩(30)은 제1 반도체 칩(20)과 전기적으로 연결될 수 있다. 본 실시예에서, 도전성 배선부(50)는 와이어일 수 있으나, 이에 제한되는 것은 아니다. 또한, 제2 반도체 칩(30)은 제2 길이(W2)를 가질 수 있다.
제3 반도체 칩(40)은 제1 반도체 칩(20)의 제2 주변 영역(EA2) 상에 배치될 수 있다. 제3 반도체 칩(40)은 제1 반도체 칩(20)과 전기적으로 연결될 수 있다. 즉, 제3 반도체 칩(40) 상에 형성된 제3 패드(40a)는, 와이어(50)를 통해 제1 반도체 칩(20)의 제1 패드(20a)와 연결되어, 제3 반도체 칩(40)은 제1 반도체 칩(20)과 전기적으로 연결될 수 있다. 또한, 제3 반도체 칩(40)은 제3 길이(W3)를 가질 수 있다.
상술한 바와 같이, 제1 반도체 칩(10)은 제1 길이(W1)를 가질 수 있고, 제2 반도체 칩(30)은 제2 길이(W2)를 가질 수 있고, 제3 반도체 칩(40)은 제3 길이(W3)를 가질 수 있다. 제1 길이(W1)는 제2 길이(W2)보다 클 수 있다. 제1 길이(W1)는 제3 길이(W3)보다 클 수 있다. 제2 길이(W2)와 제3 길이(W3)는 동일한 길이일 수 있으나, 이에 제한되는 것은 아니다. 제2 길이(W2)와 제3 길이(W3)의 합은 제1 길이(W1)일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 제2 반도체 칩(30)과 제3 반도체 칩(40)은 복수 개의 반도체 칩 영역을 포함하는 하나의 기판을 분리하여 형성된 것일 수 있다. 즉, 제1 반도체 칩(20)이 적어도 두 개의 서로 분리된 반도체 칩 영역을 포함한다면, 상기 반도체 칩 영역을 물리적으로 분리시키는 경우, 제2 길이(W2)를 가지는 제2 반도체 칩(30)과 제3 길이(W3)를 가지는 제3 반도체 칩(40)이 제조될 수 있다. 즉, 이런 경우에, 제2 길이(W2)와 제3 길이(W3)의 합은 제1 길이(W1)와 동일할 수 있다. 또한, 제2 길이(W2)와 제3 길이(W3)가 동일한 경우, 본 실시예에 따른 반도체 패키지는 중앙 영역(CA)을 기준으로, 제1 주변 영역(EA1)과 제2 주변 영역(EA2)이 서로 대칭적일 수 있다.
또한, 제2 반도체 칩(30)과 제3 반도체 칩(40)은 서로 동일한 높이를 가질 수 있으며, 제2 반도체 칩(30)의 상면과 제3 반도체 칩(40)의 상면은 동일 평면 상에 배치될 수 있다.
또한, 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40)은 모두 DRAM 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(20)이 독립된 두 개의 반도체 칩 영역을 포함하는 경우, 반도체 패키지는 4개의 DRAM 반도체 칩을 포함하는 반도체 패키지과 실질적으로 동일할 수 있다.
패키지 몰딩부(60)을 이용하여, 실장 기판(10) 상에 배치된 제1 반도체 칩(20), 제2 반도체 칩(30) 및 제3 반도체 칩(40)을 둘러쌀 수 있다. 패키지 몰딩부(60)을 통해, 제1 반도체 칩(20)과 실장 기판(10) 사이의 공간을 채울 수 있다. 패키지 몰딩부(60)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 또는 폴리이미드 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
절연성 접착층(22)이 제1 반도체 칩(20)과 제2 반도체 칩(30) 사이, 제1 반도체 칩(20)과 제3 반도체 칩(40) 사이에 배치될 수 있다. 절연성 접착층(22)을 통해, 제2 반도체 칩(30)을 제1 반도체 칩(20) 상에 고정 시키고, 제3 반도체 칩(40)e을 제1 반도체 칩(20) 상에 고정시킬 수 있다. 절연성 접착층(22)은 전기 절연성을 가지는 물질을 포함할 수 있다. 절연성 접착층(22)이 제2 반도체 칩(30)과 제3 반도체 칩(40)의 하면 전체에 배치된 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 절연성 접착층(22)은 제2 반도체 칩(30)의 하면 중에, 제2 반도체 칩(30)과 제1 반도체 칩(20)이 중첩되는 영역에만 배치될 수 있다. 또한, 절연성 접착층(22)은 제3 반도체 칩(40)의 하면 중에, 제3 반도체 칩(40)과 제1 반도체 칩(20)이 중첩되는 영역에만 배치될 수 있다.
절연성 접착층(22)은 예를 들어, DAF(Die Attach Film)일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 2를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해 설명한다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 패키지는 도 1을 통해 설명한 반도체 패키지와 비교하여, 도전성 배선부의 종류가 다른 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시예에 따른 반도체 패키지와 도 1을 통해 설명한 반도체 패키지에서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 동일한 구성 요소에 대한 반복되는 설명은 생략할 수 있다.
도 2를 참조하면, 본 실시예에 따른 반도체 패키지는 실장 기판(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40) 및 패키지 몰딩부(60)을 포함한다.
본 실시예에 있어서, 도전성 배선부(51)를 통해, 제2 반도체 칩(30)과 제3 반도체 칩(40)이 제1 반도체 칩(20)과 전기적으로 연결될 수 있다.
구체적으로, 도전성 배선부(51)는 제2 반도체 칩(30)의 제2 패드(30a)의 상면에서부터, 제2 반도체 칩(30)의 상면 및 측벽을 따라 연장되고, 이어서 제1 반도체 칩(20)의 상면을 따라 연장되어 제1 패드(20a)와 접촉할 수 있다. 이를 통해, 제2 반도체 칩(30)이 제1 반도체 칩(20)과 전기적으로 연결될 수 있다.
또한, 도전성 배선부(51)은 제3 반도체 칩(40)의 제3 패드(40a)의 상면에서부터, 제3 반도체 칩(40)의 상면 및 측벽을 따라 연장되고, 이어서 제1 반도체 칩(20)의 상면을 따라 연장되어 제1 패드(20a)와 접촉할 수 있다. 이를 통해, 제3 반도체 칩(40)이 제1 반도체 칩(20)과 전기적으로 연결될 수 있다.
본 실시예에 따른 도전성 배선부(51)는 구리 등을 포함하는 도전성 물질을 통해 형성될 수 있다.
본 실시예에 따른 도전성 배선부(51)는 반도체 칩들의 상면 및 측벽을 따라 연장되므로, 도전성 배선부(51)가 와이어인 경우와 비교하여, 반도체 패키지를 보다 소형화할 수 있다.
이어서, 도 3을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해 설명한다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 패키지는 도 1을 통해 설명한 반도체 패키지와 비교하여, 재배선층을 더 포함하는 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시예에 따른 반도체 패키지와 도 1을 통해 설명한 반도체 패키지에서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 동일한 구성 요소에 대한 반복되는 설명은 생략할 수 있다.
도 3을 참조하면, 본 실시예에 따른 반도체 패키지는 실장 기판(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40) 및 패키지 몰딩부(60)을 포함한다.
제2 반도체 칩(30)은 제2 센터 패드(30c), 제2 재배선층(30b), 제2 패드(30a) 및 제2 절연막(30d)를 포함한다. 구체적으로, 제2 재배선층(30b)은 제2 센터 패드(30c)와 제2 패드(30a)를 전기적으로 연결할 수 있다. 제2 절연막(30d)은 제2 패드(30a)의 상면을 제외하고 제2 반도체 칩(30)의 상면을 전체적으로 덮을 수 있다.
제3 반도체 칩(40)은 제3 센터 패드(40c), 제3 재배선층(40b), 제3 패드(40a) 및 제3 절연막(40d)를 포함한다. 구체적으로, 제3 재배선층(40b)은 제3 센터 패드(40c)와 제3 패드(40a)를 전기적으로 연결할 수 있다. 제3 절연막(40d)은 제3 패드(40a)의 상면을 제외하고 제3 반도체 칩(40)의 상면을 전체적으로 덮을 수 있다.
본 실시예에 있어서, 제2 반도체 칩(30)과 제3 반도체 칩(40)은 각각 제2 재배선층(30b)과 제3 재배선층(40b)을 포함하므로, 제2 패드(30a)와 제3 패드(40a)의 위치를 자유롭게 설계할 수 있다.
이어서, 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해 설명한다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 패키지는 도 1을 통해 설명한 반도체 패키지와 비교하여, 적층된 반도체 칩의 층수가 다른 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시예에 따른 반도체 패키지와 도 1을 통해 설명한 반도체 패키지에서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 동일한 구성 요소에 대한 반복되는 설명은 생략할 수 있다.
도 4를 참조하면, 본 실시예에 따른 반도체 패키지는 실장 기판(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40) 및 패키지 몰딩부(60)을 포함한다.
나아가, 제2 반도체 칩(30) 상에, 제4 반도체 칩(33)과 제6 반도체 칩(35)이 더 배치될 수 있다. 또한, 제3 반도체 칩(40) 상에, 제5 반도체 칩(43)과 제7 반도체 칩(45)가 더 배치될 수 있다.
제4 반도체 칩(33), 제5 반도체 칩(43), 제6 반도체 칩(35) 및 제7 반도체 칩(45)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 제4 반도체 칩(33), 제5 반도체 칩(43), 제6 반도체 칩(35) 및/또는 제7 반도체 칩(45)이 로직 칩일 경우, 제4 반도체 칩(33), 제5 반도체 칩(43), 제6 반도체 칩(35) 및/또는 제7 반도체 칩(45)은 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 여기서, 로직 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
제4 반도체 칩(33), 제5 반도체 칩(43), 제6 반도체 칩(35) 및/또는 제7 반도체 칩(45)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
제4 반도체 칩(33), 제5 반도체 칩(43), 제6 반도체 칩(35) 및/또는 제7 반도체 칩(45)은 제1 반도체 칩(20)과 달리 관통 전극을 포함하지 않을 수 있다.
제4 반도체 칩(33)과 제6 반도체 칩(35) 각각은 제4 패드(33a)과 제6 패드(35a)를 포함할 수 있다. 제4 반도체 칩(33)과 제6 반도체 칩(35)은 제4 패드(33a)와 제6 패드(35a)가 외부에 노출될 수 있도록, 제2 반도체 칩(30) 상에 계단 구조로 배치될 수 있다. 외부에 노출된 제4 패드(33a)와 제6 패드(35a) 각각은 도전성 배선부(50)와 연결될 수 있다. 이를 통해, 제4 반도체 칩(33)과 제6 반도체 칩(35)은 제1 반도체 칩(20)과 전기적으로 연결될 수 있다.
제5 반도체 칩(43)과 제7 반도체 칩(45) 각각은 제5 패드(43a)과 제7 패드(45a)를 포함할 수 있다. 제5 반도체 칩(43)과 제7 반도체 칩(45)은 제5 패드(43a)과 제7 패드(45a)가 외부에 노출될 수 있도록, 제3 반도체 칩(40) 상에 계단 구조로 배치될 수 있다. 외부에 노출된 제5 패드(43a)과 제7 패드(45a) 각각은 도전성 배선부(50)와 연결될 수 있다. 이를 통해, 제5 반도체 칩(43)과 제7 반도체 칩(45)은 제1 반도체 칩(20)과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 제2 반도체 칩(30)과 제3 반도체 칩(40) 상에 동일한 개수의 반도체 칩이 더 배치된 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 제2 반도체 칩(30)과 제3 반도체 칩(40) 상에 배치된 반도체 칩의 개수는 서로 다를 수 있다.
또한, 제2 반도체 칩(30)과 제3 반도체 칩(40) 위에 각각 두 개의 반도체 칩이 더 배치된 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 반도체 패키지의 목적 및 필요에 따라 이와 다른 개수의 반도체 칩이 더 배치될 수 있음은 본 발명이 속하는 기술 분야의 통상의 기술자에게 자명할 것이다.
이어서, 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해 설명한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 패키지는 도 4을 통해 설명한 반도체 패키지와 비교하여, 도전성 배선부의 종류가 다른 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시예에 따른 반도체 패키지와 도 4을 통해 설명한 반도체 패키지에서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 동일한 구성 요소에 대한 반복되는 설명은 생략할 수 있다.
도 5를 참조하면, 본 실시예에 따른 반도체 패키지는 실장 기판(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40) 및 패키지 몰딩부(60)을 포함한다. 또한, 제2 반도체 칩(30) 상에, 제4 반도체 칩(33)과 제6 반도체 칩(35)이 더 배치될 수 있다. 또한, 제3 반도체 칩(40) 상에, 제5 반도체 칩(43)과 제7 반도체 칩(45)이 더 배치될 수 있다.
본 실시예에 있어서, 도전성 배선부(51)를 통해 제2 반도체 칩(30), 제4 반도체 칩(33) 및 제6 반도체 칩(35)가 제1 반도체 칩(20)과 전기적으로 연결될 수 있다. 구체적으로, 도전성 배선부(51)는 제6 반도체 칩(35)의 제6 패드(35a)에서 제6 반도체 칩(35)의 상면 및 측벽을 따라 연장되어, 제4 반도체 칩(33)의 제4 패드(33a)와 전기적으로 연결될 수 있다. 이어서, 도전성 배선부(51)는 제4 반도체 칩(33)의 제4 패드(33a)에서, 제4 반도체 칩(33)의 상면 및 측벽을 따라 연장되어, 제2 반도체 칩(30)의 제2 패드(30a)와 전기적으로 연결될 수 있다. 이어서, 도전성 배선부(51)는 제2 반도체 칩(30)의 제2 패드(30a)에서, 제2 반도체 칩(30)의 상면 및 측벽을 따라 연장되어, 제1 반도체 칩(20)의 제1 패드(20a)와 전기적으로 연결될 수 있다.
또한, 도전성 배선부(51)를 통해 제3 반도체 칩(40), 제5 반도체 칩(43) 및 제7 반도체 칩(45)가 제1 반도체 칩(20)과 전기적으로 연결될 수 있다. 구체적으로, 도전성 배선부(51)는 제7 반도체 칩(45)의 제7 패드(45a)에서 제7 반도체 칩(45)의 상면 및 측벽을 따라 연장되어, 제5 반도체 칩(43)의 제5 패드(43a)와 전기적으로 연결될 수 있다. 이어서, 도전성 배선부(51)는 제5 반도체 칩(43)의 제5 패드(43a)에서, 제5 반도체 칩(43)의 상면 및 측벽을 따라 연장되어, 제3 반도체 칩(40)의 제3 패드(40a)와 전기적으로 연결될 수 있다. 이어서, 도전성 배선부(51)는 제3 반도체 칩(40)의 제3 패드(40a)에서, 제3 반도체 칩(40)의 상면 및 측벽을 따라 연장되어, 제1 반도체 칩(20)의 제1 패드(20a)와 전기적으로 연결될 수 있다.
본 실시예에 따른 반도체 패키지는, 반도체 칩의 상면 및 측벽을 따라 연장하는 도전성 배선부를 포함하므로, 반도체 패키지의 소형화가 가능하다.
이어서, 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해 설명한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 패키지는 도 4을 통해 설명한 반도체 패키지와 비교하여, 적층된 반도체 칩들이 단차를 미형성하는 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시예에 따른 반도체 패키지와 도 4을 통해 설명한 반도체 패키지에서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 동일한 구성 요소에 대한 반복되는 설명은 생략할 수 있다.
도 6을 참조하면, 본 실시예에 따른 반도체 패키지는 실장 기판(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40) 및 패키지 몰딩부(60)을 포함한다. 또한, 제2 반도체 칩(30) 상에, 제4 반도체 칩(33)과 제6 반도체 칩(35)이 더 배치될 수 있다. 또한, 제3 반도체 칩(40) 상에, 제5 반도체 칩(43)과 제7 반도체 칩(45)가 더 배치될 수 있다.
본 실시예에 있어서, 제2 반도체 칩(30) 상에 배치된 제4 반도체 칩(33)과 제6 반도체 칩(35)는, 제2 반도체 칩(30) 상에 단차를 형성하지 않고 정렬되어 배치될 수 있다. 또한, 제3 반도체 칩(40) 상에 배치된 제5 반도체 칩(43)과 제7 반도체 칩(45)는, 제3 반도체 칩(40) 상에 단차를 형성하지 않고 정렬되어 배치될 수 있다.
본 실시예에 있어서, 절연성 접착층(24)을 통해 패드와 도전성 배선부(50)가 연결되어야 하므로, 본 실시예에 따른 반도체 패키지가 포함하는 절연성 접착층(24)은 도 1 내지 도 5를 통해 설명한 반도체 패키지가 포함하는 절연성 접착층(22)와 비교하여 상대적으로 두께가 두꺼울 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
절연성 접착층(24)은 예를 들어, DAF(Die Attach Film)일 수 있으나, 이에 제한되는 것은 아니다.
본 실시예에 따른 반도체 패키지는, 적층된 반도체 칩들이 단차를 형성하지 않고 배치될 수 있다. 따라서, 본 실시예에 따른 반도체 패키지는 다른 실시예에 따른 반도체 패키지와 비교하여, 반도체 칩들의 길이 방향에 따른 길이를 감소시킬 수 있으므로, 반도체 패키지의 소형화가 가능하다.
이어서, 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해 설명한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 패키지는 도 6을 통해 설명한 반도체 패키지와 비교하여, 적층된 반도체 칩들이 도전성 배선부와 패드를 더 포함하는 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시예에 따른 반도체 패키지와 도 6을 통해 설명한 반도체 패키지에서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 동일한 구성 요소에 대한 반복되는 설명은 생략할 수 있다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지는 실장 기판(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40) 및 패키지 몰딩부(60)을 포함한다. 제2 반도체 칩(30) 상에, 제4 반도체 칩(33)과 제6 반도체 칩(35)이 배치될 수 있다. 제3 반도체 칩(40) 상에, 제5 반도체 칩(43)과 제7 반도체 칩(45)가 배치될 수 있다.
또한, 제1 반도체 칩(20)은 제1 에지 패드(20b)를 포함할 수 있다. 제2 반도체 칩(30)은 제2 에지 패드(30b)를 포함할 수 있다. 제3 반도체 칩(40)은 제3 에지 패드(40b)를 포함할 수 있다. 제4 반도체 칩(33)은 제4 에지 패드(33b)를 포함할 수 있다. 제5 반도체 칩(43)은 제5 에지 패드(43b)를 포함할 수 있다. 제6 반도체 칩(35)은 제6 에지 패드(35b)를 포함할 수 있다. 제7 반도체 칩(45)은 제7 에지 패드(45b)를 포함할 수 있다.
또한, 제1 에지 패드(20b), 제2 에지 패드(30b), 제3 에지 패드(40b), 제4 에지 패드(33b), 제5 에지 패드(43b), 제6 에지 패드(35b) 및 제7 에지 패드(45b)는 추가 도전성 배선부(53)를 통해, 실장 기판(10) 상에 배치된 에지 본딩 패드(14)와 전기적으로 연결될 수 있다.
본 실시예에 있어서, 반도체 패키지는 제1 에지 패드(20b), 제2 에지 패드(30b), 제3 에지 패드(40b), 제4 에지 패드(33b), 제5 에지 패드(43b), 제6 에지 패드(35b) 및 제7 에지 패드(45b)를 통하여, 파워(power)를 추가적으로 공급받을 수 있다. 따라서, 본 실시예에 따른 반도체 패키지는 파워 공급 안정성을 향상시킬 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 에지 패드(20b), 제2 에지 패드(30b), 제3 에지 패드(40b), 제4 에지 패드(33b), 제5 에지 패드(43b), 제6 에지 패드(35b) 및 제7 에지 패드(45b)를 통하여 추가적인 데이터 신호를 입출력할 수 있다.
이어서, 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 패키지에 대해 설명한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 패키지는 도 7을 통해 설명한 반도체 패키지와 비교하여, 제1 반도체 칩 아래에 단자들을 더 포함하는 것을 제외하고 실질적으로 동일하다. 따라서, 본 실시예에 따른 반도체 패키지와 도 7을 통해 설명한 반도체 패키지에서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 동일한 구성 요소에 대한 반복되는 설명은 생략할 수 있다.
도 8을 참조하면, 본 실시예에 따른 반도체 패키지는 실장 기판(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제3 반도체 칩(40) 및 패키지 몰딩부(60)을 포함한다. 제2 반도체 칩(30) 상에, 제4 반도체 칩(33)과 제6 반도체 칩(35)이 배치될 수 있다. 제3 반도체 칩(40) 상에, 제5 반도체 칩(43)과 제7 반도체 칩(45)가 배치될 수 있다.
본 실시예에 있어서, 제1 반도체 칩(20)은 추가 단자(25)를 더 포함할 수 있다. 제1 단자(23)와 추가 단자(25)를 동시에 배치하여, 제1 반도체 칩(20)에서 발생하는 열을 효과적으로 외부로 방출할 수 있다. 이에 따라, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
추가 단자(25)는 열전도성(heat conductivity)이 큰 물질을 포함할 수 있다. 추가 단자(25)는 예를 들어, 금속 판재 또는 금속 포일 일 수 있고, 구체적으로 예를 들어, 구리 판재, 알루미늄 판재, 구리 포일, 알루미늄 포일 또는 이들의 조합일 수 있으나, 이에 제한되는 것은 아니다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 패키지가 적용되는 메모리 카드를 보여주는 개략도이다.
도 9를 참조하면, 메모리 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
이러한 제어기(820) 또는 메모리(830)는 본 발명의 실시예에 따른 반도체 패키지를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지(SIP; System In Package)를 포함하고, 메모리(830)은 멀티 칩 패키지(MCP; Multi Chip Package)를 포함할 수 있다. 한편, 제어기(820) 및/또는 메모리(830)는 스택 패키지(SP; Stack Package)로 제공될 수도 있다.
이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 10는 본 발명의 몇몇 실시예에 따른 반도체 패키지가 적용되는 전자 시스템을 보여주는 블록도이다.
도 10를 참조하면, 전자 시스템(900)은 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지를 채용할 수 있다. 구체적으로, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있다.
이러한, 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)는 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다.
프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있으며, 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 이러한, 프로세서(914) 및 램(916)은 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 따라 하나의 반도체 소자 또는 반도체 패키지로 패키징되어 구현될 수 있다.
유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다.
이러한 메모리 시스템(912)은 구동을 위한 별도의 컨트롤러를 포함할 수 있으며, 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(912)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
메모리 시스템(912)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(912)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(912)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 10에 도시된 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 11은 도 10의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다. 이처럼 전자 시스템(도 10의 900)이 스마트 폰(1000)에 적용되는 경우, 앞서 설명한 전자 시스템(도 10의 900)은 예를 들어, AP(Application Processor)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
그 밖에, 전자 시스템(도 19의 900)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
10: 실장 기판 11: 외부 단자
12: 본딩 패드 20: 제1 반도체 칩
20a: 제1 패드 23: 제1 단자
30: 제2 반도체 칩 30a: 제2 패드
33: 제4 반도체 칩 35: 제6 반도체 칩
40: 제3 반도체 칩 40a: 제3 패드
43: 제5 반도체 칩 45: 제7 반도체 칩
50: 도전성 배선부 60: 패키지 몰딩부

Claims (10)

  1. 실장 기판;
    상기 실장 기판 상에, 제1 주변 영역, 제2 주변 영역 및 상기 제1 주변 영역과 상기 제2 주변 영역 사이에 배치되고 내부에 관통 전극이 형성된 중앙 영역을 포함하는 제1 반도체 칩;
    상기 제1 주변 영역 상에 배치되고, 상면에 제2 패드를 포함하는 제2 반도체 칩;
    상기 제2 주변 영역 상에 배치되고, 상면에 제3 패드를 포함하는 제3 반도체 칩; 및
    상기 제2 패드와 상기 제3 패드에서 연장되어, 상기 관통 전극과 전기적으로 연결되는 도전성 배선부를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 반도체 칩은 길이 방향을 따라 제1 길이를 가지고, 상기 제2 반도체 칩은 상기 길이 방향을 따라 제2 길이를 가지고, 상기 제3 반도체 칩은 상기 길이 방향을 따라 제3 길이를 가지되,
    상기 제2 길이 및 상기 제3 길이 각각은 상기 제1 길이보다 짧은 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제2 길이와 상기 제3 길이의 합은, 상기 제1 길이와 동일한 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제2 반도체 칩과 상기 제3 반도체 칩 각각의 상면은 동일 평면 상에 배치되는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 도전성 배선부는 상기 제2 패드에서부터 상기 제2 반도체 칩의 상면 및 측벽을 따라 연장되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제2 반도체 칩은 상기 제2 패드의 하면에서 연장되는 재배선층을 더 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제2 반도체 칩의 일부는 상기 제1 반도체 칩과 비-중첩되는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제2 반도체 칩과 상기 제3 반도체 칩은 내부에 관통 비아 전극(through silicon via)을 미포함하는 반도체 패키지.
  9. 실장기판;
    상기 실장 기판 상에 배치되고, 내부에 관통 전극과 상기 관통 전극 상에 배치된 제1 패드를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되어, 상기 제1 패드가 노출되도록 서로 이격되어 배치된 제2 반도체 칩과 제3 반도체 칩; 및
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩을 전기적으로 연결하는 도전성 배선부를 포함하고,
    상기 제2 반도체 칩과 상기 제3 반도체 칩은 내부에 관통 비아 전극(through silicon via)을 미포함하는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제1 반도체 칩은 길이 방향을 따라 제1 길이를 가지고, 상기 제2 반도체 칩은 상기 길이 방향을 따라 제2 길이를 가지고, 상기 제3 반도체 칩은 상기 길이 방향을 따라 제3 길이를 가지되,
    상기 제2 길이와 상기 제3 길이의 합은 상기 제1 길이와 동일한 반도체 패키지.
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