KR20210006115A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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KR20210006115A
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 개구부를 포함하는 기판; 상기 기판 상에 배치되고, 상기 개구부를 통하여 노출되는 복수의 제1 칩 패드를 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 일부가 오버랩하도록 배치되고, 상기 개구부와 정렬되는 복수의 제2 칩 패드를 포함하는 제2 반도체 칩; 및 상기 제2 반도체 칩의 상기 제2 칩 패드가 배치된 면 상에 형성되는 재분배층을 포함하고, 상기 제2 칩 패드의 일부는 상기 제1 반도체 칩과 오버랩하여 가려지고, 상기 제2 칩 패드 중 나머지는 상기 개구부를 통하여 노출되고, 상기 재분배층은, 상기 개구부를 통하여 노출되는 재분배 패드, 및 상기 제2 칩 패드의 상기 일부를 상기 재분배 패드에 연결시키는 재분배 라인을 포함할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE ICLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 상에 복수의 칩이 적층된 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 용량을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
반도체 패키지가 복수의 반도체 칩을 포함하더라도, 동작의 정확성 및 속도 향상, 사이즈의 최소화, 공정 단순화 및 비용 감소 등의 요구들이 만족되어야 한다.
본 발명의 실시예들이 해결하고자 하는 과제는, 사이즈가 감소되면서 공정 개선 및 동작 특성 향상이 가능한 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 개구부를 포함하는 기판; 상기 기판 상에 배치되고, 상기 개구부를 통하여 노출되는 복수의 제1 칩 패드를 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 일부가 오버랩하도록 배치되고, 상기 개구부와 정렬되는 복수의 제2 칩 패드를 포함하는 제2 반도체 칩; 및 상기 제2 반도체 칩의 상기 제2 칩 패드가 배치된 면 상에 형성되는 재분배층을 포함하고, 상기 제2 칩 패드의 일부는 상기 제1 반도체 칩과 오버랩하여 가려지고, 상기 제2 칩 패드 중 나머지는 상기 개구부를 통하여 노출되고, 상기 재분배층은, 상기 개구부를 통하여 노출되는 재분배 패드, 및 상기 제2 칩 패드의 상기 일부를 상기 재분배 패드에 연결시키는 재분배 라인을 포함할 수 있다.
위 반도체 패키지에 있어서, 상기 개구부는, 제1 방향의 폭이 상기 제1 방향과 실질적으로 수직한 제2 방향의 폭보다 크고, 상기 제2 반도체 칩은, 상기 제1 방향을 따라 상기 제1 반도체 칩과 일부가 오버랩하도록 배치될 수 있다. 상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하는 제1 기판 패드를 포함하고, 상기 제1 칩 패드, 상기 제2 칩 패드 중 상기 나머지, 및 상기 재분배 패드를 상기 개구부를 통하여 상기 제1 기판 패드와 접속시키는 인터커넥터를 더 포함할 수 있다. 상기 제1 기판 패드는, 상기 개구부의 일측에 배치되는 일측 제1 기판 패드 및 상기 개구부의 타측에 배치되는 타측 제1 기판 패드를 포함하고, 상기 제1 칩 패드 및 상기 제2 칩 패드 중 상기 나머지와 접속되는 상기 인터커넥터는 상기 일측 제1 기판 패드에 접속되고, 상기 재분배 패드와 접속되는 상기 인터커넥터는 상기 타측 제1 기판 패드에 접속될 수 있다. 상기 제2 반도체 칩은, 제1 방향을 따라 상기 제1 반도체 칩과 일부가 오버랩하도록 배치되고, 상기 제2 칩 패드는, 상기 제1 방향으로 일렬로 배열되고, 상기 재분배 패드는, 상기 제2 칩 패드의 열의 일측에 상기 제1 방향으로 일렬로 배열될 수 있다. 상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하면서 상기 개구부의 일측에 배치되는 일측 제1 기판 패드 및 상기 기판의 상기 제2 면 상에 위치하면서 상기 개구부의 타측에 배치되는 타측 제1 기판 패드를 포함하고, 상기 재분배 패드를 상기 일측 제1 기판 패드에 접속시키고, 상기 제2 칩 패드의 상기 나머지를 상기 타측 제1 기판 패드에 접속시키는 인터커넥터를 더 포함할 수 있다. 상기 제2 반도체 칩은, 제1 방향을 따라 상기 제1 반도체 칩과 일부가 오버랩하도록 배치되고, 상기 제2 칩 패드는, 상기 제1 방향으로 일렬로 배열되는 제1 열 및 상기 제1 열의 일측에 상기 제1 방향으로 일렬로 배열되는 제2 열을 포함하고, 제1 열 및 제2 열 중 적어도 하나는 상기 제2 칩 패드가 배치되지 않는 공간을 갖고, 상기 재분배 패드는, 상기 공간에 배치될 수 있다. 상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하면서 상기 개구부의 일측에 배치되는 일측 제1 기판 패드, 및 상기 기판의 상기 제2 면 상에 위치하면서 상기 개구부의 타측에 배치되는 타측 제1 기판 패드를 포함하고, 상기 제1 열의 상기 제2 칩 패드의 상기 나머지 또는 상기 제1 열의 재분배 패드를 상기 일측 제1 기판 패드에 접속시키고, 상기 제2 열의 상기 제2 칩 패드의 상기 나머지 또는 상기 제2 열의 재분배 패드를 상기 타측 제1 기판 패드에 접속시키는 인터커넥터를 더 포함할 수 있다. 상기 제2 반도체 칩은, 제1 방향을 따라 상기 제1 반도체 칩과 일부가 오버랩하도록 배치되고, 상기 제2 칩 패드는, 상기 제1 방향으로 일렬로 배열되는 제1 열 및 상기 제1 열의 일측에 상기 제1 방향으로 일렬로 배열되는 제2 열을 포함하고, 상기 재분배 패드는, 상기 제2 방향에서 상기 제1 열과 상기 제2 열의 사이에 제3 열로 배열될 수 있다. 상기 재분배 패드는, 상기 제1 방향을 따라 상기 제2 칩 패드와 엇갈려 배열될 수 있다. 상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하는 전원 패드를 포함하고, 상기 재분배층은, 상기 전원 패드와 접속이 요구되는 상기 제2 칩 패드와 상기 재분배 패드를 연결시키는 추가 재분배 라인을 더 포함하고, 상기 전원 패드와 접속이 요구되는 상기 제2 칩 패드와 상기 재분배 패드 중 선택된 하나를 상기 전원 패드에 접속시키는 인터커넥터를 더 포함할 수 있다. 상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하는 접지 패드를 포함하고, 상기 재분배층은, 접지 패드와 접속이 요구되는 상기 제2 칩 패드와 상기 재분배 패드를 연결시키는 추가 재분배 라인을 더 포함하고, 상기 접지 패드와 접속이 요구되는 상기 제2 칩 패드와 상기 재분배 패드 중 선택된 하나를 상기 접지 패드에 접속시키는 인터커넥터를 더 포함할 수 있다. 상기 제1 칩 패드는 상기 제1 반도체 칩의 중앙 영역에 위치하고, 상기 제2 칩 패드는 상기 제2 반도체 칩의 중앙 영역에 위치할 수 있다. 상기 제1 칩 패드의 배열과 상기 제2 칩 패드의 배열은 동일할 수 있다. 상기 제2 방향에서, 상기 제1 반도체 칩의 양 측면은 상기 제2 반도체 칩의 양 측면과 정렬될 수 있다. 상기 기판은, 상기 기판의 상기 제2 면에 위치하고 외부 접속 요소와 접속 가능한 제2 기판 패드를 더 포함할 수 있다. 상기 제1 반도체 칩과 상기 기판 사이에 위치하는 제1 접착층; 및 상기 재배선층과 상기 기판 사이에 위치하는 제2 접착층을 더 포함할 수 있다. 상기 기판, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮으면서 상기 개구부를 충진하는 봉지재를 더 포함할 수 있다.
본 발명의 실시예들의 반도체 패키지에 의하면, 사이즈가 감소되면서 공정 개선 및 동작 특성 향상이 가능할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 반도체 패키지의 기판의 하면을 나타내는 평면도이다.
도 3은 도 1의 반도체 패키지의 제1 반도체 칩의 하면을 나타내는 평면도이다.
도 4a 및 도 4b는 도 1의 반도체 패키지의 제2 반도체 칩의 하면을 나타내는 평면도 및 이 평면도의 A-A' 선에 따른 단면도이다.
도 5는 도 1의 반도체 패키지의 하면을 보여주는 평면도로서, 특히 제1 반도체 칩과 제2 반도체 칩 간의 중첩 및 그에 따른 재배선층을 주로 보여주는 도면이다.
도 6은 도 1의 반도체 패키지의 하면을 보여주는 평면도로서, 특히 제1 반도체 칩과 제2 반도체 칩 간의 중첩 및 그에 따른 기판과의 연결을 주로 보여주는 도면이다.
도 7은 도 1의 반도체 패키지의 제2 방향에 따른 측면도이다.
도 8은 본 발명의 다른 일 실시예에 따른 제1 반도체 칩의 하면을 나타내는 평면도이다.
도 9는 본 발명의 다른 일 실시예에 따른 제2 반도체 칩의 하면을 나타내는 평면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 11은 두 개의 배선 중 일부가 서로 접하면서 경로를 공유할 때의 인덕턴스 및 저항 특성을 보여주는 도면이다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도면들이다. 구체적으로, 도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 반도체 패키지의 기판의 하면을 나타내는 평면도이다. 도 3은 도 1의 반도체 패키지의 제1 반도체 칩의 하면을 나타내는 평면도이다. 도 4a 및 도 4b는 도 1의 반도체 패키지의 제2 반도체 칩의 하면을 나타내는 평면도 및 이 평면도의 A-A' 선에 따른 단면도이다. 도 5는 도 1의 반도체 패키지의 하면을 보여주는 평면도로서, 특히 제1 반도체 칩과 제2 반도체 칩 간의 중첩 및 그에 따른 재배선층을 주로 보여주는 도면이다. 도 6은 도 1의 반도체 패키지의 하면을 보여주는 평면도로서, 특히 제1 반도체 칩과 제2 반도체 칩 간의 중첩 및 그에 따른 기판과의 연결을 주로 보여주는 도면이다. 도 7은 도 1의 반도체 패키지의 제2 방향에 따른 측면도이다. 이하의 설명에서는, 필요에 따라 도 1 내지 도 7 중 적어도 하나를 참조하기로 한다.
도 1을 참조하면, 본 실시예의 반도체 패키지는, 기판(100), 및 기판(100) 상에 계단형으로 적층된 제1 및 제2 반도체 칩(200, 300)을 포함할 수 있다.
기판(100)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같이 전기적 신호 전달을 위하여 회로 및/또는 배선 구조를 갖는 반도체 패키지용 기판일 수 있다. 기판(100)은 반도체 패키지에 포함되는 다양한 전자 소자들 예컨대, 제1 및 제2 반도체 칩(200, 300)이 배치될 수 있는 일면 예컨대, 상면(100B)과, 일면과 반대편에 위치하면서 반도체 패키지를 외부와 접속시키기 위한 요소가 배치될 수 있는 타면 예컨대, 하면(100A)을 가질 수 있다. 또한, 기판(100)은 상면(100B)과 하면(100A) 사이를 관통하는 개구부(106)를 포함할 수 있다. 개구부(106)는 일 방향으로 길게 연장하는 바(bar) 유사 형상을 가질 수 있다. 개구부(106)의 연장 방향을 이하, 제1 방향이라 하고, 제1 방향과 실질적으로 수직한 방향을 이하, 제2 방향이라 하기로 한다.
여기서, 도 1 및 도 2를 함께 참조하면, 기판(100)의 하면(100A)에는, 기판(100)의 상면(100B) 상의 제1 및 제2 반도체 칩(200, 300)을 기판(100)과 전기적으로 연결시키기 위한 제1 기판 패드(102) 및 기판(100)의 하면(100A) 상의 외부 접속 요소를 기판(100)과 전기적으로 연결시키기 위한 제2 기판 패드(104)가 노출될 수 있다. 기판 패드는, 기판(100)을 다른 구성 요소와 접속시키기 위하여 기판(100)의 표면을 통하여 노출되는 전기 전도성 요소 또는 단자를 의미할 수 있다. 제1 및 제2 기판 패드(102, 104)는 기판(100) 내부의 회로 및/또는 배선 구조의 일부일 수 있다.
제1 기판 패드(102)는 제2 방향에서 개구부(106)의 양측에 배치될 수 있고, 개구부(106)의 양측 각각에서 제1 방향으로 일렬로 배열될 수 있다. 제1 기판 패드(102)는 와이어 본딩을 위한 본드 핑거(bond finger)일 수 있다. 제2 기판 패드(104)는 제1 기판 패드(102)가 배열되지 않으면서 개구부(106)로부터 제1 기판 패드(102)보다 더 멀리 위치하는 영역에 배열될 수 있다. 제2 기판 패드(104)는 솔더 볼의 접합을 위한 본 랜드(ball land)일 수 있다. 제1 기판 패드(102)의 크기 및 피치(pitch)는 제2 기판 패드(104)의 크기 및 피치보다 작을 수 있다. 또한, 제1 기판 패드(102)는 일 방향으로 긴 바 형상 또는 이와 유사한 형상을 가질 수 있고, 제2 기판 패드(104)는 원 형상 또는 이와 유사한 형상을 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 기판 패드(102) 및 제2 기판 패드(104)의 크기, 개수, 배열, 형상 등은 다양하게 변형될 수 있다.
도 1 및 도 3을 함께 참조하면, 제1 반도체 칩(200)은 기판(100)의 상면(100B)과 마주보는 하면(200A), 이와 반대편에 위치하는 상면(200B), 및 하면(200A)과 상면(200B) 사이를 연결하는 측면을 포함할 수 있다. 여기서, 제1 반도체 칩(200)의 하면(200A)은, 제2 방향에서 양 측면으로부터 소정 거리 - 제1 반도체 칩(200)의 제2 방향에서의 폭의 절반 미만에 해당하는 거리 - 까지의 영역인 두 개의 가장자리 영역(E1)과 양 가장자리 영역(E1) 사이의 중앙 영역(C1)을 포함할 수 있다.
제1 반도체 칩(200) 하면(200A)의 중앙 영역(C1)에는 제1 반도체 칩(200)을 기판(100)과 전기적으로 연결시키기 위한 제1 칩 패드(202)가 배치될 수 있다. 즉, 제1 반도체 칩(200)은 센터-패드 타입(center-pad type)일 수 있다. 본 실시예에서 복수의 제1 칩 패드(202)는 중앙 영역(C1)에서 제1 방향으로 일렬로 배치될 수 있고, 제1 칩 패드(202)의 열이 중앙 영역(C1)의 중앙이 아니라 제2 방향에서 일측 예컨대, 우측으로 치우칠 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며 제1 칩 패드(202)의 개수 및 배열은 다양하게 변형될 수 있다. 또한, 제1 칩 패드(202)는 사각의 평면 형상을 가질 수 있으나, 본 실시예가 이에 한정되는 것은 아니며, 그 평면 형상은 다양하게 변형될 수 있다.
제1 반도체 칩(200)은 접착 물질(미도시됨)을 통하여 기판(100)의 상면(100B)과 부착될 수 있고, 제1 칩 패드(202)가 배치된 하면(200A)이 기판(100)의 상면(100B)과 마주하는 형태 즉, 페이스 다운(face down) 형태로 부착될 수 있다. 또한, 제1 반도체 칩(200)은 제1 반도체 칩(200) 하면(200A)의 중앙 영역(C1) 및/또는 제1 칩 패드(202)가 기판(100)의 개구부(106)와 정렬되도록 배치될 수 있다. 그에 따라, 제1 칩 패드(202)는 기판(100)의 개구부(106)를 통하여 노출될 수 있다.
제1 반도체 칩(200)은 DRAM(Dynamic random-access memory)과 같은 휘발성 메모리를 포함할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 반도체 칩(200)은 SRAM(Static random-access memory) 등과 같은 다른 휘발성 메모리, NAND 플래시, PRAM(Phase-change random-access memory), MRAM(Magnetoresistive random-access memory)등과 같은 비휘발성 메모리, 로직 장치, 프로세서 등의 다양한 집적 회로 장치를 포함할 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 제2 반도체 칩(300)은 기판(100)의 상면(100B) 및/또는 제1 반도체 칩(200)의 상면(200B)과 마주보는 하면(300A), 이와 반대편에 위치하는 상면(300B), 및 하면(300A)과 상면(300B) 사이를 연결하는 측면을 포함할 수 있다. 여기서, 제2 반도체 칩(300)의 하면(300A)은, 제2 방향에서 양 측면으로부터 소정 거리 - 제2 반도체 칩(200)의 제2 방향에서의 폭의 절반 미만에 해당하는 거리 - 까지의 영역인 두 개의 가장자리 영역(E2)과 양 가장자리 영역(E2) 사이의 중앙 영역(C2)을 포함할 수 있다.
제2 반도체 칩(300)의 하면(300A)의 중앙 영역(C2)에는 제2 반도체 칩(300)을 기판(100)과 전기적으로 연결시키기 위한 제2 칩 패드(302)가 배치될 수 있다. 즉, 제2 반도체 칩(300)은 센터-패드 타입(center-pad type)일 수 있다. 본 실시예에서 복수의 제2 칩 패드(302)는 중앙 영역(C2)에서 제1 방향으로 일렬로 배치될 수 있고, 제2 칩 패드(302)의 열이 중앙 영역(C1)의 중앙이 아니라 제2 방향에서 일측 예컨대, 우측으로 치우칠 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며 제2 칩 패드(302)의 개수 및 배열은 다양하게 변형될 수 있다. 또한, 제2 칩 패드(302)는 사각의 평면 형상을 가질 수 있으나, 본 실시예가 이에 한정되는 것은 아니며, 그 평면 형상은 다양하게 변형될 수 있다.
본 실시예에서 제2 반도체 칩(300)은 제1 반도체 칩(200)과 동일한 칩일 수 있다. 이러한 경우, 제2 반도체 칩(300)은 제1 반도체 칩(200)과 동일한 종류의 집적 회로 장치를 포함할 수 있다. 또한, 제2 반도체 칩(300)은 제1 반도체 칩(200)과 동일한 평면 면적을 가질 수 있고, 제2 칩 패드(302)의 형상, 배열 및 개수는 제1 칩 패드(도 3의 202)의 형상, 배열 및 개수와 실질적으로 동일할 수 있다. 다만, 설명의 편의를 위하여 제2 반도체 칩(300) 및 제2 칩 패드(302)는 제1 반도체 칩(200) 및 제1 칩 패드(도 3의 202)에 비하여 더 굵은 선으로 도시하였다.
제2 반도체 칩(300)은 접착 물질(미도시됨)을 통하여 제1 반도체 칩(200)의 상면(200B)과 부착될 수 있고, 제2 칩 패드(302)가 배치된 하면(300A)이 기판(100)의 상면(100B)과 마주하는 형태 즉, 페이스 다운(face down) 형태로 부착될 수 있다. 제2 반도체 칩(300)은, 제1 방향에서 제2 반도체 칩(300)의 일부가 제1 반도체 칩(200)과 중첩하면서 제2 반도체 칩(300) 하면(300A)의 중앙 영역(C2) 및/또는 제2 칩 패드(302)가 기판(100)의 개구부(106)와 정렬되도록 배치될 수 있다. 그에 따라, 복수의 제2 칩 패드(302) 중 제1 반도체 칩(200)과 오버랩하는 영역(도 4a의 A1 참조, 이하, 오버랩 영역)의 제2 칩 패드(302)는 제1 반도체 칩(200)에 의해 가려져 개구부(106)를 통하여 노출되지 않는다. 반면, 오버랩 영역(A1) 외의 영역(도 4a의 A2 참조, 이하, 비오버랩 영역)의 제2 칩 패드(302)는 개구부(106)를 통하여 노출될 수 있다.
위와 같이 제2 반도체 칩(300)의 제2 칩 패드(302) 중 오버랩 영역(A1)의 제2 칩 패드(302)는 제1 반도체 칩(200)에 의해 가려지므로 와이어 본딩 공정으로 기판(100)에 접속시키기 곤란하다. 이러한 문제를 해결하기 위하여, 제2 반도체 칩(300)은 하면(300A) 상에 형성되는 재배선층(Redistribution layer, 320)을 더 포함할 수 있다. 재배선층(320)은 재배선 도전층(322, 324)과 재배선 절연층(326, 328)을 포함할 수 있다.
구체적으로, 도 4a로 나타내어지는 평면상, 재배선 도전층(322, 324)은, 제2 반도체 칩(300)의 중앙 영역(C2) 중 비오버랩 영역(A2)에 형성되는 재배선 패드(322)와, 오버랩 영역(A1)의 제2 칩 패드(302)로부터 비오버랩 영역(A2)의 재배선 패드(322)까지 연장하는 재배선 라인(324)을 포함할 수 있다. 재배선 패드(322)는 오버랩 영역(A1)의 제2 칩 패드(302)와 일대일 대응하도록 형성될 수 있고, 중앙 영역(C2)의 비오버랩 영역(A2) 중 제2 칩 패드(302)가 배치되지 않은 영역에 배치될 수 있다. 재배선 패드(322)는 제1 방향으로 일렬로 배치될 수 있다. 일례로서, 중앙 영역(C1)에서 제2 칩 패드(302)의 열이 제2 방향의 일측으로 치우친 경우 재배선 패드(322)의 열은 제2 방향의 타측으로 치우칠 수 있다. 도면에서는 제2 칩 패드(302)의 열이 우측으로 치우치고, 재배선 패드(322)의 열이 좌측으로 치우쳐 배치된 예를 보여주고 있다. 설명의 편의를 위하여 재배선 패드(322)의 평면 형상을 원으로 도시하였으나, 재배선 패드(322)의 평면 형상은 사각 형상 등 다양하게 변형될 수 있다. 다른 실시예에서 재배선 패드(322)는 제2 칩 패드(302)와 동일한 평면 형상 및 크기를 가질 수도 있다. 또한, 재배선 패드(322)의 개수 및 배열은 다양하게 변형될 수 있다. 재배선 라인(324)은 오버랩 영역(A1)의 제2 칩 패드(302)에서 비오버랩 영역(A2)의 재배선 패드(322)까지의 연결을 위하여 곡선으로 구부러진 형상을 가질 수 있다. 재배선 라인(324)은 서로 교차하지 않도록 형성될 수 있다. 이를 위하여, 오버랩 영역(A1)의 제2 칩 패드(302)와 비오버랩 영역(A2)의 재배선 패드(322)는 가까운 것들끼리 서로 연결되고 먼 것들끼리 서로 연결될 수 있다. 예컨대, 제1 방향에서 오버랩 영역(A1)에 가장 인접한 재배선 패드(322-1)와 비오버랩 영역(A2)에 가장 인접한 오버랩 영역(A1)의 제2 칩 패드(302-1)가 가장 짧은 재배선 라인(324-1)에 의해 연결될 수 있고, 제1 방향에서 오버랩 영역(A1)으로부터 가장 먼 재배선 패드(322-2)와 비오버랩 영역(A2)으로부터 가장 먼 오버랩 영역(A1)의 제2 칩 패드(302-2)가 가장 긴 재배선 라인(324-2)에 의해 연결될 수 있다.
또한, 도 4b로 나타내어지는 단면을 참조하면, 재배선 도전층(322. 324)은 재배선 절연층(326, 328)에 의하여 노출되는 부분을 제외하고는 다른 구성 요소와의 전기적 연결이 차단될 수 있다. 제2 반도체 칩(300)의 하면을 덮는 제1 재배선 절연층(326)은 제2 칩 패드(302)의 표면을 노출시키는 개구를 가질 수 있다. 재배선 라인(324)은 제1 재배선 절연층(326)의 개구를 매립하여 제2 칩 패드(302)와 전기적으로 접속하면서 제1 재배선 절연층(326) 위로 연장될 수 있다. 재배선 라인(324)은 좁은 폭을 갖는 라인 형상으로 연장되며, 끝단이 상대적으로 큰 폭을 가질 수 있다. 제2 재배선 절연층(328)은 재배선 라인(324) 및 제1 재배선 절연층(326)을 덮으면서 재배선 라인(324)의 끝단을 노출시키는 개구를 가질 수 있다. 제2 재배선 절연층(328)에 형성된 개구에 의해 노출되는 재배선 라인(324)의 끝단의 일부가 재배선 패드(322)를 구성할 수 있다.
이상으로 설명한 기판(100), 제1 반도체 칩(200) 및 제3 반도체 칩(300)을 포함하는 반도체 패키지를 아래에서 보면 도 5 및 도 6과 같을 수 있고, 제1 방향의 옆에서 보면 도 7과 같을 수 있다. 설명의 편의를 위하여 도 5에서는 제1 및 제2 기판 패드(102, 104)와 인터커넥터(500)를, 도 6에서는 재배선 라인(324)을 도시하지 않았으나, 본 실시예의 반도체 패키지에는 도 5 및 도 6에 도시된 구성이 전부 포함될 수 있다. 도 1 내지 도 4b에서 설명된 내용과 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도 1, 도 5, 도 6 및 도 7을 참조하면, 기판(100)은 제1 방향으로 연장하는 개구부(106)를 가질 수 있고, 기판(100)의 하면(100A)에 제1 및 제2 반도체 칩(200, 300)과의 접속을 위한 제1 기판 패드(102)와 외부 접속 요소(400)와의 접속을 위한 제2 기판 패드(104)를 포함할 수 있다.
기판(100) 하면(100A)의 제2 기판 패드(104)에는 외부 접속 요소(400)가 접속될 수 있다. 본 실시예에서는 외부 접속 요소(400)로 솔더 볼을 이용하였으나, 본 실시예가 이에 한정되는 것은 아니며, 다양한 형태의 전기적 커넥터가 이용될 수 있다. 본 실시예의 패키지는 이러한 외부 접속 요소(400)를 통하여 모듈 기판 등 다양한 외부 장치에 접속될 수 있다.
기판(100) 상면(100B)에는 제1 및 제2 반도체 칩(200, 300)이 제1 방향에서 계단 형상으로 적층되어 배치될 수 있다. 즉, 제1 방향에서 제1 반도체 칩(200)과 제2 반도체 칩(300)의 일부가 중첩되도록 제2 반도체 칩(300)이 제1 반도체 칩(200)으부터 제1 방향으로 소정 거리 이동하여 배치될 수 있다. 반면, 반도체 칩(200)과 제2 반도체 칩(300)이 동일한 평면 크기를 갖는 경우, 제2 방향을 따라 제1 반도체 칩(200)과 제2 반도체 칩(300)은 서로 정렬될 수 있다.
제1 반도체 칩(200)의 제1 칩 패드(202)는 제1 반도체 칩(200)의 하면(200A)의 중앙 영역(C1)에 배치되면서 기판(100)의 개구부(106)와 정렬되기 때문에, 개구부(106)를 통하여 노출될 수 있다. 제2 반도체 칩(300)의 제2 칩 패드(302)는 제2 반도체 칩(300)의 하면(300A)의 중앙 영역(C2)에 배치되면서 기판(100)의 개구부(106)와 정렬될 수 있다. 그러나, 제2 반도체 칩(300)의 제2 칩 패드(302) 중 일부(도 6의 점선 사각형 참조)는 제1 반도체 칩(200)과 중첩하여 개구부(106)를 통하여 노출되지 않을 수 있다. 제2 반도체 칩(300) 중 제1 반도체 칩(200)과의 오버랩 영역(A1)에 위치하는 제2 칩 패드(302)는 재배선 라인(324)을 통하여 제2 반도체 칩(300)의 하면(300A)의 중앙 영역(C2) 및 비오버랩 영역(A2)에 위치하는 재배선 패드(322)에 연결될 수 있다. 이 재배선 패드(322)는 개구부(106)를 통하여 노출될 수 있다.
제1 반도체 칩(200) 하면(200A)의 제1 칩 패드(202)와 제1 기판 패드(102)는 개구부(106)를 통하여 연장하는 인터커넥터(500)를 통하여 전기적으로 연결될 수 있다. 본 실시예에서, 인터커넥터(500)는 본딩 와이어일 수 있다. 이러한 경우, 본딩 와이어는 제1 기판 패드(102)와 제1 칩 패드(202)에 각각 결합되는 단부를 가질 수 있고, 초음파 에너지 및/또는 열에 의하여 제1 기판 패드(102) 및 칩 패드(202)에 용접될 수 있는 금이나 은, 구리, 백금 등의 금속이나 이들을 포함하는 합금을 포함할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 리드(lead) 등 다양한 형태의 전기적 인터커넥터가 이용될 수 있다.
개구부(106)에 의하여 노출된 제1 칩 패드(202)의 열이 제2 방향의 일측 예컨대, 우측으로 치우친 경우, 제1 칩 패드(202)는 개구부(106) 양측의 제1 기판 패드(102) 중 상대적으로 가까운 제1 기판 패드(102) 즉, 개구부(106) 우측의 제1 기판 패드(102)에 전기적으로 연결될 수 있다. 이하, 설명의 편의를 위하여 개구부(106) 우측의 제1 기판 패드(102)를 우측 제1 기판 패드(102A)라 하고 반대로 개구부(106) 좌측의 제1 기판 패드(102)를 좌측 제1 기판 패드(102B)라 하기로 한다.
또한, 제2 칩 패드(302) 및 재배선 패드(322)는 각각 제1 기판 패드(102)와 인터커넥터(500)를 통하여 전기적으로 연결될 수 있다. 제2 칩 패드(302) 또는 재배선 패드(322)와 제1 기판 패드(102)를 연결하는 인터커넥터(500)는 개구부(106)를 통과하도록 연장될 수 있다. 제2 칩 패드(302) 또는 재배선 패드(322)와 제1 기판 패드(102)를 전기적으로 연결하는 인터커넥터(500)가 패키지 제작 과정에서 서로 간섭하거나 전기적 단락이 일어나 불량이 발생하는 것을 억제하기 위해, 제2 칩 패드(302) 및 재배선 패드(322)를 개구부(106) 양측의 제1 기판 패드(102) 중 상대적으로 가까운 제1 기판 패드(102)에 전기적으로 연결할 수 있다. 제2 칩 패드(302)의 열이 제2 방향의 일측 예컨대, 우측으로 치우친 경우, 제2 칩 패드(302)는 개구부(106) 양측의 제1 기판 패드(102) 중 상대적으로 가까운 우측 제1 기판 패드(102A)에 전기적으로 연결될 수 있다. 반면, 재배선 패드(322)의 열이 제2 방향의 타측 예컨대, 좌측으로 치우친 경우, 재배선 패드(322)는 좌측 제1 기판 패드(102B)에 전기적으로 연결될 수 있다.
제1 반도체 칩(200)과 기판(100) 사이에는 제1 접착층(610)이 개재되어 제1 반도체 칩(200)의 하면(200A)을 기판(100) 상면(100B)에 부착시킬 수 있다. 제1 접착층(610)은 제1 반도체 칩(200) 하면(200A)의 중앙 영역(C1)은 노출시키면서 가장자리 영역(E1)을 덮도록 형성될 수 있다. 또한, 제2 반도체 칩(300)과 제1 반도체 칩(200) 사이에는 제2 접착층(620)이 개재되어 제2 반도체 칩(300)의 하면(300A)을 제1 반도체 칩(200)의 상면(200B)에 부착시킬 수 있다. 제2 접착층(620)은 제2 반도체 칩(300) 하면(300A)의 중앙 영역(C2)은 노출시키면서 가장자리 영역은 덮도록 형성될 수 있고, 제2 반도체 칩(300)의 하면(300A)과 직접 접촉하는 것이 아니라 제2 재배선층(320)과 제1 반도체 칩(200)의 사이에 형성될 수 있다.
제2 반도체 칩(300)의 하면(300A) 상에는 재배선층(320)이 존재하므로, 제2 칩 패드(302)는 재배선 절연층(326, 328)에 형성된 개구를 통하여 노출될 수 있다.
봉지재(encapsulant, 700)는 기판(100), 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 덮도록 형성될 수 있다. 특히, 봉지재(700)는 제1 반도체 칩(200)과 제2 반도체 칩(300) 사이의 공간 및 기판(100)의 개구부(106)를 충진하면서 인터커넥터(500)를 감싸도록 형성될 수 있다. 이러한 봉지재(700)는 에폭시 몰딩 컴파운드(epoxy molding compound) 등의 물질로 형성될 수 있다.
이상으로 설명한 반도체 패키지에 의하면 아래와 같은 장점이 획득될 수 있다.
우선, 제1 방향에서 두 개의 반도체 칩(200, 300)이 오버랩하는 영역을 가지므로 두 개의 반도체 칩(200, 300)을 나란히 배치하는 구조보다 반도체 패키지의 면적을 감소시킬 수 있다.
또한, 제2 반도체 칩(300)에만 재배선층(320)을 형성하므로 모든 반도체 칩에 재배선층을 형성하는 구조보다 재배선층 형성에 필요한 공정 비용 감소가 가능할 수 있다.
한편, 전술한 실시예에서는, 칩 패드가 일렬로 배열되고 재배선 패드가 칩 패드의 열과 상이한 위치에 일렬로 배열되는 경우를 설명하였으나, 칩 패드가 둘 이상의 열로 배열될 수 있다. 이러한 경우 재배선 패드의 위치를 조절하는 것이 필요할 수 있다. 이에 대하여는 아래의 도 8 및 도 9를 참조하여 예시적으로 설명하기로 한다.
도 8은 본 발명의 다른 일 실시예에 따른 제1 반도체 칩의 하면을 나타내는 평면도이고, 도 9는 본 발명의 다른 일 실시예에 따른 제2 반도체 칩의 하면을 나타내는 평면도이다. 도 8의 제1 반도체 칩 및 도 9의 제2 반도체 칩은 전술한 실시예에서 설명한 것과 실질적으로 동일한 방식으로 기판(100) 상에 배치될 수 있다. 이하, 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 8을 참조하면, 본 실시예의 제1 반도체 칩(200')의 하면은 중앙 영역(C1) 및 가장자리 영역(E1)을 가질 수 있고, 중앙 영역(C1)에 제1 칩 패드(202')가 노출될 수 있다.
여기서, 제1 칩 패드(202')는 제2 방향을 기준으로 두 개의 열로 배열될 수 있다. 제2 방향에서 상대적으로 좌측에 배열되는 제1 칩 패드(202')의 열을 이하, 제1 열이라 하고, 상대적으로 우측에 배열되는 제1 칩 패드(202')의 열을 이하, 제2 열이라 하기로 한다.
본 실시예에서, 제1 열의 제1 칩 패드(202')의 개수는 제2 열의 제1 칩 패드(202')의 개수보다 작고, 그에 따라 제1 열에는 제2 열에 비하여 빈 공간이 형성될 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 열의 제1 칩 패드(202')의 개수 및 제2 열의 제1 칩 패드(202')의 개수는 다양하게 변형될 수 있다.
도 9를 참조하면, 본 실시예의 제2 반도체 칩(300')의 하면은 중앙 영역(C2) 및 가장자리 영역(E2)을 가질 수 있고, 중앙 영역(C2)에 제2 칩 패드(302')가 노출될 수 있다.
본 실시예에서, 제2 칩 패드(302')의 배열은 제1 칩 패드(202')의 배열과 실질적으로 동일할 수 있다. 즉, 제2 칩 패드(302')는 제2 방향에서 제1 및 제2 열로 배열될 수 있고, 제1 열의 제2 칩 패드(302')의 개수는 제2 열의 제2 칩 패드(302')의 개수보다 작고, 그에 따라 제1 열은 제2 열에 비하여 빈 공간을 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 제1 열의 제2 칩 패드(302')의 개수 및 제2 열의 제2 칩 패드(302')의 개수는 다양하게 변형될 수 있다.
제2 칩 패드(302') 중 오버랩 영역(A1)의 제2 칩 패드(302')는 제1 반도체 칩(202')에 의해 가려질 것이므로, 이와 접속하는 재배선 패드(322') 및 재배선 라인(324')의 형성이 필요할 수 있다.
우선, 본 실시예와는 달리, 재배선 패드(322') 전부가 제1 열 및/또는 제2 열에 형성이 가능한 경우가 존재할 수 있다. 다시 말하면, 제1 열 및/또는 제2 열에 오버랩 영역(A1)의 모든 제2 칩 패드(302')와 연결되는 재배선 패드(322')가 형성될 수 있는 공간이 존재할 수 있다. 이 경우, 제1 열의 재배선 패드(322') 및/또는 제2 칩 패드(302')는 기판 개구부의 좌측 기판 패드에 연결되고 제2 열의 재배선 패드(322') 및/또는 제2 칩 패드(302')는 기판 개구부의 우측 기판 패드에 연결될 수 있으므로, 와이어 본딩 등의 공정이 용이한 장점이 있다.
반면, 본 실시예에서와 같이, 재배선 패드(322')의 일부만 제1 열 및/또는 제2 열에 형성이 가능할 수도 있다. 예컨대, 도 9에 도시된 바와 같이, 오버랩 영역(A1)의 7개의 제2 칩 패드(302')와 각각 연결되는 7개의 재배선 패드(322')의 형성이 요구되면서 비오버랩 영역(A2)의 제1 열에 두 개의 재배선 패드(322')만 배치될 수 있는 빈 공간이 존재할 수 있다. 이러한 경우, 제1 열 및 제2 열과 상이한 위치의 제3 열에 나머지 재배선 패드(322')가 배치될 수 있다. 예컨대, 도 9에 도시된 바와 같이, 2개의 재배선 패드(322')는 제1 열에 배치되고 나머지 5개의 재배선 패드(322')는 제1 열과 제2 열 사이에 위치하는 제3 열에 배치될 수 있다.
이와 같이 재배선 패드(322')가 제1 및 제2 열과 상이한 제3 열에 위치하는 경우, 제3 열의 재배선 패드(322')는 제1 방향에서 제1 열의 제2 칩 패드(302') 및 재배선 패드(322')와 엇갈려 배치되면서 제2 열의 제2 칩 패드(302')와 엇갈려 배치될 수 있다. 이는, 후속 와이어 본딩시 와이어가 형성될 공간을 제공하여 와이어 간의 쇼트(short)를 방지하기 위함이다. 예컨대, 제1 열의 제2 칩 패드(302') 및 재배선 패드(322')가 기판 개구부 좌측의 기판 패드로 와이어 본딩되고(화살표 ① 참조) 제2 열의 칩 패드(302')가 기판 개구부 우측의 기판 패드로 와이어 본딩되는 경우(화살표 ② 참조), 제3 열의 재배선 패드(322')는 기판 개구부 좌측의 기판 패드로 와이어 본딩되거나(화살표 ③ 참조) 이와 반대로 기판 개구부 우측의 기판 패드로 와이어 본딩될 수 있다. 이 때, 제3 열의 재배선 패드(322')와 접속하는 와이어는 제1 방향에서 인접하는 제2 칩 패드(302') 사이의 공간으로 연장하므로, 제2 칩 패드(302')와 접속하는 와이어와의 쇼트가 방지될 수 있다.
재배선 라인(324')은 오버랩 영역(A1)의 제2 칩 패드(302')에서 비오버랩 영역(A2)의 재배선 패드(322')까지의 연결을 위하여 구부러진 곡선 형상을 가질 수 있다. 재배선 라인(324')은 서로 교차하지 않도록 형성될 수 있다. 이를 위하여 재배선 라인(324')은 서로 다른 열의 재배선 패드(322')와는 제2 방향에서 서로 다른 쪽으로 우회하여 접속하도록 형성될 수 있다. 예컨대, 재배선 라인(324')은 제1 열의 재배선 패드(322')로부터 상대적으로 좌측으로 뻗은 후 제1 방향으로 굽어져 오버랩 영역(A1)의 제1 열의 제2 칩 패드(302')까지 연장하는 반면, 제3 열의 재배선 패드(322')로부터는 상대적으로 우측으로 뻗은 후 제1 방향으로 굽어져 오버랩 영역(A1)의 제2 열의 제2 칩 패드(302')까지 연장할 수 있다.
본 실시예에 의하면, 칩 패드(202', 302')와 재배선 패드(322')의 개수, 배열 등을 변형하더라도, 전술한 실시예의 장점을 획득할 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 나타내는 평면도로서, 전술한 도 6과 유사하게, 제1 반도체 칩과 제2 반도체 칩 간의 중첩 및 그에 따른 기판과의 연결을 아래에서 보여주는 도면으로서, 재배선 라인(도 5의 324)은 생략되어 있다. 이하, 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 10을 참조하면, 제1 기판 패드(102)는 전술한 바와 같이 개구부(106)를 기준으로 우측 제1 기판 패드(102A)와 좌측 제1 기판 패드(102B)로 구분될 수 있다. 제1 기판 패드(102)는 반도체 칩의 동작에 필요한 다양한 입출력 신호들이 인가되는 입출력 패드, 접지와 접속하는 접지 패드, 전원과 접속하는 전원 패드 등을 포함할 수 있다. 여기서, 설명의 편의를 위하여, 우측 제1 기판 패드(102A) 중 전원 패드는 도면부호 102A-P로, 접지 패드는 도면부호 102A-G로 표기하고, 좌측 제1 기판 패드(102B) 중 전원 패드는 도면부호 102B-P로, 접지 패드는 도면부호 102B-G로 표기하였다. 본 실시예에서는, 두 개의 전원 패드(102A-P, 102B-P) 및 두 개의 접지 패드(102A-G, 102B-G)를 임의의 위치에 표기하였으나, 전원 패드 및 접지 패드의 개수나 배열은 다양하게 변형될 수 있다.
우측 전원 패드(102A-P)에 연결되는 제2 칩 패드(302A)와 좌측 전원 패드(102B-P)에 연결되는 재배선 패드(322A)는 서로 연결되어 전원 공급 경로를 공유할 수 있다. 이를 위하여, 재배선 패드(322A)와 제2 칩 패드(302A) 사이에 추가 재배선 라인(324P)이 형성될 수 있다.
또한, 우측 접지 패드(102A-G)에 연결되는 제2 칩 패드(302B)와 좌측 접지 패드(102B-G)에 연결되는 재배선 패드(322B)는 서로 연결되어 접지 경로를 공유할 수 있다. 이를 위하여, 재배선 패드(322B)와 제2 칩 패드(302B) 사이에 추가 재배선 라인(324G)이 형성될 수 있다.
본 실시예에 의하는 경우, 전술한 실시예의 장점에 더하여 아래와 같은 장점이 획득될 수 있다.
우선, 재배선 패드(322A)와 좌측 전원 패드(102B-P) 사이의 본딩 와이어 및 제2 칩 패드(302A)와 우측 전원 패드(102A-P) 사이의 본딩 와이어 중 어느 하나가 생략될 수 있다(도 10의 X 표시 참조). 또는, 재배선 패드(322B)와 좌측 접지 패드(102B-G) 사이의 본딩 와이어 및 제2 칩 패드(302B)와 우측 접지 패드(102A-G) 사이의 본딩 와이어 중 어느 하나가 생략될 수 있다(도 10의 X 표시 참조). 재배선 패드(322A)와 제2 칩 패드(302A)가 묶여서 전원 공급 경로를 공유하거나, 재배선 패드(322B)와 제2 칩 패드(302B)가 묶여서 접지 경로를 공유할 수 있기 때문이다. 따라서, 본딩 와이어의 생략에 의한 공정 단순화 및 공정 비용 감소가 가능할 수 있다.
한편, 재배선 패드(322A, 322B)와 제2 칩 패드(302A, 302B)가 함께 묶이는 경우, 특히, 도 10의 실시에에서와 같이 가까운 거리에서 묶이는 경우, PDN(Power Distribution Network) 특성을 향상시킬 수 있다. 즉, 전원 공급 경로 또는 접지 경로의 인덕턴스(inductance)와 저항(resistance)을 감소시키는 것이 가능할 수 있다. 구체적인 작용원리에 대해서는 도 11을 참조하여 설명하기로 한다.
도 11은 두 개의 배선 중 일부가 서로 접하면서 경로를 공유할 때의 인덕턴스 및 저항 특성을 보여주는 도면이다.
도 11을 참조하면, 두 개의 신호 전달 경로가 시작점, 즉 패드와 가까운 곳에서 묶이는 경우(Case1 참조), 시작점과 먼 위치에서 묶이는 경우(Case2 참조) 또는 묶이지 않는 경우(Case3 참조)에 비하여 가장 낮은 인덕턴스 및 저항을 가짐을 알 수 있다.
도 11에 근거하면, 재배선 패드(322A, 322B)와 제2 칩 패드(302A, 302B)가 추가 재배선 라인(324A, 324B)에 의하여 가까운 곳에서 묶이므로, 묶이지 않거나 먼 곳에서 예컨대, 기판(100) 내에서 배선 등에 의하여 묶이는 경우에 비하여, PDN 특성이 향상될 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 106: 개구부
200: 제1 반도체 칩 300: 제2 반도체 칩
320: 재배선층

Claims (18)

  1. 개구부를 포함하는 기판;
    상기 기판 상에 배치되고, 상기 개구부를 통하여 노출되는 복수의 제1 칩 패드를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 일부가 오버랩하도록 배치되고, 상기 개구부와 정렬되는 복수의 제2 칩 패드를 포함하는 제2 반도체 칩; 및
    상기 제2 반도체 칩의 상기 제2 칩 패드가 배치된 면 상에 형성되는 재분배층을 포함하고,
    상기 제2 칩 패드의 일부는 상기 제1 반도체 칩과 오버랩하여 가려지고, 상기 제2 칩 패드 중 나머지는 상기 개구부를 통하여 노출되고,
    상기 재분배층은, 상기 개구부를 통하여 노출되는 재분배 패드, 및 상기 제2 칩 패드의 상기 일부를 상기 재분배 패드에 연결시키는 재분배 라인을 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 개구부는, 제1 방향의 폭이 상기 제1 방향과 실질적으로 수직한 제2 방향의 폭보다 크고,
    상기 제2 반도체 칩은,
    상기 제1 방향을 따라 상기 제1 반도체 칩과 일부가 오버랩하도록 배치되는
    반도체 패키지.
  3. 제1 항에 있어서,
    상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하는 제1 기판 패드를 포함하고,
    상기 제1 칩 패드, 상기 제2 칩 패드 중 상기 나머지, 및 상기 재분배 패드를 상기 개구부를 통하여 상기 제1 기판 패드와 접속시키는 인터커넥터를 더 포함하는
    반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 기판 패드는, 상기 개구부의 일측에 배치되는 일측 제1 기판 패드 및 상기 개구부의 타측에 배치되는 타측 제1 기판 패드를 포함하고,
    상기 제1 칩 패드 및 상기 제2 칩 패드 중 상기 나머지와 접속되는 상기 인터커넥터는 상기 일측 제1 기판 패드에 접속되고,
    상기 재분배 패드와 접속되는 상기 인터커넥터는 상기 타측 제1 기판 패드에 접속되는
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 제2 반도체 칩은, 제1 방향을 따라 상기 제1 반도체 칩과 일부가 오버랩하도록 배치되고,
    상기 제2 칩 패드는, 상기 제1 방향으로 일렬로 배열되고,
    상기 재분배 패드는, 상기 제2 칩 패드의 열의 일측에 상기 제1 방향으로 일렬로 배열되는
    반도체 패키지.
  6. 제5 항에 있어서,
    상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하면서 상기 개구부의 일측에 배치되는 일측 제1 기판 패드 및 상기 기판의 상기 제2 면 상에 위치하면서 상기 개구부의 타측에 배치되는 타측 제1 기판 패드를 포함하고,
    상기 재분배 패드를 상기 일측 제1 기판 패드에 접속시키고, 상기 제2 칩 패드의 상기 나머지를 상기 타측 제1 기판 패드에 접속시키는 인터커넥터를 더 포함하는
    반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 반도체 칩은, 제1 방향을 따라 상기 제1 반도체 칩과 일부가 오버랩하도록 배치되고,
    상기 제2 칩 패드는, 상기 제1 방향으로 일렬로 배열되는 제1 열 및 상기 제1 열의 일측에 상기 제1 방향으로 일렬로 배열되는 제2 열을 포함하고, 제1 열 및 제2 열 중 적어도 하나는 상기 제2 칩 패드가 배치되지 않는 공간을 갖고,
    상기 재분배 패드는, 상기 공간에 배치되는
    반도체 패키지.
  8. 제7 항에 있어서,
    상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하면서 상기 개구부의 일측에 배치되는 일측 제1 기판 패드, 및 상기 기판의 상기 제2 면 상에 위치하면서 상기 개구부의 타측에 배치되는 타측 제1 기판 패드를 포함하고,
    상기 제1 열의 상기 제2 칩 패드의 상기 나머지 또는 상기 제1 열의 재분배 패드를 상기 일측 제1 기판 패드에 접속시키고, 상기 제2 열의 상기 제2 칩 패드의 상기 나머지 또는 상기 제2 열의 재분배 패드를 상기 타측 제1 기판 패드에 접속시키는 인터커넥터를 더 포함하는
    반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 반도체 칩은, 제1 방향을 따라 상기 제1 반도체 칩과 일부가 오버랩하도록 배치되고,
    상기 제2 칩 패드는, 상기 제1 방향으로 일렬로 배열되는 제1 열 및 상기 제1 열의 일측에 상기 제1 방향으로 일렬로 배열되는 제2 열을 포함하고,
    상기 재분배 패드는, 상기 제2 방향에서 상기 제1 열과 상기 제2 열의 사이에 제3 열로 배열되는
    반도체 패키지.
  10. 제9 항에 있어서,
    상기 재분배 패드는, 상기 제1 방향을 따라 상기 제2 칩 패드와 엇갈려 배열되는
    반도체 패키지.
  11. 제1 항에 있어서,
    상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하는 전원 패드를 포함하고,
    상기 재분배층은, 상기 전원 패드와 접속이 요구되는 상기 제2 칩 패드와 상기 재분배 패드를 연결시키는 추가 재분배 라인을 더 포함하고,
    상기 전원 패드와 접속이 요구되는 상기 제2 칩 패드와 상기 재분배 패드 중 선택된 하나를 상기 전원 패드에 접속시키는 인터커넥터를 더 포함하는
    반도체 패키지.
  12. 제1 항에 있어서,
    상기 기판은, 상기 제1 반도체 칩과 대향하는 제1 면과 상기 제1 면과 반대편에 위치하는 제2 면을 갖고, 상기 기판의 상기 제2 면 상에 위치하는 접지 패드를 포함하고,
    상기 재분배층은, 접지 패드와 접속이 요구되는 상기 제2 칩 패드와 상기 재분배 패드를 연결시키는 추가 재분배 라인을 더 포함하고,
    상기 접지 패드와 접속이 요구되는 상기 제2 칩 패드와 상기 재분배 패드 중 선택된 하나를 상기 접지 패드에 접속시키는 인터커넥터를 더 포함하는
    반도체 패키지.
  13. 제1 항에 있어서,
    상기 제1 칩 패드는 상기 제1 반도체 칩의 중앙 영역에 위치하고,
    상기 제2 칩 패드는 상기 제2 반도체 칩의 중앙 영역에 위치하는
    반도체 패키지.
  14. 제1 항에 있어서,
    상기 제1 칩 패드의 배열과 상기 제2 칩 패드의 배열은 동일한
    반도체 패키지.
  15. 제2 항에 있어서,
    상기 제2 방향에서, 상기 제1 반도체 칩의 양 측면은 상기 제2 반도체 칩의 양 측면과 정렬되는
    반도체 패키지.
  16. 제3 항에 있어서,
    상기 기판은,
    상기 기판의 상기 제2 면에 위치하고 외부 접속 요소와 접속 가능한 제2 기판 패드를 더 포함하는
    반도체 패키지.
  17. 제1 항에 있어서,
    상기 제1 반도체 칩과 상기 기판 사이에 위치하는 제1 접착층; 및
    상기 재배선층과 상기 기판 사이에 위치하는 제2 접착층을 더 포함하는
    반도체 패키지.
  18. 제1 항에 있어서,
    상기 기판, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮으면서 상기 개구부를 충진하는 봉지재를 더 포함하는
    반도체 패키지.
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