KR20210096532A - 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지 - Google Patents

베이스 모듈에 복수의 칩들이 스택된 반도체 패키지 Download PDF

Info

Publication number
KR20210096532A
KR20210096532A KR1020200010124A KR20200010124A KR20210096532A KR 20210096532 A KR20210096532 A KR 20210096532A KR 1020200010124 A KR1020200010124 A KR 1020200010124A KR 20200010124 A KR20200010124 A KR 20200010124A KR 20210096532 A KR20210096532 A KR 20210096532A
Authority
KR
South Korea
Prior art keywords
chip
pad
chip pad
disposed
lower left
Prior art date
Application number
KR1020200010124A
Other languages
English (en)
Inventor
정원덕
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200010124A priority Critical patent/KR20210096532A/ko
Priority to US16/899,149 priority patent/US11233033B2/en
Priority to CN202010595306.1A priority patent/CN113257787A/zh
Publication of KR20210096532A publication Critical patent/KR20210096532A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04073—Bonding areas specifically adapted for connectors of different types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06137—Square or rectangular array with specially adapted redistribution layers [RDL]
    • H01L2224/06138—Square or rectangular array with specially adapted redistribution layers [RDL] being disposed in a single wiring level, i.e. planar layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73227—Wire and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

반도체 패키지는, 패키지 기판 상에 배치되고 중단칩을 포함한 베이스 모듈과, 중단칩을 패키지 기판에 접속시키는 본딩와이어, 베이스 모듈과 패키지 기판 사이에 배치된 좌하단칩, 및 베이스 모듈 상에 배치된 좌상단칩을 포함한다. 베이스 모듈은, 중단칩을 밀봉하는 밀봉층, 좌상단칩에 접속하는 관통비아들, 및 중단칩을 관통비아들에 연결시키고, 관통비아들과 이격된 위치에 좌하단칩이 접속하는 접속부들을 제공하도록 연장된 재배선층들을 포함한다.

Description

베이스 모듈에 복수의 칩들이 스택된 반도체 패키지{Semiconductor package including chips stacked on base module}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지에 관한 것이다.
반도체 패키지 제품이 고속 동작, 및 대용량 데이터(data) 처리 동작을 수행하도록 요구되고 있다. 이를 위해서, 복수의 반도체 칩들을 하나의 반도체 패키지 구조 내에 통합하려고 시도되고 있다. 일 예에서, 복수의 반도체 칩들을 수직하게 스택한 스택 패키지 구조가 제기되고 있다. 수직하게 스택된 반도체 칩들을 전기적으로 서로 연결하기 위해서, 다양한 전기적 연결 구조들이 시도되고 있다.
본 출원은 관통비아(through via)들 및 재배선층(RDL: redistributed layer)들을 전기적 연결 구조와, 전기적 연결 구조에 연결된 반도체 칩을 포함한 베이스 모듈을 제시하고자 한다. 베이스 모듈의 상측 및 하측에 다른 반도체 칩들을 스택한 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판; 상기 패키지 기판 상에 배치되고, 중단칩을 포함한 베이스 모듈; 상기 베이스 모듈과 상기 패키지 기판 사이에 배치된 좌하단칩, 및 우하단칩; 및 상기 베이스 모듈 상에 배치된 좌상단칩을 포함한 반도체 패키지를 제시한다.
상기 중단칩은, 제1, 및 제2중단칩패드들을 포함한다.
상기 베이스 모듈은, 상기 중단칩을 밀봉하는 밀봉층; 상기 밀봉층을 관통하고, 상기 좌상단칩이 전기적으로 접속하는 제1, 및 제2관통비아들; 및 상기 제1, 및 제2중단칩패드들을 상기 제1, 및 제2관통비아들에 각각 연결하도록 연장되고, 상기 좌하단칩, 및 우하단칩이 전기적으로 접속하는 제1, 및 제2재배선층들을 더 포함한다.
본 출원의 일 관점은, 패키지 기판; 상기 패키지 기판 상에 배치되고, 중단칩을 포함한 베이스 모듈; 상기 중단칩을 상기 패키지 기판에 접속시키는 본딩와이어; 상기 베이스 모듈과 상기 패키지 기판 사이에 배치된 좌하단칩; 및 상기 베이스 모듈 상에 배치된 좌상단칩을 포함한 반도체 패키지를 제시한다.
상기 중단칩은, 제1, 및 제2중단칩패드들; 및 상기 제1, 및 제2중단칩패드들과 이격되도록 배치되고, 상기 본딩와이어가 접속되는 와이어본딩패드를 포함한다.
상기 좌하단칩은, 상기 제1중단칩패드에 대응되는 제1좌하단칩패드; 및 상기 제2중단칩패드에 대응되는 제2좌하단칩패드를 포함하고, 상기 좌상단칩은, 상기 제1중단칩패드에 대응되는 제1좌상단칩패드; 및 상기 제2중단칩패드에 대응되는 제2좌상단칩패드를 포함한다.
상기 베이스 모듈은, 상기 중단칩을 밀봉하는 밀봉층; 상기 밀봉층을 관통하고, 상기 제1, 및 제2좌상단칩패드들이 각각 접속하는 제1, 및 제2관통비아들; 상기 제1중단칩패드를 상기 제1관통비아에 연결시키고, 상기 제1관통비아와 이격된 위치에 상기 제1좌하단칩패드가 접속하는 제1접속부를 제공하도록 연장된 제1재배선층; 및 상기 제2중단칩패드를 상기 제2관통비아에 연결시키고, 상기 제2관통비아와 상기 제1접속부 사이에 상기 제2좌하단칩패드가 접속하는 제2접속부를 제공하도록 연장된 제2재배선층을 포함한다.
본 출원의 일 관점은, 패키지 기판; 상기 패키지 기판 상에 배치되고, 중단칩을 포함한 베이스 모듈; 상기 중단칩을 상기 패키지 기판에 접속시키는 본딩와이어; 상기 베이스 모듈과 상기 패키지 기판 사이에 배치된 좌하단칩; 및 상기 베이스 모듈 상에 배치된 좌상단칩을 포함한 반도체 패키지를 제시한다.
상기 베이스 모듈은, 상기 중단칩을 밀봉하는 밀봉층; 상기 밀봉층을 관통하고, 상기 좌상단칩에 접속하는 관통비아들; 및 상기 중단칩을 상기 관통비아들에 연결시키고, 상기 관통비아들과 이격된 위치에 상기 좌하단칩이 접속하는 접속부들을 제공하도록 연장된 재배선층들을 포함한다.
본 출원의 실시예들에 따르면, 관통비아들 및 재배선층들을 포함한 전기적 연결 구조와, 전기적 연결 구조에 연결된 반도체 칩을 포함한 베이스 모듈을 제시할 수 있다. 베이스 모듈의 상측 및 하측에 다른 반도체 칩들을 더 배치한 반도체 패키지 구조를 제시할 수 있다. 베이스 모듈 상하에 스택된 반도체 칩들은, 관통비아들 및 재배선층들에 의해서 베이스 모듈에 포함된 다른 반도체 칩과 서로 전기적으로 연결될 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 2 및 도 3은 도 1의 반도체 패키지의 베이스 모듈을 보여주는 개략적인 평면도들이다.
도 4는 도 1의 반도체 패키지의 베이스 모듈과 좌하단칩이 접속하는 부분을 보여주는 개략적인 평면도이다.
도 5는 도 1의 반도체 패키지의 베이스 모듈과 우하단칩이 접속하는 부분을 보여주는 개략적인 평면도이다
도 6은 도 1의 반도체 패키지의 베이스 모듈과 좌상단칩이 접속하는 부분을 보여주는 개략적인 평면도이다.
도 7은 도 1의 반도체 패키지의 베이스 모듈과 우상단칩이 접속하는 부분을 보여주는 개략적인 평면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상단(upper)", "중단(middle)", 하단(bottom or lower)", "좌측(left)", 및 "우측(right)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치(CPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는, 패키지 기판(packaging substrate: 100), 베이스 모듈(base module: 200), 좌하단칩(310), 좌상단칩(410), 및 패키지 밀봉층(packaging encapsulant: 190)을 포함하여 구성될 수 있다. 반도체 패키지(10)는 우하단칩(350), 및 우상단칩(450)을 더 포함하여 구성될 수 있다.
좌하단칩(310) 및 우하단칩(350)의 용어는, 베이스 모듈(200)을 기준으로, 좌상단칩(410) 및 우상단칩(450)의 반대측에 배치된 칩들을 지시하는 것으로 이해될 수 있다. 좌하단칩(310) 및 우하단칩(350)의 용어는 베이스 모듈(200)의 하측에 배치된 칩들을 지시하는 것으로 이해되고, 좌상단칩(410) 및 우상단칩(450)의 용어는 베이스 모듈(200)의 상측에 배치된 칩들을 지시하는 것으로 이해될 수 있다. 좌하단칩(310) 및 좌상단칩(410)의 용어는, 도 1에서 베이스 모듈(200)의 가운데 부분을 기준으로 할 때, 우하단칩(350) 및 우상단칩(450)의 반대측에 각각 위치하는 칩들을 지시하는 것으로 이해될 수 있다. "좌, 우, 상, 하"의 용어는 칩들의 구분을 위해서 적용한 것으로 이해될 수 있다.
반도체 패키지(10)는 패키지 기판(100)과 베이스 모듈(200)을 서로 전기적으로 연결시키는 접속 부재로 본딩와이어(150: bonding wire)들을 더 포함하여 구성될 수 있다. 반도체 패키지(10)는 베이스 모듈(200)과 칩들(310, 410, 350, 450)을 서로 전기적으로 연결시키는 접속 부재로 내측 커넥터(inner connector: 500)들을 더 포함하여 구성될 수 있다.
내측 커넥터(500)들의 일부는 베이스 모듈(200)과 좌하단칩(310)을 전기적으로 접속시키도록, 베이스 모듈(200)과 좌하단칩(310) 사이에 도입될 수 있다. 내측 커넥터(500)들의 다른 일부는 베이스 모듈(200)과 우하단칩(350) 사이, 베이스 모듈(200)과 좌상단칩(410) 사이, 및 베이스 모듈(200)과 우상단칩(450) 사이에 더 도입될 수 있다. 내측 커넥터(500)들은 도전성 범프(bump) 형태로 도입될 수 있다.
베이스 모듈(200)은 패키지 기판(100)과 일정 간격 수직하게 이격되도록 배치될 수 있다. 좌하단칩(310) 및 우하단칩(350)은 서로 이격되면서, 패키지 기판(100)과 베이스 모듈(200) 사이에 배치될 수 있다. 좌상단칩(410)과 우상단칩(450)은 서로 이격되면서, 베이스 모듈(200) 상에 배치될 수 있다. 베이스 모듈(200)을 사이에 두고, 좌하단칩(310)은 좌상단칩(410)과 일부 부분이 상하로 서로 중첩되도록 배치될 수 있다.
도 1을 참조하면, 베이스 모듈(200)은 중단칩(210), 밀봉층(290), 관통비아(230: through via)들, 제1 및 제2재배선층들(260, 280: RDL: redistribution layer)을 포함하여 구성될 수 있다. 베이스 모듈(200)은, 밀봉층(290)에 의해서 중단칩(210)과 관통비아(230)들이 하나의 부재로 모듈화된 부재일 수 있다. 베이스 모듈(200)은 좌상단칩(410) 및 우상단칩(450)이 그 상에 스택되는 베이스 구조를 제공하는 부재일 수 있다.
밀봉층(290)은 중단칩(210)을 밀봉하여 보호하는 층으로 형성될 수 있다. 밀봉층(290)은 다양한 밀봉재를 포함하여 형성될 수 있다. 밀봉층(290)은 에폭시 몰딩재(EMC: Epoxy Molding Compound)를 몰딩(molding)하여 형성될 수 있다. 밀봉층(290)은 중단칩(210)의 일 표면(210S)을 노출하도록 몰딩될 수 있다. 밀봉층(290)에 노출되는 중단칩(210)의 표면(210S)이 패키지 기판(100)을 바라보도록, 베이스 모듈(200)은 패키지 기판(100) 상에 배치될 수 있다. 밀봉층(290)은 패키지 밀봉층(190)과 구분되는 층으로서, 베이스 모듈(200)을 형상을 제공하는 베이스 밀봉층으로 형성될 수 있다. 패키지 밀봉층(190)은 패키지 기판(100)을 덮는 밀봉층으로 형성되고, 베이스 모듈(200), 좌하단칩(310), 좌상단칩(410), 우하단칩(350), 및 우상단칩(450)을 덮어 보호하는 층으로 형성될 수 있다. 패키지 밀봉층(190) 또한 EMC를 몰딩하여 형성될 수 있다.
도 2는 도 1의 베이스 모듈(200)의 중단칩(210) 및 관통비아(230)들의 배치 형상를 보여주는 개략적인 평면도이다. 도 3은 도 1의 베이스 모듈(200)의 재배선층들(260, 280)의 패턴 형상을 보여주는 개략적인 평면도이다. 도 2 및 도 3은 도 1의 베이스 모듈(200)을 제1방향(V1)으로 바라본 개략적인 평면도들이다.
도 2 및 도 1을 참조하면, 베이스 모듈(200)은 중단칩(210)과, 중단칩(210)에 이격되도록 배치된 복수 개의 관통비아(230)들을 포함하여 구성된다. 중단칩(210)은 제1중단칩패드(221) 및 제2중단칩패드(222)를 표면(210S)에 배치한 반도체 칩으로 도입될 수 있다. 도 2는 제1중단칩패드(221) 및 제2중단칩패드(222)이 서로 인근하여 배치된 형상을 묘사하고 있지만, 더 많은 추가의 중단칩패드들이 제1중단칩패드(221) 및 제2중단칩패드(222) 주위의 표면(210S) 부분에 더 배치될 수 있다.
제1중단칩패드(221) 및 제2중단칩패드(222)들은 중단칩(210)에 데이터 신호(data signal)들이 접속되는 접속 단자들로 구비될 수 있다. 다른 칩들, 예컨대, 좌하단칩(310), 우하단칩(350), 좌상단칩(410), 및 우상단칩(450)은, 제1 및 제2재배선층들(260, 280)을 경유하여, 제1중단칩패드(221) 및 제2중단칩패드(222)들에 전기적으로 연결되거나 접속될 수 있다. 제1중단칩패드(221) 및 제2중단칩패드(222)들은, 중단칩(210)이 다른 칩들(310, 350, 410, 450)과 서로 데이터 신호를 교환하는 접속 단자들일 수 있다.
와이어본딩패드(225)가 제1중단칩패드(221) 및 제2중단칩패드(222)와 이격된 위치에 더 배치될 수 있다. 와이어본딩패드(225)는 전기적 접속 수단으로서 본딩와이어(150)가 연결되는 접속 단자로 도입될 수 있다. 본딩와이어(150)가 와이어본딩패드(225)를 패키지 기판(100)에 전기적으로 연결함으로써, 중단칩(210)은 패키지 기판(100)에 전기적으로 접속될 수 있다. 와이어본딩패드(225) 주위의 표면(210S) 부분, 또는 제1중단칩패드(221) 및 제2중단칩패드(222) 주위의 표면(210S) 부분에, 추가적인 와이어본딩패드들이 더 배치될 수 있다.
관통비아(230)들이 중단칩(210)과 이격된 위치에 배치된다. 관통비아(230)는 밀봉층(290)을 실질적으로 수직하게 상하로 관통하는 수직 전극으로 형성될 수 있다. 관통비아(230)는 구리(Cu)와 같은 도전 물질을 포함하여 형성될 수 있다. 관통비아(230)들 중 제1 및 제2관통비아들(231, 232)은 좌상단칩(410)에 접속되는 위치에 배치될 수 있다. 관통비아(230)들 중 제3 및 제4관통비아들(233, 234)은 우상단칩(450)에 접속되는 위치에 배치될 수 있다. 관통비아(230)는 좌상단칩(410)이나 우상단칩(450)이 중단칩(210)에 접속하는 경로들의 일부 부분을 제공하는 접속 부재로 도입될 수 있다.
도 3을 참조하면, 제1 및 제2재배선층들(260, 280)이 중단칩의 표면(210S)을 지나 밀봉층(290)의 표면(290S)에까지 연장되도록 형성된다. 제1재배선층(260)은 제1중단칩패드(221)에 중첩되도록 연장되어, 제1중단칩패드(221)에 전기적으로 접속하는 도전 패턴으로 형성될 수 있다. 제1재배선층(260)은 제1관통비아(231) 및 제3관통비아(233)에 중첩되도록 더 연장되어, 제1관통비아(231) 및 제3관통비아(233)에 전기적으로 접속하는 도전 패턴으로 형성될 수 있다. 제2재배선층(280)은 제2중단칩패드(222)에 중첩되도록 연장되어, 제2중단칩패드(222)에 전기적으로 접속하는 도전 패턴으로 형성될 수 있다. 제2재배선층(280)은 제2관통비아(232) 및 제4관통비아(234)에 중첩되도록 더 연장되어, 제2관통비아(232) 및 제4관통비아(234)에 전기적으로 접속하는 도전 패턴으로 형성될 수 있다. 제1재배선층(260)은 제1관통비아(231)와, 제1중단칩패드(221), 및 제3관통비아(233)를 서로 연결시키고, 제2재배선층(280)은 제2관통비아(232)와, 제2중단칩패드(222), 및 제4관통비아(234)를 서로 연결시킨다.
제1관통비아(231)는 중단칩(210)의 제1중단칩패드(221)에 대응되고, 제1재배선층(260)을 통해서 제1중단칩패드(221)에 전기적으로 연결될 수 있다. 제2관통비아(231)는 중단칩(210)의 제2중단칩패드(222)에 대응되고, 제2중단칩패드(222)에 제2재배선층(280)을 통해서 전기적으로 연결된다. 제3관통비아(233)는 제1중단칩패드(221)에 대응되고, 제1재배선층(260)은 제1중단칩패드(221)에 제3관통비아(233)가 연결되도록 더 연장될 수 있다. 제4관통비아(234)는 제2중단칩패드(222)에 대응되고, 제2재배선층(280)은 제2중단칩패드(222)에 제4관통비아(234)가 연결되도록 더 연장될 수 있다.
제3관통비아(233)는 중단칩(210)을 사이에 두고 제2관통비아(232)의 반대측에 위치할 수 있다. 제4관통비아(234)는 중단칩(210)을 사이에 두고 제1관통비아(231)의 반대측에 위치할 수 있다. 제3관통비아(233)은 제4관통비아(234)와 제2중단칩패드(222) 사이에 배치될 수 있다.
도 3 및 도 2를 참조하면, 제1중단칩패드(221)는 제2중단칩패드(222)보다 제1관통비아(231)에 더 가까이 위치하도록 배치된다. 제2관통비아(232)는 제1관통비아(231)와 제1중단칩패드(221) 사이에 위치하도록 배치된다. 이러한 제1 및 제2관통비아들(231, 232)과 제1 및 제2중단칩패드들(221, 222)의 위치 관계는, 중단칩(210)과 좌상단칩(도 1의 410)을 서로 전기적으로 접속시키기 위해 요구된다. 이에 대해서는 이후에 보다 상세하게 설명한다.
제1재배선층(260)은 제1중단칩패드(221)와 제1관통비아(231)를 서로 연결하기 위해서, 중간에 위치하는 제2관통비아(232)를 우회하면서 연장될 수 있다. 제2재배선층(280)은 제2중단칩패드(222)와 제2관통비아(232)를 서로 연결하기 위해서, 중간에 위치하는 제1중단칩패드(221)를 우회하면서 연장될 수 있다. 제2중단칩패드(222)과 제1중단칩패드(221) 사이에 추가의 중단칩패드(도시되지 않음)들이 더 배치된 경우에, 제1 및 제2재배선층들(260, 280)은 추가의 중단칩패드들을 우회하도록 더 연장될 수 있다.
도 4는 도 1의 베이스 모듈(200)에 좌하단칩(310)이 접속하는 부분을 보여주는 개략적인 평면도이다. 도 4의 베이스 모듈(200)의 평면 형상은 도 1의 베이스 모듈(200)을 제1방향(V1)으로 바라본 평면 형상을 보여주고, 도 4의 좌하단칩(310)의 평면 형상은 도 1의 좌하단칩(310)을 제2방향(V2)으로 바라본 평면 형상을 보여준다. 제1방향(V1)과 제2방향(V2)는 서로 반대되는 방향들을 각각 지시한다.
도 4, 도 3 및 도 1을 참조하면, 제1 및 제2재배선층들(260, 280)은 제1, 및 제2접속부들(260-1, 280-1)을 각각 제공하도록 더 연장될 수 있다. 제1, 및 제2접속부들(260-1, 280-1)은 좌하단칩(310)이 전기적으로 접속하는 부분들로 제공된다. 좌하단칩(310)은 제1, 및 제2접속부들(260-1, 280-1)에 전기적으로 접속함으로써, 제1 및 제2재배선층들(260, 280)을 경유하여 중단칩(210)에 전기적으로 연결될 수 있다.
좌하단칩(310)은 제1좌하단칩패드(321)와 제2좌하단칩패드(322)를 표면(310S)에 배치한 반도체 칩일 수 있다. 제1좌하단칩패드(321)와 제2좌하단칩패드(322)는 좌하단칩(310)에 데이터 신호들이 접속하는 전기적 접속 단자들로 구비될 수 있다. 제1좌하단칩패드(321)와 제2좌하단칩패드(322)는 중단칩(210)의 제1 및 제2중단칩패드들(221, 222)에 각각 접속하는 접속 단자들일 수 있다.
제1좌하단칩패드(321)는 제1중단칩패드(221)에 대응되고, 제1재배선층(260)을 경유하여 제1중단칩패드(221)에 전기적으로 연결되는 접속 단자일 수 있다. 제1좌하단칩패드(321)는 내측 커넥터(500)에 의해서 제1접속부(260-1)에 전기적으로 접속될 수 있다. 제1접속부(260-1)가 제1좌하단칩패드(321)에 수직하게 중첩되도록, 좌하단칩(310)이 베이스 모듈(200) 아래에 배치될 수 있다.
제2좌하단칩패드(322)는 제2중단칩패드(222)에 대응되고, 제2재배선층(280)을 경유하여 제2중단칩패드(222)에 전기적으로 접속되는 접속 단자일 수 있다. 제2좌하단칩패드(322)는 내측 커넥터(500)에 의해 제2접속부(280-1)에 연결된다. 제2접속부(280-1)가 제2좌하단칩패드(322)에 중첩되도록, 제2접속부(280-1)는 제1접속부(260-1)와 제2관통비아(232) 사이에 위치하도록 배치될 수 있다.
좌하단칩(310)은 표면(310S)이 베이스 모듈(200)을 바라보도록 패키지 기판(100) 상에 배치될 수 있다. 좌하단칩의 표면(310S) 일부 부분이 중단칩의 표면(210S)을 바라보도록, 좌하단칩(310)은 중단칩(210)에 부분적으로 중첩될 수 있다. 좌하단칩의 표면(310S)과 중단칩의 표면(210S)이 서로 마주보면서 좌하단칩(310)에 베이스 모듈(200)이 스택되므로, 제1좌하단칩패드(321)는 제2중단칩패드(222)보다 제1중단칩패드(221)에 더 가까이 위치한다. 제2좌하단칩패드(322)는 제1좌하단칩패드(321)보다 제1중단칩패드(221)에 더 멀리 위치한다.
이에 따라, 도 4에서 제시된 것과 같이, 좌측에 제2좌하단칩패드(322)가 배치되고, 우측에 제1좌하단칩패드(321)가 배치된 제2 및 제1좌하단칩패드들(322, 321)의 배치 순서는, 좌측에 제1중단칩패드(221)이 배치되고 우측에 제2중단칩패드(222)가 배치된 제1 및 제2중단칩패드들(221, 222)의 배치 순서와는 서로 배치 방향이 반대가 된다. 이와 같이 배치 순서들이 서로 반대이므로, 제1좌하단칩패드(321)가 제1중단칩패드(221)에 접속하기 위해서, 제1접속부(260-1)와 제2접속부(280-1)는 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와 반대가 되는 배치 순서로 배치될 수 있다. 이와 같이, 제1 및 제2재배선층들(260, 280)은, 제1 및 제2접속부들(260-1, 280-1)의 배치 순서가 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와 반대가 되도록 각각 연장된다.
도 5는 도 1의 베이스 모듈(200)에 우하단칩(350)이 접속하는 부분을 보여주는 개략적인 평면도이다. 도 5의 베이스 모듈(200)의 평면 형상은 도 1의 베이스 모듈(200)을 제1방향(V1)으로 바라본 평면 형상을 보여주고, 도 5의 우하단칩(350)의 평면 형상은 도 1의 우하단칩(350)을 제2방향(V2)으로 바라본 평면 형상을 보여준다.
도 5, 도 3 및 도 1을 참조하면, 제1 및 제2재배선층들(260, 280)은 제3 및 제4접속부들(260-2, 280-2)을 각각 제공하도록 더 연장될 수 있다. 제3 및 제4접속부들(260-2, 280-2)은 우하단칩(350)이 전기적으로 접속하는 부분들로 제공된다. 우하단칩(350)은 제3 및 제4접속부들(260-2, 280-2)에 전기적으로 접속함으로써, 제1 및 제2재배선층들(260, 280)을 경유하여 중단칩(210)에 전기적으로 연결될 수 있다.
우하단칩(350)은 제1우하단칩패드(361)와 제2우하단칩패드(362)를 표면(350S)에 배치한 반도체 칩일 수 있다. 제1우하단칩패드(361)와 제2우하단칩패드(362)는 우하단칩(350)에 데이터 신호들이 접속하는 접속 단자들로 구비될 수 있다. 제1우하단칩패드(361)와 제2우하단칩패드(362)는 중단칩(210)의 제1 및 제2중단칩패드들(221, 222)에 각각 접속하는 접속 단자들일 수 있다.
제1우하단칩패드(361)는 제1중단칩패드(221) 및 제1좌하단칩패드(321)에 대응되고, 제1재배선층(260)을 경유하여 제1중단칩패드(221) 및 제1좌하단칩패드(321)에 전기적으로 연결되는 접속 단자일 수 있다. 제1우하단칩패드(361)는 내측 커넥터(500)에 의해서 제3접속부(260-2)에 전기적으로 접속되므로, 제1재배선층(260)을 경유하여 제1중단칩패드(221)에 접속될 수 있다. 제3접속부(260-2)가 제1우하단칩패드(361)에 수직하게 중첩되도록, 우하단칩(350)이 베이스 모듈(200) 아래에 배치될 수 있다.
제2우하단칩패드(362)는 제2중단칩패드(222) 및 제2좌하단칩패드(322)에 대응되고, 제2재배선층(280)을 경유하여 제2중단칩패드(222) 및 제2좌하단칩패드(322)에 전기적으로 접속되는 접속 단자일 수 있다. 제2우하단칩패드(362)는 내측 커넥터(500)에 의해 제4접속부(280-2)에 연결되므로, 제2재배선층(280)을 경유하여 제2중단칩패드(222)에 접속될 수 있다. 제4접속부(280-2)가 제2우하단칩패드(362)에 중첩되도록, 제4접속부(280-2)는 제3접속부(260-2)와 제3관통비아(233) 사이에 위치하도록 배치될 수 있다.
우하단칩(350)은 표면(350S)이 베이스 모듈(200)을 바라보도록 패키지 기판(100) 상에 배치될 수 있다. 우하단칩의 표면(350S) 일부 부분이 중단칩의 표면(210S)을 바라보도록, 우하단칩(350)은 중단칩(210)에 부분적으로 중첩될 수 있다. 우하단칩의 표면(350S)과 중단칩의 표면(210S)이 서로 마주보면서 우하단칩(350)에 베이스 모듈(200)이 스택되므로, 제1우하단칩패드(361)는 제1중단칩패드(221)보다 제2중단칩패드(222)에 더 가까이 배치된다. 제2우하단칩패드(362)는 제1우하단칩패드(361)보다 제2중단칩패드(222)에 더 가까이 배치된다.
이에 따라, 도 5에서 제시된 것과 같이, 좌측의 제2우하단칩패드(362)와 우측의 제1우하단칩패드(361)의 배치 순서는, 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와는 반대가 된다. 제1우하단칩패드(361)가 제1중단칩패드(221)에 접속하기 위해서, 제1 및 제2재배선층들(260, 280)은 제3접속부(260-2)와 제4접속부(280-2)의 배치 순서가 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와 반대가 되도록 각각 연장된다.
도 6는 도 1의 베이스 모듈(200)에 좌상단칩(410)이 접속하는 부분을 보여주는 개략적인 평면도이다. 도 6의 베이스 모듈(200) 및 좌상단칩(410)의 평면 형상들은 도 1의 베이스 모듈(200)을 제1방향(V1)으로 바라본 평면 형상들을 각각 보여준다.
도 6, 도 3 및 도 1을 참조하면, 좌상단칩(410)은 제1 및 제2관통비아들(231, 232)에 접속함으로써, 제1 및 제2재배선층들(260, 280)을 경유하여 중단칩(210)에 전기적으로 연결될 수 있다. 좌상단칩(410)은 제1좌상단칩패드(421)와 제2좌상단칩패드(422)를 표면(410S)에 배치한 반도체 칩일 수 있다.
제1좌상단칩패드(421)와 제2좌상단칩패드(422)는 좌상단칩(410)에 데이터 신호들을 접속하는 전기적 접속 단자들로 구비될 수 있다. 제1좌상단칩패드(421)는 제1중단칩패드(221)에 대응되는 접속단자이고, 제1재배선층(260)을 경유하여 제1중단칩패드(221)에 전기적으로 연결되는 접속 단자일 수 있다. 제1좌상단칩패드(421)는 제1좌하단칩패드(321) 및 제1우하단칩패드(361)에 대응되고, 제1재배선층(260)을 경유하여 제1좌하단칩패드(321) 및 제1우하단칩패드(361)에 연결될 수 있다.
제2좌상단칩패드(422)는 제2중단칩패드(222), 제2좌하단칩패드(322) 및 제2우하단칩패드(362)에 대응되고, 제2중단칩패드(222), 제2좌하단칩패드(322) 및 제2우하단칩패드(362)에 제2재배선층(280)을 통해서 전기적으로 접속되는 접속 단자일 수 있다.
제1좌상단칩패드(421) 및 제2좌상단칩패드(422)는 내측 커넥터(500)들에 의해서 제1 및 제2관통비아들(231, 232)에 각각 전기적으로 접속될 수 있다. 제1좌상단칩패드(421) 및 제2좌상단칩패드(422)가 제1 및 제2관통비아들(231, 232)에 수직하게 각각 중첩되도록, 좌상단칩(410)이 베이스 모듈(200) 상에 배치될 수 있다.
좌상단칩(410)은 표면(410S)이 베이스 모듈(200)을 바라보도록 베이스 모듈(200) 상에 배치될 수 있다. 좌상단칩의 표면(410S)과 중단칩의 표면(210S)이 동일한 방향을 바라보도록 배치되고 있으므로, 제1좌상단칩패드(421)와 제2좌상단칩패드(422)의 배치 순서가 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와는 실질적으로 동일할 수 있다. 제1좌상단칩패드(421)는 제2중단칩패드(222)보다 제1중단칩패드(221)에 더 가까이 배치된다. 제2좌상단칩패드(422)는 제1좌상단칩패드(421)보다 제1중단칩패드(221)에 더 가까이 배치된다.
도 6 및 도 4를 참조하면, 제1좌상단칩패드(421)와 제2좌상단칩패드(422)의 배치 순서는 제1좌하단칩패드(321)와 제2좌하단칩패드(322)의 배치 순서와는 반대이다. 제1좌하단칩패드(321)는 제1접속부(260-1)에 접속되고 있다. 제1접속부(260-1)와 제2접속부(280-1)의 배치 순서가 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와 반대이므로, 제1좌상단칩패드(421)는 제1좌하단칩패드(321)와 제1재배선층(260)을 공유하면서, 제1중단칩패드(221)에 연결될 수 있다.
도 7은 도 1의 베이스 모듈(200)에 우상단칩(450)이 접속하는 부분을 보여주는 개략적인 평면도이다. 도 7의 베이스 모듈(200) 및 우상단칩(450)의 평면 형상들은 도 1의 베이스 모듈(200)을 제1방향(V1)으로 바라본 평면 형상들을 각각 보여준다.
도 7, 도 3 및 도 1을 참조하면, 우상단칩(450)은 제3 및 제4관통비아들(233, 234)에 접속함으로써, 제1 및 제2재배선층들(260, 280)을 경유하여 중단칩(210)에 전기적으로 연결될 수 있다. 우상단칩(450)은 제1우상단칩패드(461)와 제2우상단칩패드(462)를 표면(450S)에 배치한 반도체 칩일 수 있다.
제1우상단칩패드(461)와 제2우상단칩패드(462)는 우상단칩(450)에 데이터 신호들을 접속하는 전기적 접속 단자들일 수 있다. 제1우상단칩패드(461)는 제1중단칩패드(221)에 대응되는 접속단자이고, 제1재배선층(260)을 경유하여 제1중단칩패드(221)에 전기적으로 연결되는 접속 단자일 수 있다. 제1우상단칩패드(461)는 제1좌하단칩패드(321), 제1우하단칩패드(361), 및 제1좌상단칩패드(421)에 대응되고, 제1재배선층(260)을 경유하여 제1좌하단칩패드(321), 제1우하단칩패드(361) 및 제1좌상단칩패드(421)에 전기적으로 연결될 수 있다.
제2우상단칩패드(462)는 제2중단칩패드(222), 제2좌하단칩패드(322), 제2우하단칩패드(362), 및 제2좌상단칩패드(422)에 대응되고, 제2중단칩패드(222), 제2좌하단칩패드(322), 제2우하단칩패드(362), 및 제2좌상단칩패드(422)에 제2재배선층(280)을 통해서 전기적으로 접속되는 접속 단자일 수 있다.
제1우상단칩패드(461) 및 제2우상단칩패드(462)는 내측 커넥터(500)들에 의해서 제3 및 제4관통비아들(233, 234)에 각각 전기적으로 접속될 수 있다. 제1우상단칩패드(461) 및 제2우상단칩패드(462)가 제3 및 제4관통비아들(233, 234)에 수직하게 각각 중첩되도록, 우상단칩(450)이 베이스 모듈(200) 상에 배치될 수 있다.
우상단칩(450)은 표면(450S)이 베이스 모듈(200)을 바라보도록 베이스 모듈(200) 상에 배치될 수 있다. 우상단칩의 표면(450S)과 중단칩의 표면(210S)이 동일한 방향을 바라보도록 배치되고 있으므로, 제1우상단칩패드(461)와 제2우상단칩패드(462)의 배치 순서는 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와는 실질적으로 동일하게 된다. 제1우상단칩패드(461)는 제2중단칩패드(222)보다 제1중단칩패드(221)에 더 가까이 배치된다. 제2우상단칩패드(462)는 제1우상단칩패드(461)보다 제1중단칩패드(221)에 더 가까이 배치된다.
도 7 및 도 5를 참조하면, 제1우상단칩패드(461)와 제2우상단칩패드(462)의 배치 순서는 제1우하단칩패드(361)와 제2우하단칩패드(362)의 배치 순서와는 반대이다. 제1우하단칩패드(361)는 제3접속부(260-2)에 접속되고 있다. 제3접속부(260-2)와 제4접속부(280-2)의 배치 순서가 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와 반대이므로, 제1우상단칩패드(461)는 제1우하단칩패드(361)와 제1재배선층(260)을 공유하면서, 제1중단칩패드(221)에 연결될 수 있다.
일 예에서, 우상단칩(450)은 실질적으로 동작하지 않는 더미칩(dummy chip)으로 도입될 수도 있다. 더미칩은 좌상단칩(410)과 좌우 균형을 맞추기 위해서 도입되는 부재일 수 있다.
도 4 및 도 1을 다시 참조하면, 좌하단칩(310)과 중단칩(210)은 실질적으로 동일하게 구성된 반도체 칩들일 수 있다. 좌하단칩(310)과 중단칩(210)은 메모리 반도체 칩들로 구성될 수 있다. 중단칩(210)이 제1 및 제2중단칩패드들(221, 222)과 와이어본딩패드(225)를 포함하는 패드 배열을 포함하여 구성될 때, 좌하단칩(310)은 실질적으로 중단칩(210)과 동일한 패드 배열을 표면(310S)에 포함할 수 있다. 좌하단칩(310)은 제1 및 제2중단칩패드들(221, 222)에 각각 대응하는 제1 및 제2좌하단칩패드들(321, 322)을 표면(310S)에 구비하고, 와이어본딩패드(225)에 대응되는 와이어본딩패드(325)를 표면(310S)에 더 구비할 수 있다.
좌하단칩(310)은 제1 및 제2재배선층(260, 280)을 통해서 중단칩(210)에 접속되고, 중단칩(210)을 경유하여 본딩와이어(150)들에 접속되고, 연후에 본딩와이어(150)들을 통해 패키지 기판(100)에 접속된다. 따라서, 좌하단칩(310)에 구비된 와이어본딩패드(325)에는 별도의 본딩 와이어가 접속되지 않는다. 좌하단칩(310)이 중단칩(210)을 경유하여 패키지 기판(100)에 접속되므로, 중단칩(210)은 좌하단칩(310)에 데이터 신호가 전달되도록 제어하는 마스터 칩(master chip)으로 동작할 수 있다. 좌하단칩(310)은 중단칩(210)에 의해 동작이 제어되는 슬레이브 칩(slave chip)으로 동작할 수 있다.
좌하단칩(310)이 중단칩(210)과 실질적으로 동일한 패드 배열을 가지므로, 도 1에서와 같이, 좌하단칩의 표면(310S)이 중단칩의 표면(210S)이 바라보도록 패키지 기판(100)에 뒤집어져 배치되면서, 제2 및 제1좌하단칩패드들(322, 321)의 배치 순서는, 제1 및 제2중단칩패드들(221, 222)의 배치 순서와는 서로 배치 방향이 반대가 된다. 이러한 칩패드들의 배치 순서가 반대가 되는 것을 보상하기 위해서, 제1접속부(260-1)와 제2접속부(280-1)는 제1중단칩패드(221)와 제2중단칩패드(222)의 배치 순서와 반대가 되는 배치 순서로 배치된다.
도 5 및 도 1을 참조하면, 우하단칩(350)과 중단칩(210)은 실질적으로 동일하게 구성된 반도체 칩들일 수 있다. 우하단칩(350)은, 중단칩(210)의 제1 및 제2중단칩패드들(221, 222)과 와이어본딩패드(225)를 포함하는 패드 배열과 실질적으로 동일한 패드 배열을 표면(350S)에 구비할 수 있다. 우하단칩(350)은 중단칩의 와이어본딩패드(225)에 대응되는 와이어본딩패드(365)를 표면(350S)에 더 구비할 수 있다. 우하단칩(350)은 중단칩(210)에 의해 동작이 제어되는 또 하나의 슬레이브 칩으로 동작할 수 있다. 따라서, 우하단칩(350)에 구비된 와이어본딩패드(365)에는 별도의 본딩 와이어가 접속되지 않는다.
도 6 및 도 1을 참조하면, 좌상단칩(410)과 중단칩(210)은 실질적으로 동일하게 구성된 반도체 칩들일 수 있다. 좌상단칩(410)은, 중단칩(210)의 제1 및 제2중단칩패드들(221, 222)과 와이어본딩패드(225)를 포함하는 패드 배열과 실질적으로 동일한 패드 배열을 표면(410S)에 포함할 수 있다. 좌상단칩(410)은, 중단칩의 와이어본딩패드(225)에 대응되는 와이어본딩패드(425)를 표면(410S)에 더 구비할 수 있다. 좌상단칩(410)은 중단칩(210)에 의해 동작이 제어되는 또 하나의 슬레이브 칩으로 동작할 수 있다. 따라서, 좌상단칩(410)에 구비된 와이어본딩패드(425)에는 별도의 본딩 와이어가 접속되지 않는다.
도 7 및 도 1을 참조하면, 우상단칩(450)과 중단칩(210)은 실질적으로 동일하게 구성된 반도체 칩들일 수 있다. 우상단칩(450)은, 중단칩(210)의 제1 및 제2중단칩패드들(221, 222)과 와이어본딩패드(225)를 포함하는 패드 배열과 실질적으로 동일한 패드 배열을 표면(450S)에 포함할 수 있다. 우상단칩(450)은 중단칩(210)의 와이어본딩패드(225)에 대응되는 와이어본딩패드(465)를 표면(450S)에 더 구비할 수 있다. 우상단칩(450)은 중단칩(210)에 의해 동작이 제어되는 또 하나의 슬레이브 칩으로 동작할 수 있다. 따라서, 우상단칩(450)에 구비된 와이어본딩패드(465)에는 별도의 본딩 와이어가 접속되지 않는다.
이와 같이, 좌하단칩(310), 좌상단칩(410), 우하단칩(350), 및 우상단칩(450)들은, 중단층(210)을 경유하여 패키지 기판(100)에 접속된다. 좌하단칩(310), 좌상단칩(410), 우하단칩(350), 및 우상단칩(450)들은 패키지 기판(100)에 직접적으로 접속되지는 않는다. 베이스 모듈(200)은, 좌하단칩(310)과 우하단칩(350)이 중단칩(210)에 접속하는 경로들을 제1 및 제2재배선층들(260, 280)로 제공한다. 베이스 모듈(200)은, 좌상단칩(410)과 우상단칩(450)이 중단칩(210)에 접속하는 경로들을 관통비아(230)들, 및 제1 및 제2재배선층들(260, 280)로 제공한다.
도 1을 다시 참조하면, 패키지 기판(100)은 관통 슬릿(through slit: 105)을 포함하여 구성될 수 있다. 중단칩(210)의 와이어본딩패드(225)에 중첩된 패키지 기판(100) 부분에 관통 슬릿(105)이 구비될 수 있다. 패키지 기판(100)은 베이스 모듈(200)을 바라보는 제1표면(101)과 반대측의 제2표면(102)를 포함할 수 있다. 관통 슬릿(105)은 제1표면(101)으로부터 제2표면(102)으로 이어져 관통하는 홀(hole) 또는 관통하는 오프닝(opening) 형태로 구비될 수 있다. 패키지 기판(100)은 제2표면에 본드 핑거(bond finger: 151)들을 더 포함하도록 구성될 수 있다.
본딩 와이어(150)가 와이어본딩패드(225)와 본드 핑거(151)를 연결한다. 베이스 모듈(200)이 패키지 기판의 제1표면(101) 상에 배치되므로, 와이어본딩패드(225)는 패키지 기판의 제1표면(101) 상에 위치한다. 와이어본딩패드(225)를 반대측에 위치하는 패키지 기판의 제2표면(102)에 위치하는 본드 핑거(151)에 연결시키기 위해서, 본딩 와이어(150)는 관통 슬릿(105)을 통과하도록 연장된다. 좌하단칩(310)과 우하단칩(350)은 관통 슬릿(105)을 사이에 두고 서로 이격되도록 패키지 기판의 제1표면(101)에 배치된다. 본딩 와이어(150)는 좌하단칩(310)과 우하단칩(350) 사이 공간을 지나 관통 슬릿(105)을 통과하도록 연장된다.
패키지 밀봉층(190)은 관통 슬릿(105)을 채우도록 더 연장되고, 패키지 밀봉층(190)은 본딩 와이어(150) 및 본드 핑거(151)를 덮어 절연할 수 있다. 패키지 기판(100)은 본드 핑거(151)와 이격된 볼 랜드(ball land: 159)를 제2표면(102)에 더 포함하도록 구성될 수 있다. 볼 랜드(159)에 솔더 볼(solder ball)가 같은 외측 커넥터(109)가 접속될 수 있다.
도 1을 참조하면, 일 예에서 반도체 패키지는 베이스 모듈(200)과 패키지 기판(100) 사이에 좌하단칩(310)이 배치되고, 베이스 모듈(200) 상에 좌상단칩(410)이 배치된 형태로 구성될 수 있다. 우하단칩(350) 및 우상단칩(450)은 배치되지 않고 생략될 수 있다. 베이스 모듈(200)은, 밀봉층(290)을 관통하고 좌상단칩(410)에 접속하는 관통비아(230)들을 포함하도록 구성될 수 있다. 베이스 모듈(200)은 중단칩(210)을 관통비아(230)들에 연결시키는 재배선층들(260, 280)을 더 포함하도록 구성될 수 있다. 재배선층들(260, 280)은 관통비아(230)들과 이격된 위치에 접속부들(260-1, 280-1)을 제공하도록 연장될 수 있다. 좌하단칩(310)이 접속부들(260-1, 280-1)에 접속한다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100: 패키지 기판,
105: 관통 슬릿,
150: 본딩 와이어,
200: 베이스 모듈,
210, 310, 350, 410, 450: 칩,
230: 관통비아,
260, 280: 재배선층.

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 중단칩을 포함한 베이스 모듈;
    상기 베이스 모듈과 상기 패키지 기판 사이에 배치된 좌하단칩, 및 우하단칩; 및
    상기 베이스 모듈 상에 배치된 좌상단칩을 포함하고,
    상기 중단칩은,
    제1, 및 제2중단칩패드들을 포함하고,
    상기 베이스 모듈은,
    상기 중단칩을 밀봉하는 밀봉층;
    상기 밀봉층을 관통하고, 상기 좌상단칩이 전기적으로 접속하는 제1, 및 제2관통비아들; 및
    상기 제1, 및 제2중단칩패드들을 상기 제1, 및 제2관통비아들에 각각 연결하도록 연장되고, 상기 좌하단칩, 및 우하단칩이 전기적으로 접속하는 제1, 및 제2재배선층들을 더 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1중단칩패드는
    상기 제2중단칩패드보다 상기 제1관통비아에 더 가까이 위치하도록 배치되고,
    상기 제2관통비아는
    상기 제1관통비아와 상기 제1중단칩패드 사이에 위치하도록 배치되고,
    상기 제1재배선층은
    상기 제2관통비아를 우회하면서 연장되고,
    상기 제2재배선층은
    상기 제1중단칩패드를 우회하면서 연장되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 좌하단칩은
    상기 제1중단칩패드에 대응되는 제1좌하단칩패드; 및
    상기 제2중단칩패드에 대응되는 제2좌하단칩패드;를 포함하고,
    상기 제1재배선층은
    상기 제1좌하단칩패드가 접속되는 제1접속부를 제공하고,
    상기 제1접속부는
    상기 제2관통비아와 상기 제1중단칩패드 사이에 위치하면서 상기 제1좌하단칩패드에 중첩되고,
    상기 제2재배선층은
    상기 제2좌하단칩패드가 접속되는 제2접속부를 제공하고,
    상기 제2접속부는
    상기 제1접속부와 상기 제2관통비아 사이에 위치하면서 상기 제2좌하단칩패드에 중첩되는 반도체 패키지.
  4. 제3항에 있어서,
    상기 좌하단칩은
    상기 제1좌하단칩패드가
    상기 제2중단칩패드보다 상기 제1중단칩패드에 더 가까이 위치하고,
    상기 제2좌하단칩패드가
    상기 제1좌하단칩패드보다 상기 제1중단칩패드에 더 멀리 위치하도록,
    상기 중단칩에 부분적으로 중첩되면서 배치된 반도체 패키지.
  5. 제3항에 있어서,
    상기 우하단칩은
    상기 제1중단칩패드, 및 상기 제1좌하단칩패드에 대응되고, 상기 제1중단패드보다 상기 제2중단칩패드에 더 가까이 배치된 제1우하단칩패드; 및
    상기 제2중단칩패드, 및 상기 제2좌하단칩패드에 대응되고, 상기 제1우하단칩패드보다 상기 제2중단칩패드에 더 가까이 배치된 제2우하단칩패드;를 포함하고,
    상기 제1재배선층은
    상기 제1우하단칩패드가 접속되는 제3접속부를 제공하도록 더 연장되고,
    상기 제3접속부는 상기 제1우하단칩패드에 중첩되고,
    상기 제2재배선층은
    상기 제2우하단칩패드가 접속되는 제4접속부를 제공하도록 더 연장되고,
    상기 제4접속부는 상기 제2우하단칩패드에 중첩되는 반도체 패키지.
  6. 제5항에 있어서,
    상기 베이스 모듈은,
    상기 제1관통비아에 대응되고, 상기 중단칩을 사이에 두고 상기 제2관통비아의 반대측에 위치하고, 상기 제1재배선층에 접속하는 제3관통비아; 및
    상기 제2관통비아에 대응되고, 상기 중단칩을 사이에 두고 상기 제1관통비아의 반대측에 위치하고, 상기 제2재배선층에 접속하는 제4관통비아;를 더 포함하고,
    상기 제3관통비아는
    상기 제2칩패드와 상기 제4관통비아 사이에 위치하도록 배치되는 반도체 패키지.
  7. 제6항에 있어서,
    상기 좌상단칩은
    상기 제1관통비아에 접속되고, 상기 제1중단칩패드, 상기 제1좌하단칩패드, 및 상기 제1우하단칩패드에 대응되는 제1좌상단칩패드; 및
    상기 제2관통비아에 접속되고, 상기 제2중단칩패드, 상기 제2좌하단칩패드, 및 상기 제2우하단칩패드에 대응되는 제2좌상단칩패드;를 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 좌상단칩에 이격되도록 상기 베이스 모듈 상에 배치되고,
    상기 제3관통비아에 접속되고, 상기 제1중단칩패드, 상기 제1좌하단칩패드, 상기 제1우하단칩패드, 및 상기 제1좌상단칩패드에 대응되는 제1우상단칩패드; 및
    상기 제4관통비아에 접속되고, 상기 제2중단칩패드, 상기 제2좌하단칩패드, 상기 제2우하단칩패드, 및 상기 제2좌상단칩패드에 대응되는 제2우상단칩패드;를 더 포함하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 제3, 및 제4관통비아들에 접속하는 더미칩을 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 좌상단칩을 상기 제1, 및 제2관통비아들에 연결시키는 도전성 범프들을 더 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 중단칩은
    상기 제1, 및 제2중단칩패드들에 이격되어 배치된 와이어본딩패드를 더 포함하고,
    상기 반도체 패키지는
    상기 패키지 기판과 상기 와이어본딩패드를 서로 연결시키는 본딩와이어를 더 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 패키지 기판은
    상기 와이어본딩패드에 중첩되는 부분에서 상기 패키지 기판을 관통하는 관통 슬릿; 및
    상기 관통 슬릿에 인근하는 상기 패키지 기판의 상기 베이스 모듈과 마주보는 표면과 반대되는 다른 표면에 배치된 본드 핑거를 더 포함하고,
    상기 본딩와이어는 상기 와이어본딩패드와 상기 본드 핑거를 연결하게 상기 관통 슬릿을 통과하도록 연장된 반도체 패키지.
  13. 제11항에 있어서,
    상기 좌하단칩은
    상기 제1, 및 제2중단칩패드들, 및 상기 와이어본딩패드의 패드 배열과 동일한 패드 배열을 가지는 반도체 패키지.
  14. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 중단칩을 포함한 베이스 모듈;
    상기 중단칩을 상기 패키지 기판에 접속시키는 본딩와이어;
    상기 베이스 모듈과 상기 패키지 기판 사이에 배치된 좌하단칩; 및
    상기 베이스 모듈 상에 배치된 좌상단칩을 포함하고,
    상기 중단칩은,
    제1, 및 제2중단칩패드들; 및
    상기 제1, 및 제2중단칩패드들과 이격되도록 배치되고, 상기 본딩와이어가 접속되는 와이어본딩패드를 포함하고,
    상기 좌하단칩은,
    상기 제1중단칩패드에 대응되는 제1좌하단칩패드; 및
    상기 제2중단칩패드에 대응되는 제2좌하단칩패드를 포함하고,
    상기 좌상단칩은,
    상기 제1중단칩패드에 대응되는 제1좌상단칩패드; 및
    상기 제2중단칩패드에 대응되는 제2좌상단칩패드를 포함하고,
    상기 베이스 모듈은,
    상기 중단칩을 밀봉하는 밀봉층;
    상기 밀봉층을 관통하고, 상기 제1, 및 제2좌상단칩패드들이 각각 접속하는 제1, 및 제2관통비아들;
    상기 제1중단칩패드를 상기 제1관통비아에 연결시키고, 상기 제1관통비아와 이격된 위치에 상기 제1좌하단칩패드가 접속하는 제1접속부를 제공하도록 연장된 제1재배선층; 및
    상기 제2중단칩패드를 상기 제2관통비아에 연결시키고, 상기 제2관통비아와 상기 제1접속부 사이에 상기 제2좌하단칩패드가 접속하는 제2접속부를 제공하도록 연장된 제2재배선층을 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 제1중단칩패드는
    상기 제2중단칩패드보다 상기 제1관통비아에 더 가까이 위치하도록 배치되고,
    상기 제2관통비아는
    상기 제1관통비아와 상기 제1중단칩패드 사이에 위치하도록 배치되고,
    상기 제1재배선층은
    상기 제2관통비아를 우회하면서 연장되고,
    상기 제2재배선층은
    상기 제1중단칩패드를 우회하면서 연장되는 반도체 패키지.
  16. 제15항에 있어서,
    상기 좌하단칩은
    상기 제1좌하단칩패드가 상기 제2중단칩패드보다 상기 제1중단칩패드에 더 가까이 위치하고,
    상기 제2좌하단칩패드가 상기 제1좌하단칩패드보다 상기 제1중단칩패드에 더 멀리 위치하도록,
    상기 중단칩에 부분적으로 중첩되면서 배치된 반도체 패키지.
  17. 제14항에 있어서,
    상기 좌상단칩을 상기 제1, 및 제2관통비아들에 연결시키는 도전성 범프들을 더 포함하는 반도체 패키지.
  18. 제14항에 있어서,
    상기 패키지 기판은
    상기 와이어본딩패드에 중첩되는 부분에서 상기 패키지 기판을 관통하는 관통 슬릿; 및
    상기 관통 슬릿에 인근하는 상기 패키지 기판의 상기 베이스 모듈과 마주보는 표면과 반대되는 다른 표면에 배치된 본드 핑거를 더 포함하고,
    상기 본딩와이어는
    상기 와이어본딩패드와 상기 본드 핑거를 연결하게 상기 관통 슬릿을 통과하도록 연장된 반도체 패키지.
  19. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 중단칩을 포함한 베이스 모듈;
    상기 중단칩을 상기 패키지 기판에 접속시키는 본딩와이어;
    상기 베이스 모듈과 상기 패키지 기판 사이에 배치된 좌하단칩; 및
    상기 베이스 모듈 상에 배치된 좌상단칩을 포함하고,
    상기 베이스 모듈은,
    상기 중단칩을 밀봉하는 밀봉층;
    상기 밀봉층을 관통하고, 상기 좌상단칩에 접속하는 관통비아들; 및
    상기 중단칩을 상기 관통비아들에 연결시키고, 상기 관통비아들과 이격된 위치에 상기 좌하단칩이 접속하는 접속부들을 제공하도록 연장된 재배선층들을 포함하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 패키지 기판은
    상기 패키지 기판을 관통하는 관통 슬릿; 및
    상기 관통 슬릿에 인근하는 상기 패키지 기판의 상기 베이스 모듈과 마주보는 표면과 반대되는 다른 표면에 배치된 본드 핑거를 더 포함하고,
    상기 반도체 패키지는
    상기 중단칩과 상기 본드 핑거를 연결하게 상기 관통 슬릿을 통과하도록 연장된 본딩와이어를 더 포함하는 반도체 패키지.
KR1020200010124A 2020-01-28 2020-01-28 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지 KR20210096532A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200010124A KR20210096532A (ko) 2020-01-28 2020-01-28 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지
US16/899,149 US11233033B2 (en) 2020-01-28 2020-06-11 Semiconductor packages including chips stacked on a base module
CN202010595306.1A CN113257787A (zh) 2020-01-28 2020-06-28 包括层叠在基础模块上的芯片的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200010124A KR20210096532A (ko) 2020-01-28 2020-01-28 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20210096532A true KR20210096532A (ko) 2021-08-05

Family

ID=76970848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200010124A KR20210096532A (ko) 2020-01-28 2020-01-28 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지

Country Status (3)

Country Link
US (1) US11233033B2 (ko)
KR (1) KR20210096532A (ko)
CN (1) CN113257787A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11552045B2 (en) 2020-08-17 2023-01-10 Micron Technology, Inc. Semiconductor assemblies with redistribution structures for die stack signal routing
US11562987B2 (en) * 2021-04-16 2023-01-24 Micron Technology, Inc. Semiconductor devices with multiple substrates and die stacks

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101394203B1 (ko) 2011-12-29 2014-05-14 주식회사 네패스 적층형 반도체 패키지 및 그 제조 방법
US8686570B2 (en) * 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
KR20140049199A (ko) * 2012-10-16 2014-04-25 삼성전자주식회사 반도체 패키지
KR20150125960A (ko) 2013-02-27 2015-11-10 인벤사스 코포레이션 통합된 칩 구조들을 갖는 마이크로전자 패키지
US9337170B1 (en) * 2015-01-30 2016-05-10 Invensas Corporation Contact arrangements for stackable microelectronic package structures
US10319698B2 (en) * 2016-11-17 2019-06-11 Intel Corporation Microelectronic device package having alternately stacked die

Also Published As

Publication number Publication date
CN113257787A (zh) 2021-08-13
US11233033B2 (en) 2022-01-25
US20210233891A1 (en) 2021-07-29

Similar Documents

Publication Publication Date Title
KR102509052B1 (ko) 브리지 다이를 포함하는 스택 패키지
KR101766725B1 (ko) 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
US7994621B2 (en) Stacked semiconductor package
JP5559466B2 (ja) ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム
KR20200092566A (ko) 브리지 다이를 포함한 반도체 패키지
US10037938B2 (en) Semiconductor packages
US20140131854A1 (en) Multi-chip module connection by way of bridging blocks
KR20180130043A (ko) 칩 스택들을 가지는 반도체 패키지
KR102508552B1 (ko) 쓰루 몰드 비아를 포함하는 스택 패키지
KR102509048B1 (ko) 반도체 패키지
US9299685B2 (en) Multi-chip package having a logic chip disposed in a package substrate opening and connecting to an interposer
KR20210082030A (ko) 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
US8193637B2 (en) Semiconductor package and multi-chip package using the same
KR102653770B1 (ko) 인터포저 브리지를 포함한 스택 패키지
KR20180055566A (ko) 관통 실리콘 비아 기술을 적용한 반도체 패키지 및 제조 방법
KR20210090522A (ko) 인터포즈 브리지를 가진 모듈들이 스택된 반도체 패키지
KR20190094952A (ko) 반도체 패키지
KR102435517B1 (ko) 칩 스택 패키지
KR20210096532A (ko) 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지
KR102464066B1 (ko) 쓰루 몰드 비아를 포함하는 스택 패키지
KR20220006807A (ko) 적층 반도체 칩을 포함하는 반도체 패키지
US10658350B2 (en) Semiconductor package
KR20200107070A (ko) 하이브리드 와이어 본딩 구조를 포함한 스택 패키지
KR20200033020A (ko) 부분 중첩 반도체 다이 스택 패키지
KR20210006115A (ko) 적층 반도체 칩을 포함하는 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal