KR102464066B1 - 쓰루 몰드 비아를 포함하는 스택 패키지 - Google Patents

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Abstract

패키지 기판 상에 제1서브 패키지 및 제2서브 패키지가 스택된 스택 패키지를 제시한다. 제1서브 패키지는 제1반도체 칩에 X축 방향으로 이격된 접속용 제1쓰루 몰드 비아(TMV), 제1반도체 칩에 Y축 방향으로 이격된 바이패스(bypass)용 제1쓰루 몰드 비아, 및 제1반도체 칩과 접속용 제1쓰루 몰드 비아를 연결하는 재배선 패턴을 포함한다. 제2서브 패키지는 제2반도체 칩에 Y축 방향으로 이격된 접속용 제2쓰루 몰드 비아, 및 제2반도체 칩과 접속용 제2쓰루 몰드 비아를 연결하는 다른 재배선 패턴을 포함한다. 제2쓰루 몰드 비아가 제1바이패스용 제1쓰루 몰드 비아에 접속되도록 제2서브 패키지는 제1서브 패키지 상에 스택(stack)된다.

Description

쓰루 몰드 비아를 포함하는 스택 패키지{Stack package including through mold vias}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 쓰루 몰드 비아(TMV: Through Mold Via) 구조를 포함하는 스택 패키지에 관한 것이다.
현재의 반도체 패키지는 고밀도(high density) 및 고속 동작(high speed)을 구현하도록 요구되고 있다. 이러한 요구에 부합하기 위해서, 반도체 패키지에 복수의 채널(channel)들을 구비하여 밴드 대역폭(band width)을 증가시키고자 하는 시도들이 이루어지고 있다. 또한, 반도체 패키지는 보다 작은 폼 팩터(form factor)의 구조를 가지도록 요구되고 있다. 반도체 칩(chip)들을 수직하게 스택(stack)하여 고용량의 패키지 구조를 구현하고자 하는 시도들이 이루어지고 있다.
본 출원은 쓰루 몰드 비아(TMV) 구조를 포함하는 스택 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 제1외측 커넥터(connector) 및 제2외측 커넥터가 제1표면에 부착된 패키지 기판과, 상기 패키지 기판의 상기 제1표면에 반대되는 제2표면 상에 스택되고, 제1반도체 칩, 상기 제1반도체 칩에 X축 방향으로 이격되고, 상기 패키지 기판을 통해서 상기 제1외측 커넥터에 접속되는 접속용 제1쓰루 몰드 비아(TMV), 상기 제1반도체 칩에 Y축 방향으로 이격되고, 상기 패키지 기판을 통해서 상기 제2외측 커넥터에 접속되는 바이패스(bypass)용 제1쓰루 몰드 비아, 및 상기 제1반도체 칩을 접속용 제1쓰루 몰드 비아에 접속시키는 제1재배선 패턴을 포함하는 제1서브 패키지(sub package)와, 상기 제1서브 패키지에 스택(stack)되고, 제2반도체 칩에 Y축 방향으로 이격되고 상기 바이패스용 제1쓰루 몰드 비아에 접속되는 바이패스용 제2쓰루 몰드 비아, 및 상기 제2반도체 칩을 상기 접속용 제1쓰루 몰드 비아에 접속시키는 제2재배선 패턴을 포함하는 제2서브 패키지, 및 상기 제2서브 패키지에 스택되고, 제3반도체 칩, 및 상기 제3반도체 칩을 상기 바이패스용 제2쓰루 몰드 비아에 접속시키는 제3재배선 패턴을 포함하는 제3서브 패키지를 포함하는 스택 패키지를 제시한다.
본 출원의 일 관점은, 제1외측 커넥터(connector) 및 제2외측 커넥터가 제1표면에 부착된 패키지 기판과, 상기 패키지 기판의 상기 제1표면에 반대되는 제2표면 상에 스택되고, 제1반도체 칩, 상기 제1반도체 칩에 Y축 방향으로 이격되고, 상기 패키지 기판을 통해서 상기 제2외측 커넥터에 접속되는 바이패스(bypass)용 제1쓰루 몰드 비아, 및 상기 패키지 기판을 통해서 상기 제1외측 커넥터에 상기 제1반도체 칩을 접속시키는 제1재배선 패턴을 포함하는 제1서브 패키지(sub package)와, 상기 제1서브 패키지 상에 스택(stack)되고, 제3반도체 칩, 및 상기 제3반도체 칩을 상기 바이패스용 제1쓰루 몰드 비아에 접속시키는 제3재배선 패턴을 포함하는 제3서브 패키지를 포함하는 스택 패키지를 제시한다.
본 출원의 일 관점은, 제1외측 커넥터(connector) 및 제2외측 커넥터가 제1표면에 부착된 패키지 기판과, 상기 패키지 기판의 상기 제1표면에 반대되는 제2표면 상에 스택되고, 제1반도체 칩, 상기 제1반도체 칩의 측면들을 덮고, 상기 제1반도체 칩의 상기 패키지 기판의 상기 제2표면과 동일한 방향을 바라보는 제1표면을 드러내는 제2표면을 가지는 몰드층(molding layer), 상기 제1반도체 칩에 X축 방향으로 이격되고, 상기 몰드층을 관통하고, 상기는 패키지 기판을 통해서 상기 제1외측 커넥터에 접속되는 접속용 제1쓰루 몰드 비아(TMV), 상기 제1반도체 칩에 Y축 방향으로 이격되고, 상기 몰드층을 관통하고, 상기는 패키지 기판을 통해서 상기 제2외측 커넥터에 접속되는 바이패스(bypass)용 제1쓰루 몰드 비아, 상기 몰드층의 제2표면 상으로부터 상기 제1반도체 칩의 제1표면 상으로 연장되고, 상기 제1반도체 칩을 상기 접속용 제1쓰루 몰드 비아에 연결시키는 제1재배선 패턴을 포함하는 제1서브 패키지(sub package)와, 상기 제1서브 패키지에 스택(stack)되고, 제2반도체 칩에 Y축 방향으로 이격되고 상기 바이패스용 제1쓰루 몰드 비아에 접속되는 바이패스용 제2쓰루 몰드 비아, 및 상기 제2반도체 칩을 상기 접속용 제1쓰루 몰드 비아에 접속시키는 제2재배선 패턴을 포함하는 제2서브 패키지, 및 상기 제2서브 패키지에 스택되고, 제3반도체 칩, 및 상기 제3반도체 칩을 상기 바이패스용 제2쓰루 몰드 비아에 접속시키는 제3재배선 패턴을 포함하는 제3서브 패키지를 포함하는 스택 패키지를 제시한다.
본 출원의 실시예들에 따르면, 쓰루 몰드 비아(TMV) 구조를 포함하는 스택 패키지 구조를 제시할 수 있다.
도 1 내지 도 4는 일 예에 따른 제1서브 패키지(sub package)의 구조를 보여주는 도면들이다.
도 5 내지 도 8은 일 예에 따른 제2서브 패키지의 구조를 보여주는 도면들이다.
도 9 및 도 10은 일 예에 따른 스택 패키지의 단면 구조를 보여주는 도면들이다.
도 11 및 도 12는 일 예에 따른 스택 패키지의 단면 구조를 보여주는 도면들이다.
도 13은 일 예에 따른 스택 패키지의 패키지 기판의 외측 커넥터(connector)들의 배치를 보여주는 평면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 제1서브 패키지(200)의 X축 방향으로의 단면 구조(200(X))를 보여준다. 도 2는 도 1의 제1서브 패키지(200)의 Y축 방향으로의 단면 구조(200(Y))를 보여준다. X축 방향 및 Y축 방향은 동일한 평면 상에서 서로 다른 방향을 나타낸다. X축 방향 및 Y축 방향은 동일한 평면 상에서 서로 90도 각도로 다른 방향들을 예시적으로 나타낸다. 도 3은 도 1의 제1서브 패키지(200)의 제1몰드층(mold layer: 210)의 제1표면(211)에서 바라본 평면 구조(200(211))를 보여준다. 도 4는 도 1의 제1서브 패키지(200)의 제1몰드층(210)의 제2표면(212)에서 바라본 평면 구조(200(212))를 보여준다. 도 1은 도 3 및 도 4의 X축 방향으로의 X2-X2' 절단선을 따르는 단면 구조(200(X))를 보여주고, 도 2는 도 3 및 도 4의 Y축 방향으로의 Y2-Y2' 절단선을 따르는 단면 구조(200(Y))를 보여준다.
도 1을 참조하면, 제1서브 패키지(200)는 제1몰드층(210)에 에워싸인 제1반도체 칩(220)을 포함한 패키지 구조로 형성된다. 제1서브 패키지(200)는 제1몰드층(210)을 실질적으로 관통하는 제1쓰루 몰드 비아(230)들을 포함한다. 제1쓰루 몰드 비아(230)들은 제1몰드층(210)의 제1표면(211)로부터 제2표면(212)에 이르기까지 연장되는 도전 비아로 구비될 수 있다. 제1몰드층(210)의 제1표면(211)과 제2표면(212)은 서로 마주보는 표면들일 수 있다. 제1몰드층(210)의 제1표면(211)은 하면(bottom surface)일 수 있고, 제2표면(212)은 하면에 반대되는 상면(top surface)일 수 있다.
제1몰드층(210)은 제1반도체 칩(220)을 봉지하여, 제1반도체 칩(220)을 외부 환경으로부터 보호하는 층이다. 제1몰드층(210)은 다양한 봉지 물질(encapsulant material)로 형성될 수 있다. 제1몰드층(210)은 에폭시 몰드 화합물(EMC: Epoxy Molding Compound)를 포함하여 형성될 수 있다. 제1몰드층(210)은 EMC를 사용한 몰딩(molding) 과정으로 그 형상이 이루어진다.
제1몰드층(210)은 제1반도체 칩(220)의 제1표면(223)을 드러내 노출(reveal)하고, 제1반도체 칩(220)의 측면(225)를 덮도록 형성된다. 제1몰드층(210)은 제1반도체 칩(220)의 제2표면(224)을 덮도록 연장될 수 있다. 제1몰드층(210)의 제1표면(211)에 제1반도체 칩(220)의 제2표면(224)이 마주보도록, 제1반도체 칩(220)이 위치할 수 있다. 제1반도체 칩(220)의 제1표면(223)은 제1몰드층(210)의 제2표면(212)에 대해 드러나 노출될 수 있다. 제1반도체 칩(220)의 제1표면(223)은 제1몰드층(210)의 제2표면(212)과 하나의 평면을 이룰 수(coplanar) 있다. 제1반도체 칩(220)의 제1표면(223)에 접속 단자로서 제1칩 패드(chip pad: 221)들이 구비될 수 있다. 제1칩 패드(221)들은 제1반도체 칩(220) 내부에 집적된 집적회로 소자를 외부 기기와 전기적으로 연결시키는 접속 단자이다.
도 1 및 도 3을 함께 참조하면, 제1쓰루 몰드 비아(TMV: 230)들은 제1반도체 칩(220) 주위에 배치된다. 제1쓰루 몰드 비아(TMV: 230)들은 배치된 위치에 따라 두 부류로 구분될 수 있다. 제1쓰루 몰드 비아(TMV: 230)들은 접속용 제1쓰루 몰드 비아(230X)들과, 바이패스(bypass)용 제1쓰루 몰드 비아(230Y)들로 구분될 수 있다.
접속용 제1쓰루 몰드 비아(230X)들은 제1반도체 칩(220)과 X축 방향으로 이격된 위치에 위치한다. 접속용 제1쓰루 몰드 비아(230X)들은 제1반도체 칩(220)의 X축 방향으로 향하는 제1측면(225X)에 대면하도록 배치된다. 접속용 제1쓰루 몰드 비아(230X)들은 Y축 방향을 따라 열을 이루며 배치된다. 접속용 제1쓰루 몰드 비아(230X)들은 제1몰드층(210)에 내장된 제1반도체 칩(220)과 전기적으로 연결 또는 접속될 제1쓰루 몰드 비아(230)들이다.
도 3과 함께 도 2를 참조하면, 바이패스(bypass)용 제1쓰루 몰드 비아(230Y)는 제1반도체 칩(220)과 Y축 방향으로 이격된 위치에 위치한다. 바이패스용 제1쓰루 몰드 비아(230Y)들은 제1반도체 칩(220)의 Y축 방향으로 향하는 제2측면(225Y)에 대면하도록 배치된다. 바이패스용 제1쓰루 몰드 비아(230Y)들은 X축 방향을 따라 열을 이루며 배치된다. 바이패스용 제1쓰루 몰드 비아(230Y)들은 제1몰드층(210)에 내장된 제1반도체 칩(220)과 전기적으로 연결되지 않을 제1쓰루 몰드 비아(230)들이다. 바이패스용 제1쓰루 몰드 비아(230Y)들은 접속용 제1쓰루 몰드 비아(230X)들과 그 형상은 실질적으로 동일하게 형성된다. 그렇지만, 바이패스용 제1쓰루 몰드 비아(230Y)들은 제1반도체 칩(220)과 전기적으로 연결되지 않고 단절된다. 이에 따라, 바이패스용 제1쓰루 몰드 비아(230Y)는 접속용 제1쓰루 몰드 비아(230X)들과 구분된다.
도 1 및 도 4를 함께 참조하면, 제1서브 패키지(200)는 제1재배선 패턴(RDL: Re-Distribution layer: 250)를 포함한다. 제1재배선 패턴(250)은 제1반도체 칩(220)의 제1표면(223)으로부터 제1몰드층(210)의 제2표면(212)에 걸쳐 연장된 도전 패턴들을 포함한다. 제1재배선 패턴(250)은 제1연장 패턴(255)과, 제1연장 패턴(255)의 양 단부들에 각각 연결되는 제1 및 제2접속 패턴들(251, 253)을 포함한다.
제1연장 패턴(255)은 제1반도체 칩(220)의 제1표면(223)으로부터 제1몰드층(210)의 제2표면(212)에 걸쳐 연장된다. 제1접속 패턴(251)은 제1칩 패드(221)에 접속 연결된다. 제1접속 패턴(251)은 제1칩 패드(221)에 중첩된 패턴으로 형성된다. 제2접속 패턴(253)은 접속용 제1쓰루 몰드 비아(230X)에 접속된다. 제2접속 패턴(253)은 접속용 제1쓰루 몰드 비아(230X)의 제1몰드층(210)의 제2표면(212)에 노출된 단부에 중첩된 패턴으로 형성된다.
제1재배선 패턴(250)를 통해서, 제1반도체 칩(220)은 접속용 제1쓰루 몰드 비아(230X)와 전기적으로 연결된다. 반면에, 제1재배선 패턴(250)은 바이패스용 제1쓰루 몰드 비아(230Y)들과 제1반도체 칩(220)을 전기적으로 연결시키지 않는다. 도 2 및 도 4에 제시된 것과 같이, 바이패스용 제1쓰루 몰드 비아(230Y)들은 제1반도체 칩(220)과 전기적으로 격리된다.
도 1 및 도 2를 참조하면, 제1서브 패키지(200)는 제1재배선 패턴(250)을 덮는 제1유전층(270)을 포함한다. 제1유전층(270)은 제1재배선 패턴(250)이 배치된 제1반도체 칩(220)의 제1표면(223) 및 제1몰드층(210)의 제2표면(212)을 덮도록 형성된다. 제1유전층(270)은 제1재배선 패턴(250)를 이루는 도전 패턴들을 전기적으로 격리하는 절연층으로 형성될 수 있다. 도 1에 도시된 것과 같이, 제1유전층(270)은 제1재배선 패턴(250)의 제2접속 패턴(253)을 노출하여 드러내는 제1오프닝홀(opening hole: 171)을 제공한다. 또한, 도 2에 도시된 것과 같이, 제1유전층(270)에 바이패스용 제1쓰루 몰드 비아(230Y)의 단부를 노출하여 드러내는 제2오프닝홀(273)이 형성된다.
도 5는 일 예에 따른 제3서브 패키지(100)의 X축 방향으로의 단면 구조(300(X))를 보여준다. 제3서브 패키지(300)는 제1서브 패키지(도 1의 100)를 실질적으로 90도 각도로 회전한 형상을 가질 수 있다. 제3서브 패키지(300) 및 제1서브 패키지(100)에서 "제3" 및 "제1"의 기재는 특정한 순서를 의미하기 보다는 서로 구분하기 위해 사용된다. 도 6은 도5의 제3서브 패키지(300)의 Y축 방향으로의 단면 구조(300(Y))를 보여준다. 도 7은 도 5의 제3서브 패키지(300)의 제3몰드층(310)의 제1표면(311)에서 바라본 평면 구조(300(311))를 보여준다. 도 8은 도 5의 제3서브 패키지(300)의 제3몰드층(310)의 제2표면(312)에서 바라본 평면 구조(300(312))를 보여준다. 도 5는 도 7 및 도 8의 X축 방향으로의 X3-X3' 절단선을 따르는 단면 구조(300(X))를 보여주고, 도 6은 도 7 및 도 8의 Y축 방향으로의 Y3-Y3' 절단선을 따르는 단면 구조(300(Y))를 보여준다.
도 5를 참조하면, 제3서브 패키지(300)는 제1서브 패키지(도 1의 200)와 유사한 형상을 가질 수 있다. 제3서브 패키지(300)는 제1서브 패키지(100)를 X-Y 평면 상에서 90도(ㅀ) 각도로 회전시킨 형상과 실질적으로 동일한 형상을 가질 수 있다.
제3서브 패키지(300)는 제3몰드층(310)에 에워싸인 제3반도체 칩(320)을 포함한 패키지 구조로 형성된다. 제3서브 패키지(300)는 제3몰드층(310)을 실질적으로 관통하는 제3쓰루 몰드 비아(330)들을 포함한다. 제3쓰루 몰드 비아(330)들은 제3몰드층(320)의 제1표면(311)로부터 제2표면(312)에 이르기까지 연장되는 도전 비아로 구비될 수 있다. 제3몰드층(310)의 제1표면(311)과 제2표면(312)은 서로 마주보는 표면들일 수 있다.
제3몰드층(310)은 제3반도체 칩(320)의 제1표면(323)을 드러내 노출하고, 제3반도체 칩(320)의 측면(325)를 덮도록 형성된다. 제3몰드층(310)은 제3반도체 칩(320)의 제2표면(324)을 덮도록 연장될 수 있다. 제3몰드층(310)의 제1표면(311)에 제3반도체 칩(320)의 제2표면(324)이 마주보도록, 제3반도체 칩(320)이 위치할 수 있다. 제3반도체 칩(320)의 제2표면(323)은 제3몰드층(310)의 제2표면(312)에 대해 드러나 노출될 수 있다.
도 6을 참조하면, 제3반도체 칩(320)의 제1표면(323)에 접속 단자로서 제3칩 패드(321)들이 구비될 수 있다. 제3칩 패드(321)들은 제3반도체 칩(320) 내부에 집적된 집적회로 소자를 외부 기기와 전기적으로 연결시키는 접속 단자이다. 제3반도체 칩(320)에 집적된 집적회로 소자는 제1반도체 칩(220)에 집적된 집적회로 소자와 실질적으로 동일할 수 있다.
도 7 및 도 8을 함께 참조하면, 제3쓰루 몰드 비아(330)들은 제3반도체 칩(320) 주위에 배치된다. 제3쓰루 몰드 비아(330)들은 배치된 위치에 따라 두 부류로 구분될 수 있다. 제3쓰루 몰드 비아(330)들은 접속용 제3쓰루 몰드 비아(330Y)들과, 바이패스용 제3쓰루 몰드 비아(330X)들로 구분될 수 있다. 접속용 제3쓰루 몰드 비아(330Y)들은 X-Y 평면상에서 접속용 제1쓰루 몰드 비아(도 3의 230X)이 90도 각도로 회전한 위치에 위치할 수 있다. 바이패스용 제3쓰루 몰드 비아(330X)들은 X-Y 평면상에서 바이패스용 제1쓰루 몰드 비아(도 4의 230Y)이 90도 회전한 위치에 위치할 수 있다. 제3서브 패키지(300)가 제1서브 패키지(도 3의 200)와 겹쳐질 경우를 고려하면, 접속용 제3쓰루 몰드 비아(330Y)들은 바이패스용 제2쓰루 몰드 비아(230Y)들에 중첩되도록 위치한다. 제3반도체 칩(320)은 제1반도체 칩(220)이 X-Y 평면 상에서 90도 회전한 형상과 실질적으로 동일한 형상을 가질 수 있다. 제3반도체 칩(320)은 제1반도체 칩(220)과 X-Y 평면 상에서 90도 각도로 교차되도록 스택될 수 있다.
도 7 및 도 8을 참조하면, 접속용 제3쓰루 몰드 비아(330Y)들은 제3반도체 칩(320)과 Y축 방향으로 이격된 위치에 위치한다. 접속용 제3쓰루 몰드 비아(330Y)들은 제3반도체 칩(320)의 Y축 방향으로 향하는 제2측면(325Y)에 대면하도록 배치된다. 접속용 제3쓰루 몰드 비아(330Y)들은 X축 방향을 따라 열을 이루며 배치될 수 있다. 접속용 제3쓰루 몰드 비아(330Y)들은 제3몰드층(310)에 내장된 제3반도체 칩(320)과 전기적으로 연결 또는 접속될 제3쓰루 몰드 비아(330)들이다.
바이패스용 제3쓰루 몰드 비아(330X)는 제3반도체 칩(320)과 X축 방향으로 이격된 위치에 위치한다. 바이패스용 제3쓰루 몰드 비아(330X)들은 제3반도체 칩(320)의 X축 방향으로 향하는 제1측면(325X)에 대면하도록 배치된다. 바이패스용 제3쓰루 몰드 비아(330X)들은 Y축 방향을 따라 열을 이루며 배치된다. 바이패스용 제3쓰루 몰드 비아(330X)들은 제3몰드층(310)에 내장된 제3반도체 칩(320)과 전기적으로 연결되지 않을 제3쓰루 몰드 비아(330)들이다. 바이패스용 제3쓰루 몰드 비아(330X)들은 접속용 제3쓰루 몰드 비아(330Y)들과 그 형상이 실질적으로 동일하게 형성된다. 그렇지만, 바이패스용 제3쓰루 몰드 비아(330X)들은 제3반도체 칩(320)과 전기적으로 연결되지 않으므로, 접속용 제3쓰루 몰드 비아(330Y)들과 구분된다.
도 6 및 도 8을 함께 참조하면, 제3서브 패키지(300)는 제3재배선 패턴(350)을 포함한다. 제3재배선 패턴(350)은 제3반도체 칩(320)의 제1표면(323)으로부터 제3몰드층(310)의 제2표면(312)에 걸쳐 연장된 도전 패턴들을 포함한다. 제3재배선 패턴(350)은 제3연장 패턴(355)과, 제3연장 패턴(355)의 양 단부들에 각각 연결되는 제3 및 제4접속 패턴들(351, 353)을 포함한다.
제3연장 패턴(355)은 제3반도체 칩(320)의 제1표면(323)으로부터 제3몰드층(310)의 제2표면(312)에 걸쳐 연장된다. 제3연장 패턴(355)은 Y축 방향을 따라 연장되는 도전 패턴이다. 제3접속 패턴(351)은 제3칩 패드(321)에 접속 연결된다. 제3접속 패턴(351)은 제3칩 패드(321)에 중첩된 패턴으로 형성된다. 제4접속 패턴(353)은 접속용 제3쓰루 몰드 비아(330Y)에 접속된다. 제4접속 패턴(353)은 접속용 제3쓰루 몰드 비아(330Y)의 제3몰드층(310)의 제2표면(312)에 노출된 단부에 중첩된 패턴으로 형성된다.
제3재배선 패턴(350)를 통해서, 제3반도체 칩(320)은 접속용 제3쓰루 몰드 비아(330Y)와 전기적으로 연결된다. 제3재배선 패턴(350)은 바이패스용 제3쓰루 몰드 비아(330X)들과 제3반도체 칩(320)을 전기적으로 연결시키지 않는다. 바이패스용 제3쓰루 몰드 비아(330X)들은 제3반도체 칩(320)과 전기적으로 격리된다.
도 5 및 도 6을 참조하면, 제3서브 패키지(300)는 제3재배선 패턴(350)를 덮는 제2유전층(370)을 포함한다. 제2유전층(370)은 제3재배선 패턴(350)가 배치된 제3반도체 칩(320)의 제1표면(323) 및 제3몰드층(310)의 제2표면(312)을 덮도록 형성된다. 제2유전층(370)은 제3재배선 패턴(350)를 이루는 도전 패턴들을 전기적으로 격리하는 절연층으로 형성될 수 있다. 도 6에 도시된 것과 같이, 제2유전층(370)은 제3재배선 패턴(350)의 제4접속 패턴(353)을 노출하여 드러내는 제3오프닝홀(371)을 제공한다. 또한, 도 5에 도시된 것과 같이, 제2유전층(370)에 바이패스용 제3쓰루 몰드 비아(330X)의 단부를 노출하여 드러내는 제3오프닝홀(373)이 형성된다.
도 9 및 도 10은 일 예에 따른 스택 패키지(100)의 단면 구조를 보여주는 도면들이다. 도 11 및 도 12은 다른 일 예에 따른 스택 패키지(1100)의 단면 구조를 보여주는 도면들이다. 도 13은 일 예에 따른 스택 패키지의 패키지 기판(50)의 외측 커넥터(500)들의 배치 형상(500B)을 보여주는 평면도이다. 도 9는 도 13의 X1-X1' 절단선을 따르는 X축 방향의 스택 패키지(100)의 단면 구조(100(X)) 형상을 보여주고, 도 10은 Y1-Y1' 절단선을 따르는 Y축 방향의 스택 패키지(100)의 단면 구조(100(Y)) 형상을 보여준다. 도 11은 도 13의 X1-X1' 절단선을 따르는 X축 방향의 스택 패키지(1100)의 단면 구조(1100(X)) 형상을 보여주고, 도 12는 Y1-Y1' 절단선을 따르는 Y축 방향(1100)의 스택 패키지의 단면 구조(1100(Y)) 형상을 보여준다.
도 9 및 도 10을 참조하면, 스택 패키지(100)는 패키지 기판(500) 상에 도 1 및 도 2의 제1서브 패키지(200) 상에 도 5 및 도 6의 제3서브 패키지(300)가 실질적으로 수직하게 스택된 구조를 가진다. 예컨대, 패키지 기판(500) 상에 제1단의 서브 패키지(S1-200), 제2단의 서브 패키지(S2-200), 제3단의 서브 패키지(S3-300) 및 제4단의 서브 패키지(S4-300)가 스택된 구조로 스택 패키지(100)가 구성될 수 있다. 제1단 내지 제4단의 서브 패키지(S1-200, S2-200, S3-300, S4-300)들은 제1 내지 제4서브 패키지들로 지칭될 수도 있다.
제1단의 서브 패키지(S1-200) 및 제2단의 서브 패키지(S2-200)는 도 1 내지 도 4에 제시된 제1서브 패키지(200) 구조가 적용될 수 있다. 제3단의 서브 패키지(S1-300) 및 제4단의 서브 패키지(S4-300)는 도 5 내지 도 8에 제시된 제3서브 패키지(300) 구조가 적용될 수 있다. 스택 패키지(100)는 제1단과 제2단에 동일한 형상의 제1서브 패키지(200)들이 스택되고, 제3단과 제4단에 동일한 형상의 제3서브 패키지(300)들이 스택되어 구성될 수 있다.
패키지 기판(500)은 외부 기기와의 전기적 접속을 위한 외측 커넥터(connector: 570)들이 부착된 제1표면(502)을 구비할 수 있다. 패키지 기판(500)이 제1표면(502)에 반대되는 제2표면(501) 상에 제1단의 서브 패키지(S1-200)가 스택된다. 외측 커넥터(570)들은 솔더 볼(solder ball)과 같은 접속 부재일 수 있다. 도 13의 외측 커넥터(570)들의 배치 형상(500B)는 솔더 볼들의 배치 형상을 보여주는 볼맵(ball map)일 수 있다.
제1단의 서브 패키지(S1-200)과 패키지 기판(500)은 내측 커넥터(430)들에 의해서 상호 간에 전기적으로 연결될 수 있다. 제1 내지 제4단의 서브 패키지들(S1-200, S2-200, S3-300, S4-300)은 상호 간에 또 다른 내측 커넥터(430)들에 의해서 상호 간에 전기적으로 연결될 수 있다. 내측 커넥터(430)들은 도전 범프(conductive bump) 구조를 가질 수 있다.
도 9를 참조하면, 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(230X)들은 제1재배선 패턴(250)에 의해서 내부의 제1반도체 칩(220)에 전기적으로 연결된다. 다시 말해서, 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(130X)들과 제1재배선 패턴(250)들은 제1반도체 칩(220)에 전기적으로 접속하는 접속 경로를 제공한다.
제2단의 서브 패키지(S2-200)의 접속용 제2쓰루 몰드 비아(230X')는 하부에 위치하는 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(230X)에 전기적으로 접속 연결된다. 제2단의 서브 패키지(S2-200)의 접속용 제1쓰루 몰드 비아(230X')들은 제2재배선 패턴(250')에 의해서 내부의 제2반도체 칩(220')에 전기적으로 연결된다. 내측 커넥터(430)에 의해서 접속용 제2쓰루 몰드 비아(230X')와 접속용 제1쓰루 몰드 비아(230X)가 서로 전기적으로 접속될 수 있다.
접속용 제2쓰루 몰드 비아(230X')들과 제2재배선 패턴(250') 및 제2반도체 칩(220')은 각각 접속용 제1쓰루 몰드 비아(230X)들과 제1재배선 패턴(250) 및 제1반도체 칩(220)과 실질적으로 동일한 형태일 수 있다.
패키지 기판(500)의 제1내부 배선(560X)에 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(230X)가 내측 커넥터(430)를 통해서 전기적으로 연결된다. 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(230X)는 내측 커넥터(430) 및 패키지 기판(500)의 제1내부 배선(560X)을 통해서 제1외측 커넥터(570X)에 전기적으로 연결된다.
제1외측 커넥터(570X), 제1내부 배선(560X), 내측 커넥터(430), 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(230X), 제2단의 서브 패키지(S2-200)의 접속용 제2쓰루 몰드 비아(230X'), 및 제2재배선 패턴(250')은, 제2반도체 칩(220')에 전기적으로 접속하는 경로를 제공한다. 또한, 제1외측 커넥터(570X), 제1내부 배선(560X), 내측 커넥터(430), 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(230X), 제1재배선 패턴(250)은, 제1반도체 칩(220)에 전기적으로 접속하는 경로를 제공한다.
제2단의 서브 패키지(S2-200)의 접속용 제2쓰루 몰드 비아(230X')에 제3단의 서브 패키지(S3-300)의 바이패스용 제3쓰루 몰드 비아(330X)가 전기적으로 접속할 수 있다. 제3단의 서브 패키지(S3-300)의 바이패스용 제3쓰루 몰드 비아(330X)나 제4단의 서브 패키지(S4-300)의 바이패스용 제4쓰루 몰드 비아(330X')는 제3반도체 칩(320) 및 제4반도체 칩(320')에 접속되지 않는 더미 비아(dummy via)들이다. 제3단의 서브 패키지(S3-300)에 내장된 제3반도체 칩(320)이나, 제4단의 서브 패키지(S4-300)에 내장된 제4반도체 칩(320')은 제1외측 커넥터(570X)에 전기적으로 접속되지 않는다.
제1 내지 제4단의 서브 패키지들(S1-200, S2-200, S3-300, S4-400)은, 내장된 반도체 칩들(220, 220', 320, 320')의 제1표면(223, 223', 323, 323')들이 패키지 기판(500)의 제2표면(501)이 바라보는 방향과 동일한 방향을 바라보도록, 패키지 기판(500)의 제2표면(501) 상에 스택된다. 다시 말해서, 내장된 반도체 칩들(220, 220', 320, 320')은 패키지 기판(500)에 대해서 페이스 업(face up)된 형상으로 스택된다.
도 10를 참조하면, 제3단의 서브 패키지(S2-300)의 접속용 제3쓰루 몰드 비아(330Y)들은 제3재배선 패턴(350)에 의해서 내부의 제3반도체 칩(320)에 전기적으로 연결된다. 다시 말해서, 제3단의 서브 패키지(S2-300)의 접속용 제3쓰루 몰드 비아(330Y)들과 제3재배선 패턴(350)들은 제3반도체 칩(320)에 전기적으로 접속하는 접속 경로를 제공한다. 마찬가지로, 제4단의 서브 패키지(S4-300)의 접속용 제4쓰루 몰드 비아(330Y')들은 제4재배선 패턴(350')에 의해서 내부의 제4반도체 칩(320')에 전기적으로 연결된다. 제4쓰루 몰드 비아(330Y')들과 제4재배선 패턴(350') 및 제4반도체 칩(320')은 각각 제3쓰루 몰드 비아(330Y)들과 제3재배선 패턴(350) 및 제3반도체 칩(320)과 실질적으로 동일한 형태일 수 있다.
제3단의 서브 패키지(S3-300)의 접속용 제3쓰루 몰드 비아(330Y)는 하부에 위치하는 제2단의 서브 패키지(S2-200)의 바이패스용 제2쓰루 몰드 비아(230Y')에 전기적으로 접속 연결된다. 내측 커넥터(430)에 의해서 접속용 제3쓰루 몰드 비아(330Y)와 바이패스용 제2쓰루 몰드 비아(230Y')가 서로 전기적으로 접속될 수 있다. 바이패스용 제2쓰루 몰드 비아(230Y')는 그 아래에 위치하는 제1단의 서브 패키지(S1-200)의 바이패스용 제1쓰루 몰드 비아(230Y)에 내측 커넥터(430)에 의해 접속된다.
제1단의 서브 패키지(S1-200)의 바이패스용 제1쓰루 몰드 비아(230Y)는, 내측 커넥터(430)를 통해서, 패키지 기판(500)의 제2내부 배선(560Y)에 전기적으로 연결된다. 제1단의 서브 패키지(S1-200)의 바이패스용 제1쓰루 몰드 비아(230Y)는 내측 커넥터(430) 및 패키지 기판(500)의 제2내부 배선(560Y)을 통해서 제2외측 커넥터(570Y)에 전기적으로 연결된다.
제2외측 커넥터(570Y), 제2내부 배선(560Y), 내측 커넥터(430), 제1단의 서브 패키지(S1-200)의 바이패스용 제1쓰루 몰드 비아(230Y), 제2단의 서브 패키지(S2-200)의 바이패스용 제2쓰루 몰드 비아(230Y'), 제3단의 서브 패키지(S3-300)의 접속용 제3쓰루 몰드 비아(330Y) 및 제3재배선 패턴(350)은 제3반도체 칩(320)에 접속하는 경로를 제공한다. 또한, 제2외측 커넥터(570Y), 제2내부 배선(560Y), 내측 커넥터(430), 제1단의 서브 패키지(S1-200)의 바이패스용 제1쓰루 몰드 비아(230Y), 제2단의 서브 패키지(S2-200)의 바이패스용 제2쓰루 몰드 비아(230Y'), 제3단의 서브 패키지(S3-300)의 접속용 제3쓰루 몰드 비아(330Y), 제4단의 서브 패키지(S4-300)의 접속용 제4쓰루 몰드 비아(330Y'), 및 제4재배선 패턴(350')은 제4반도체 칩(320')에 전기적으로 접속하는 경로를 제공한다.
도 9 및 도 10의 스택 패키지(100)는 4단의 서브 패키지들(S1-200, S2-200, S3-300, S4-300)을 포함하는 구조로 예시되고 있다. 그렇지만, 스택 패키지(500)는 제2단의 서브 패키지(S2-200)와 제4단의 서브 패키지(S4-300)가 생략된 2단의 서브 패키지들(S1-200, S3-300)을 포함하는 구조로도 구성될 수 있다.
도 9 및 도 10은 복수의 반도체 칩들(220, 220', 320, 320')이 페이스 업된 형상으로 스택된 스택 패키지(500)를 묘사하고 있다. 그렇지만, 반도체 칩들(220, 220', 320, 320')의 제1표면들(223, 223', 323, 323')들이 패키지 기판(500)의 제1표면(502)가 바라보는 방향과 동일한 방향을 바라보도록 페이스 다운(face down)된 형상으로 스택될 수도 있다.
도 11 및 도 12를 참조하면, 스택 패키지(1100)는 패키지 기판(500) 상에 도 1 및 도 2의 제1서브 패키지(200)가 위아래가 뒤집혀 스택되고, 도 5 및 도 6의 제3서브 패키지(300)가 위아래가 뒤집혀 스택된 구조를 가진다. 예컨대, 패키지 기판(500) 상에 제1단의 서브 패키지(S5-200), 제2단의 서브 패키지(S6-200), 제3단의 서브 패키지(S7-300) 및 제4단의 서브 패키지(S8-300)가 스택된 구조로 스택 패키지(1100)가 구성될 수 있다. 제1단 내지 제4단의 서브 패키지(S5-200, S6-200, S7-300, S7-300)들은 제1 내지 제4서브 패키지들로 지칭될 수도 있다. 도 11 및 도 12의 제1단 내지 제4단의 서브 패키지(S5-200, S6-200, S7-300, S7-300)들은, 도 9 및 도 10의 제1단 내지 제4단의 서브 패키지(S1-200, S2-200, S3-300, S4-300)들이 각각 위 아래가 뒤집혀 스택된 구조를 구성한다. 다시 말해서, 도 11 및 도 12의 스택 패키지(1110)은 페이스 다운 스택 구조를 가진다.
제1단의 서브 패키지(S5-200) 및 제2단의 서브 패키지(S6-200)는 도 1 내지 도 4에 제시된 제1서브 패키지(200) 구조가 위 아래가 뒤집힌 구조로 적용된다. 제3단의 서브 패키지(S1-300) 및 제4단의 서브 패키지(S4-300)는 도 5 내지 도 8에 제시된 제3서브 패키지(300) 구조가 위 아래가 뒤집힌 구조로 적용된다. 스택 패키지(1100)는 제1단과 제2단에 동일한 형상의 제1서브 패키지(200)들이 뒤집혀 스택되고, 제3단과 제4단에 동일한 형상의 제3서브 패키지(300)들이 뒤집혀 스택되어 구성될 수 있다.
도 11을 참조하면, 제1단의 서브 패키지(S5-200)의 접속용 제1쓰루 몰드 비아(230X)들은 제1재배선 패턴(250)에 의해서 내부의 제1반도체 칩(220)에 전기적으로 연결된다. 이때, 제1단의 서브 패키지(S1-200)의 제1재배선 패턴(250)들은 제1반도체 칩(220)에 전기적으로 접속하는 접속 경로를 제공한다.
제2단의 서브 패키지(S2-200)의 접속용 제2쓰루 몰드 비아(230X')는 하부에 위치하는 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(230X)에 전기적으로 접속 연결된다. 제2단의 서브 패키지(S2-200)의 제2재배선 패턴(250')는 내부의 제2반도체 칩(220')에 전기적으로 접속되는 경로를 제공한다. 내측 커넥터(430)에 의해서 제2재배선 패턴(250')은 접속용 제1쓰루 몰드 비아(230X)에 전기적으로 접속된다. 또한, 제2재배선 패턴(250')을 통해서 접속용 제2쓰루 몰드 비아(230X')는 제2반도체 칩(220')과 접속용 제1쓰루 몰드 비아(230X)에 전기적으로 접속될 수 있다.
접속용 제2쓰루 몰드 비아(230X')들과 제2재배선 패턴(250') 및 제2반도체 칩(220')은 각각 접속용 제1쓰루 몰드 비아(230X)들과 제1재배선 패턴(250) 및 제1반도체 칩(220)과 실질적으로 동일한 형태일 수 있다. 그렇지만, 접속용 제2쓰루 몰드 비아(230X')는 제2반도체 칩(220')을 제1외측 커넥터(570X)에 전기적으로 연결하는 데 필수적이지 않은 더미 비아로 도입될 수 있다. 따라서, 접속용 제2쓰루 몰드 비아(230X')는 생략될 수도 있다
패키지 기판(500)의 제1내부 배선(560X)에 제1단의 서브 패키지(S1-200)의 접속용 제1쓰루 몰드 비아(230X) 또는/ 및 제1재배선 패턴(250)이 내측 커넥터(430)를 통해서 전기적으로 연결된다. 제1단의 서브 패키지(S5-200)의 접속용 제1쓰루 몰드 비아(230X)는 내측 커넥터(430) 및 패키지 기판(500)의 제1내부 배선(560X)을 통해서 제1외측 커넥터(570X)에 전기적으로 연결된다.
제1외측 커넥터(570X), 제1내부 배선(560X), 내측 커넥터(430), 제1단의 서브 패키지(S5-200)의 접속용 제1쓰루 몰드 비아(230X), 제2단의 서브 패키지(S6-200)의 제2재배선 패턴(250')은, 제2반도체 칩(220')에 전기적으로 접속하는 경로를 제공한다. 또한, 제1외측 커넥터(570X), 제1내부 배선(560X), 내측 커넥터(430), 제1단의 서브 패키지(S5-200)의 제1재배선 패턴(250)은, 제1반도체 칩(220)에 전기적으로 접속하는 경로를 제공한다.
제2단의 서브 패키지(S6-200)의 접속용 제2쓰루 몰드 비아(230X')에 제3단의 서브 패키지(S7-300)의 바이패스용 제3쓰루 몰드 비아(330X)가 전기적으로 접속할 수 있다. 제3단의 서브 패키지(S7-300)의 바이패스용 제3쓰루 몰드 비아(330X)나 제4단의 서브 패키지(S8-300)의 바이패스용 제4쓰루 몰드 비아(330X')는 제3반도체 칩(320) 및 제4반도체 칩(320')에 접속되지 않는 더미 비아(dummy via)들이다. 따라서, 제3단의 서브 패키지(S7-300)의 바이패스용 제3쓰루 몰드 비아(330X)나 제4단의 서브 패키지(S8-300)의 바이패스용 제4쓰루 몰드 비아(330X')는 생략될 수 있다. 제3단의 서브 패키지(S7-300)에 내장된 제3반도체 칩(320)이나, 제4단의 서브 패키지(S8-300)에 내장된 제4반도체 칩(320')은 제1외측 커넥터(570X)에 전기적으로 접속되지 않는다.
제1 내지 제4단의 서브 패키지들(S5-200, S6-200, S7-300, S8-400)은, 내장된 반도체 칩들(220, 220', 320, 320')의 제1표면(223, 223', 323, 323')들이 패키지 기판(500)의 제1표면(502)이 바라보는 방향과 동일한 방향을 바라보도록, 패키지 기판(500)의 제2표면(501) 상에 스택된다. 다시 말해서, 내장된 반도체 칩들(220, 220', 320, 320')은 패키지 기판(500)에 대해서 페이스 다운된 형상으로 스택된다.
도 12를 참조하면, 제3단의 서브 패키지(S7-300)의 접속용 제3쓰루 몰드 비아(330Y)들은 제3재배선 패턴(350)에 의해서 내부의 제3반도체 칩(320)에 전기적으로 연결된다. 그렇지만, 제3재배선 패턴(350)이 실질적으로 내부의 제3반도체 칩(320)에 접속되는 전기적 경로를 제공한다. 마찬가지로, 제4단의 서브 패키지(S8-300)의 접속용 제4쓰루 몰드 비아(330Y')들은 제4재배선 패턴(350')에 의해서 내부의 제4반도체 칩(320')에 전기적으로 연결된다. 그렇지만, 제4재배선 패턴(350')이 실질적으로 내부의 제4반도체 칩(320')에 접속되는 전기적 경로를 제공한다. 이때, 제3단의 서브 패키지(S7-300)의 접속용 제3쓰루 몰드 비아(330Y)는 제4반도체 칩(320')을 제3재배선 패턴(350)에 접속시키는 경로를 제공한다.
제4쓰루 몰드 비아(330Y')들과 제4재배선 패턴(350') 및 제4반도체 칩(320')은 각각 제3쓰루 몰드 비아(330Y)들과 제3재배선 패턴(350) 및 제3반도체 칩(320)과 실질적으로 동일한 형태일 수 있다. 제4단의 서브 패키지(S8-300)의 접속용 제4쓰루 몰드 비아(330Y')는 제4반도체 칩(320')에 접속되는 전기적 경로를 구성하는 데 필수적이지 않은 더미 비아일 수 있다. 따라서, 제4단의 서브 패키지(S8-300)의 접속용 제4쓰루 몰드 비아(330Y')는 생략될 수 있다. 그렇지만, 제4단의 서브 패키지(S8-300) 상에 또 다른 서브 패키지들이 더 스택될 때, 제4단의 서브 패키지(S8-300)의 접속용 제4쓰루 몰드 비아(330Y') 또 다른 전기적 경로를 제공하는 부재로 작용할 수 있다. 마찬가지로, 접속용 제2쓰루 몰드 비아(230X') 또한 또 다른 전기적 경로를 제공하는 부재로 작용할 수 이다.
제3단의 서브 패키지(S7-300)의 접속용 제3쓰루 몰드 비아(330Y)는 하부에 위치하는 제2단의 서브 패키지(S6-200)의 바이패스용 제2쓰루 몰드 비아(230Y')에 전기적으로 접속 연결된다. 내측 커넥터(430)에 의해서 접속용 제3쓰루 몰드 비아(330Y)와 바이패스용 제2쓰루 몰드 비아(230Y')가 서로 전기적으로 접속될 수 있다. 바이패스용 제2쓰루 몰드 비아(230Y')는 그 아래에 위치하는 제1단의 서브 패키지(S1-200)의 바이패스용 제1쓰루 몰드 비아(230Y)에 내측 커넥터(430)에 의해 접속된다.
제1단의 서브 패키지(S5-200)의 바이패스용 제1쓰루 몰드 비아(230Y)는, 내측 커넥터(430)를 통해서, 패키지 기판(500)의 제2내부 배선(560Y)에 전기적으로 연결된다. 제1단의 서브 패키지(S5-200)의 바이패스용 제1쓰루 몰드 비아(230Y)는 내측 커넥터(430) 및 패키지 기판(500)의 제2내부 배선(560Y)을 통해서 제2외측 커넥터(570Y)에 전기적으로 연결된다.
제2외측 커넥터(570Y), 제2내부 배선(560Y), 내측 커넥터(430), 제1단의 서브 패키지(S5-200)의 바이패스용 제1쓰루 몰드 비아(230Y), 제2단의 서브 패키지(S6-200)의 바이패스용 제2쓰루 몰드 비아(230Y'), 제3단의 서브 패키지(S7-300)의 제3재배선 패턴(350)은, 제3반도체 칩(320)에 접속하는 경로를 제공한다. 또한, 제2외측 커넥터(570Y), 제2내부 배선(560Y), 내측 커넥터(430), 제1단의 서브 패키지(S5-200)의 바이패스용 제1쓰루 몰드 비아(230Y), 제2단의 서브 패키지(S6-200)의 바이패스용 제2쓰루 몰드 비아(230Y'), 제3단의 서브 패키지(S7-300)의 접속용 제3쓰루 몰드 비아(330Y), 제4단의 서브 패키지(S8-300)의 제4재배선 패턴(350')은 제4반도체 칩(320')에 전기적으로 접속하는 경로를 제공한다.
스택 패키지(1100)는 제1단의 서브 패키지(S5-200)와 제2단의 서브 패키지(S6-200)은 패키지 기판(500)의 제1외측 커넥터(570X)들에 전기적으로 접속되고, 제1외측 커넥터(570X)들은 제1단의 서브 패키지(S5-200)와 제2단의 서브 패키지(S6-200)가 외부 기기와 전기적 및 신호적으로 연결되는 제1채널을 제공한다. 스택 패키지(1100)는 제3단의 서브 패키지(S7-300)와 제4단의 서브 패키지(S8-200)은 패키지 기판(500)의 제2외측 커넥터(570Y)들에 전기적으로 접속되고, 제2외측 커넥터(570Y)들은 제3단의 서브 패키지(S7-300)와 제4단의 서브 패키지(S8-300)가 외부 기기와 전기적 및 신호적으로 연결되는 제2채널을 제공한다. 이때, 제1 및 제2채널들은 서로 간에 독립적인 전기적 및 신호적으로 경로들로 구축된다.
도 13을 도 11 및 도 12와 함께 참조하면, 복수의 제1외측 커넥터(570X)들은 패키지 기판(500)의 제1표면(501)의 제1영역(500G1) 내에 모여 배치된다. 또한, 제2외측 커넥터(570Y)들은 패키지 기판(500)의 제1표면(501)의 제2영역(500G2) 내에 모여 배치된다. 제1영역(500G1)과 제2영역(500G2)은 서로 구분되는 영역들이다. 제1영역(500G1)들은 서로 마주보는 두 영역들로 배치될 수 있고, 제2영역(500G2)들 또한 서로 마주보는 두 영역들로 배치될 수 있다.
접속용 제1쓰루 몰드 비아(230X)들은 제1영역들(500G1)들에 중첩되도록 배치되고, 바이패스용 제2쓰루 몰드 비아(230Y)들은 제2영역들(500G2)들에 중첩되도록 배치될 수 있다. 이에 따라, 접속용 제1쓰루 몰드 비아(230X)들과 제1외측 커넥터(570X)들 간의 라우팅(routing) 길이를 줄일 수 있고, 바이패스용 제2쓰루 몰드 비아(230Y)들과 제2외측 커넥터(570Y)들 간의 라우팅 길이를 줄일 수 있다. 라우팅 길이를 상대적으로 줄일 수 있어 신호 전송 속도의 개선을 구현할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
200, 300: 서브 패키지,
220, 320: 반도체 칩,
230X, 330Y: 접속용 쓰루 몰드 비아.
230Y, 330Y: 바이패스용 쓰루 몰드 비아,
250, 350: 재배선 패턴.

Claims (38)

  1. 제1외측 커넥터(connector) 및 제2외측 커넥터가 제1표면에 부착된 패키지 기판;
    상기 패키지 기판의 상기 제1표면에 반대되는 제2표면 상에 스택되고,
    제1반도체 칩,
    상기 제1반도체 칩에 X축 방향으로 이격되고, 상기 패키지 기판을 통해서 상기 제1외측 커넥터에 접속되는 접속용 제1쓰루 몰드 비아(TMV),
    상기 제1반도체 칩에 Y축 방향으로 이격되고, 상기 패키지 기판을 통해서 상기 제2외측 커넥터에 접속되는 바이패스(bypass)용 제1쓰루 몰드 비아, 및
    상기 제1반도체 칩을 상기 접속용 제1쓰루 몰드 비아에 접속시키는 제1재배선 패턴을 포함하는 제1서브 패키지(sub package);
    상기 제1서브 패키지에 스택(stack)되고,
    제2반도체 칩에 Y축 방향으로 이격되고 상기 바이패스용 제1쓰루 몰드 비아에 접속되는 바이패스용 제2쓰루 몰드 비아, 및
    상기 제2반도체 칩을 상기 접속용 제1쓰루 몰드 비아에 접속시키는 제2재배선 패턴을 포함하는 제2서브 패키지; 및
    상기 제2서브 패키지에 스택되고,
    제3반도체 칩, 및
    상기 제3반도체 칩을 상기 바이패스용 제2쓰루 몰드 비아에 접속시키는 제3재배선 패턴을 포함하는 제3서브 패키지;를 포함하는 스택 패키지.
  2. 제1항에 있어서,
    상기 제1서브 패키지는
    상기 제1반도체 칩의 측면들을 적어도 덮고, 상기 제1반도체 칩의 표면을 드러내는 몰드층(molding layer)을 더 포함하고,
    상기 제1재배선 패턴은 상기 몰드층의 제2표면으로부터 상기 제1반도체 칩의 표면으로 연장된 스택 패키지.
  3. 제2항에 있어서,
    상기 제1반도체 칩은 상기 드러난 표면이 상기 패키지 기판의 제2표면과 마주보도록 위치하는 스택 패키지.
  4. 제2항에 있어서,
    상기 접속용 및 바이패스용 제1쓰루 몰드 비아들은
    상기 몰드층의 상기 제2표면으로부터 반대되는 제1표면에까지 이르도록 상기 몰드층을 관통하는 스택 패키지.
  5. 제1항에 있어서,
    상기 바이패스용 제1쓰루 몰드 비아는
    상기 제1반도체 칩과 연결되지 않고 전기적으로 격리(isolation)된 스택 패키지.
  6. 제1항에 있어서,
    상기 제2서브 패키지는
    상기 제2반도체 칩에 X축 방향으로 이격되고 상기 접속용 제1쓰루 몰드 비아에 접속되는 접속용 제2쓰루 몰드 비아를 더 포함하고,
    상기 제2재배선 패턴은
    상기 제2반도체 칩을 상기 접속용 제2쓰루 몰드 비아에 연결시키도록 연장된 스택 패키지.
  7. 제6항에 있어서,
    상기 제3서브 패키지는
    상기 제3반도체 칩에 X축 방향으로 이격되고 상기 접속용 제2쓰루 몰드 비아에 접속되는 바이패스용 제3쓰루 몰드 비아를 더 포함하는 스택 패키지.
  8. 제7항에 있어서,
    상기 제3서브 패키지는
    상기 제3반도체 칩에 Y축 방향으로 이격되고 상기 바이패스용 제2쓰루 몰드 비아에 접속되는 접속용 제3쓰루 몰드 비아를 더 포함하고,
    상기 제3재배선 패턴은
    상기 제3반도체 칩과 상기 접속용 제3쓰루 몰드 비아를 연결하는 스택 패키지.
  9. 제8항에 있어서,
    상기 제3서브 패키지에 스택되고,
    제4반도체 칩에 X축 방향으로 이격되고 상기 바이패스용 제3쓰루 몰드 비아에 접속되는 바이패스용 제4쓰루 몰드 비아;
    상기 제4반도체 칩에 Y축 방향으로 이격되고 상기 접속용 제3쓰루 몰드 비아에 접속되는 접속용 제4쓰루 몰드 비아; 및
    상기 제4반도체 칩과 상기 접속용 제4쓰루 몰드 비아를 연결하는 제4재배선 패턴을 포함하는 제4서브 패키지;를 더 포함하는 스택 패키지.
  10. 제1항에 있어서,
    상기 제1재배선 패턴은
    상기 X축 방향을 따라 연장된 패턴을 포함하고,
    상기 제3재배선 패턴은
    상기 Y축 방향을 따라 연장된 패턴을 포함하는 스택 패키지.
  11. 제1항에 있어서,
    상기 제1반도체 칩과 상기 제3반도체 칩은
    X-Y 평면 상에서 90도 각도로 교차되도록 스택되는 스택 패키지.
  12. 제1항에 있어서,
    상기 패키지 기판과 상기 제1서브 패키지 사이에서,
    상기 패키지 기판과 상기 바이패스용 제1쓰루 몰드 비아와 상기 접속용 제1쓰루 몰드 비아를 연결하는 내측 커넥터들을 더 포함하는 스택 패키지.
  13. 제12항에 있어서,
    상기 패키지 기판은
    상기 내측 커넥터들과 상기 제1 및 제2외측 커넥터들을 상호 연결시키는 내부 배선들을 더 포함하는 스택 패키지.
  14. 제1항에 있어서,
    상기 패키지 기판의 제1표면은
    상기 제1외측 커넥터들이 모여 배치된 제1영역; 및
    상기 제2외측 커넥터들이 모여 배치된 제2영역을 포함하고,
    상기 접속용 제1쓰루 몰드 비아는 상기 제1영역에 중첩되도록 배치되고,
    상기 바이패스용 제2쓰루 몰드 비아는 상기 제2영역에 중첩되도록 배치된 스택 패키지.
  15. 제1외측 커넥터(connector) 및 제2외측 커넥터가 제1표면에 부착된 패키지 기판;
    상기 패키지 기판의 상기 제1표면에 반대되는 제2표면 상에 스택되고,
    제1반도체 칩,
    상기 제1반도체 칩에 Y축 방향으로 이격되고, 상기 패키지 기판을 통해서 상기 제2외측 커넥터에 접속되는 바이패스(bypass)용 제1쓰루 몰드 비아, 및
    상기 패키지 기판을 통해서 상기 제1외측 커넥터에 상기 제1반도체 칩을 접속시키는 제1재배선 패턴을 포함하는 제1서브 패키지(sub package); 및
    상기 제1서브 패키지 상에 스택(stack)되고,
    제3반도체 칩, 및
    상기 제3반도체 칩을 상기 바이패스용 제1쓰루 몰드 비아에 접속시키는 제3재배선 패턴을 포함하는 제3서브 패키지;를 포함하는 스택 패키지.
  16. 제15항에 있어서,
    상기 제1서브 패키지는
    상기 제1반도체 칩에 X축 방향으로 이격된 접속용 제1쓰루 몰드 비아(TMV)를 더 포함하는 스택 패키지.
  17. 제16항에 있어서,
    상기 제1재배선 패턴은
    상기 접속용 제1쓰루 몰드 비아와 상기 제1반도체 칩을 연결시키는 스택 패키지.
  18. 제17항에 있어서,
    상기 제1서브 패키지는
    상기 제1반도체 칩의 측면들을 적어도 덮고 상기 제1반도체 칩의 표면을 드러내는 몰드층(molding layer)을 더 포함하고,
    상기 제1재배선 패턴은 상기 몰드층의 제2표면으로부터 상기 제1반도체 칩의 표면으로 연장된 스택 패키지.
  19. 제18항에 있어서,
    상기 접속용 및 바이패스용 제1쓰루 몰드 비아들은
    상기 몰드층의 상기 제2표면으로부터 반대되는 제1표면에까지 이르도록 상기 몰드층을 관통하는 스택 패키지.
  20. 제1외측 커넥터(connector) 및 제2외측 커넥터가 제1표면에 부착된 패키지 기판;
    상기 패키지 기판의 상기 제1표면에 반대되는 제2표면 상에 스택되고,
    제1반도체 칩,
    상기 제1반도체 칩의 측면들을 덮고, 상기 제1반도체 칩의 상기 패키지 기판의 상기 제2표면과 동일한 방향을 바라보는 제1표면을 드러내는 제2표면을 가지는 몰드층(molding layer),
    상기 제1반도체 칩에 X축 방향으로 이격되고, 상기 몰드층을 관통하고, 상기 패키지 기판을 통해서 상기 제1외측 커넥터에 접속되는 접속용 제1쓰루 몰드 비아(TMV),
    상기 제1반도체 칩에 Y축 방향으로 이격되고, 상기 몰드층을 관통하고, 상기 패키지 기판을 통해서 상기 제2외측 커넥터에 접속되는 바이패스(bypass)용 제1쓰루 몰드 비아,
    상기 몰드층의 제2표면 상으로부터 상기 제1반도체 칩의 제1표면 상으로 연장되고, 상기 제1반도체 칩을 상기 접속용 제1쓰루 몰드 비아에 연결시키는 제1재배선 패턴을 포함하는 제1서브 패키지(sub package);
    상기 제1서브 패키지에 스택(stack)되고,
    제2반도체 칩에 Y축 방향으로 이격되고 상기 바이패스용 제1쓰루 몰드 비아에 접속되는 바이패스용 제2쓰루 몰드 비아, 및
    상기 제2반도체 칩을 상기 접속용 제1쓰루 몰드 비아에 접속시키는 제2재배선 패턴을 포함하는 제2서브 패키지; 및
    상기 제2서브 패키지에 스택되고,
    제3반도체 칩, 및
    상기 제3반도체 칩을 상기 바이패스용 제2쓰루 몰드 비아에 접속시키는 제3재배선 패턴을 포함하는 제3서브 패키지;를 포함하는 스택 패키지.
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