KR102264548B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 제조 방법이 제공된다. 반도체 패키지는 제1 회로 패턴을 갖는 제1 반도체칩; 상기 제1 반도체칩 상에 배치되고, 제2 회로 패턴을 갖는 제2 반도체칩; 그리고 상기 제1 반도체칩 및 상기 제2 반도체칩을 관통하는 제1 채널 구조체 및 제2 채널 구조체를 포함할 수 있다. 상기 제1 채널 구조체는 상기 제1 회로 패턴과 전기적으로 연결되고, 상기 제2 회로 패턴과 전기적으로 단절될 수 있다. 상기 제2 채널 구조체는 상기 제1 회로 패턴과 전기적으로 단절되며, 상기 제2 회로 패턴과 전기적으로 연결될 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor packages and fabrication method thereof}
본 발명은 복수의 반도체칩들을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 따라서 더 작은 반도체 장치 안에 다양한 기능을 하는 회로를 집적하고, 반도체 장치를 더 빠르게 동작시키기 위한 다양한 시도가 이루어지고 있다.
반도체 장치의 고집적 및 고성능 동작을 위하여, 반도체 소자들을 적층시키는 방안이 제시되고 있다. 예를 들어, 하나의 반도체 패키지 안에 복수의 칩들이 실장되는 멀티 칩 패키지(Multi-Chip Package), 적층된 이종 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 있다. 복수의 반도체 소자들이 적층되는 경우, 적층된 반도체 소자들을 빠르게 구동시킬 수 있는 방법이 필요하다.
본 발명이 해결하고자 하는 과제는, 복수의 반도체칩들을 포함하며, 빠른 동작 속도를 구현하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야의 통상의 기술을 가진 자에게 명확하게 이해될 수 있을 것이다.
반도체 패키지 및 그 제조 방법이 제공된다. 본 발명에 따르면, 반도체 패키지는 기판; 상기 기판 상에 실장되고, 제1 회로 패턴을 갖는 제1 반도체칩; 상기 제1 반도체칩 상에 배치되고, 제2 회로 패턴을 갖는 제2 반도체칩; 상기 제1 반도체칩 및 상기 제2 반도체칩을 관통하는 제1 채널 구조체; 및 상기 제1 반도체칩 및 상기 제2 반도체칩을 관통하며, 상기 제1 채널 구조체와 옆으로 배치된 제2 채널 구조체를 포함하되, 상기 제1 채널 구조체는 상기 제1 회로 패턴과 전기적으로 연결되고, 상기 제2 회로 패턴과 전기적으로 단절되며, 상기 제2 채널 구조체는 상기 제1 회로 패턴과 전기적으로 단절되며, 상기 제2 회로 패턴과 전기적으로 연결될 수 있다.
실시예에 따르면, 상기 제1 채널 구조체는: 상기 제1 반도체칩을 관통하며, 상기 제1 회로 패턴과 전기적으로 연결된 제1 연결 비아; 상기 제2 반도체칩을 관통하며, 상기 제2 회로 패턴과 전기적으로 단절된 제2 더미 비아; 및 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제1 연결 비아 및 상기 제2 더미 비아와 접속하는 제1 연결 단자를 포함할 수 있다.
실시예에 따르면, 상기 제2 채널 구조체는: 상기 제1 반도체칩을 관통하며, 상기 제1 회로 패턴과 전기적으로 단절된 제1 더미 비아; 상기 제2 반도체칩을 관통하며, 상기 제2 회로 패턴과 전기적으로 연결된 제2 연결 비아; 및 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제1 더미 비아 및 상기 제2 연결 비아와 접속하는 제2 연결 단자를 포함할 수 있다.
실시예에 따르면, 상기 제2 반도체칩은 상기 제1 반도체칩 상에서 상제1 반도체칩으로부터 옆으로 시프트 배치될 수 있다.
실시예에 따르면, 상기 제2 반도체칩 상에 실장되며, 제3 회로 패턴을 갖는 제 3 반도체칩을 더 포함하되, 상기 제1 연결 구조체 및 상기 제2 연결 구조체는 상기 제3 회로 패턴과 전기적으로 연결되며, 상기 제2 연결 구조체는 상기 제3 회로 패턴과 전기적으로 단절될 수 있다.
실시예에 따르면, 상기 제2 회로 패턴은 상기 제1 회로 패턴과 동종의 집적 회로를 포함할 수 있다.
실시예에 따르면, 상기 제1 채널 구조체 및 상기 제2 채널 구조체는 복수개로 제공되며, 평면적 관점에서, 상기 제1 채널 구조체들 및 상기 제2 채널 구조체들은 일 방향으로 연장되고, 서로 평행한 열들을 이루며 배열될 수 있다.
본 발명에 따른 반도체 패키지는 기판; 상기 기판 상에 실장되며, 제1 연결 비아 및 제1 더미 비아를 갖는 제1 반도체칩; 상기 제1 반도체칩 상에 실장되며, 제2 연결 비아 및 제2 더미 비아를 갖는 제2 반도체칩; 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되어, 상기 제1 연결 비아 및 상기 제2 더미 비아와 접속하는 제1 연결 단자; 및 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되어, 상기 제1 더미 비아 및 상기 제2 연결 비아와 접속하는 제2 연결 단자를 포함할 수 있다.
실시예에 따르면, 평면적 관점에서, 상기 제2 연결 비아는 상기 제1 더미 비아와 중첩되며, 상기 제2 더미 비아는 상기 제1 연결 비아와 중첩될 수 있다.
실시예에 따르면, 상기 제1 반도체칩은 제1 회로 패턴을 포함하며, 상기 제1 회로 패턴은 상기 제1 연결 비아와 전기적으로 연결되며, 상기 제1 더미 비아와 전기적으로 단절될 수 있다.
실시예에 따르면, 상기 제2 반도체칩은 제2 회로 패턴을 포함하며, 상기 제2 회로 패턴은 상기 제2 연결 비아와 전기적으로 연결되며, 상기 제2 더미 비아와 전기적으로 단절될 수 있다.
실시예에 따르면, 상기 제1 연결 비아 및 상기 제1 더미 비아는 복수로 제공되며, 상기 제1 연결 비아들의 개수는 상기 제1 더미 비아들의 개수와 동일할 수 있다.
실시예에 따르면, 상기 제2 연결 비아 및 상기 제2 더미 비아는 복수로 제공되며, 상기 제2 연결 비아들의 개수는 상기 제1 더미 비아들의 개수와 동일할 수 있다.
실시예에 따르면, 상기 제1 연결 비아는 제1 신호 전달용 연결 비아, 제1 접지용 연결 비아, 및 제1 전압 공급용 연결 비아를 포함하고, 상기 제2 더미 비아는 제1 신호 전달용 더미 비아, 제1 접지용 더미 비아, 및 제1 전압 공급용 더미 비아를 포함할 수 있다.
실시예에 따르면, 상기 제2 신호 전달용 연결 비아는 상기 제1 신호 전달용 더미 비아와 연결되고, 상기 제2 신호 전달용 더미 비아는 상기 제1 신호 전달용 연결 비아와 연결될 수 있다.
실시예에 따르면, 상기 제2 반도체칩은 상기 제1 반도체칩 상에서 상기 제1 반도체칩으로부터 옆으로 시프트 배치될 수 있다.
본 발명에 따른 반도체 패키지 제조방법은 기판 상에 제1 회로 패턴, 제1 연결 비아, 및 제1 더미 비아를 포함하는 제1 반도체칩을 실장하는 것; 및 상기 제1 반도체칩 상에 제2 연결 비아, 및 제2 더미 비아를 포함하는 제2 반도체칩을 실장하는 것을 포함하되, 상기 제2 반도체칩을 실장하는 것은: 상기 제2 연결 비아를 상기 제1 더미 비아와 전기적으로 연결시키는 것; 및 상기 제2 더미 비아를 상기 제1 연결 비아와 전기적으로 연결시키는 것을 포함할 수 있다.
실시예에 따르면, 동종의 반도체칩들을 포함하는 반도체 웨이퍼를 제공하는 것; 상기 반도체 웨이퍼를 잘라, 상기 반도체칩들을 분리하는 것; 상기 반도체칩들 중에서 어느 하나를 상기 제1 반도체칩으로 제공하는 것; 및 상기 반도체칩들 중에서 다른 하나를 상기 제2 반도체칩으로 제공하는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 제2 반도체칩을 실장하는 것은 상기 제2 반도체칩을 180도 회전시켜, 상기 제1 반도체칩 상에 배치하는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 제2 반도체칩을 실장하는 것은: 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 상기 제1 연결 비아 및 상기 제2 더미 비아와 접속하는 제1 연결 단자를 형성하는 것; 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 상기 제1 더미 비아 및 상기 제2 연결 비아와 접속하는 제2 연결 단자를 형성하는 것을 포함하되, 상기 제1 연결 단자는 상기 제1 더미 비아 및 상기 제2 연결 비아와 전기적으로 단절되며, 상기 제2 연결 단자는 상기 제1 연결 비아 및 상기 제2 더미 비아와 전기적으로 단절될 수 있다.
실시예에 따르면, 상기 제2 반도체칩을 실장하는 것은, 평면적 관점에서, 상기 제2 연결 비아를 상기 제1 더미 비아와 중첩 배치하고, 상기 제2 더미 비아를 상기 제1 연결 비아와 중접 배치하는 것을 포함할 수 있다.
본 발명에 따르면 복수의 연결 구조체들이 복수의 반도체칩들을 관통하여 제공될 수 있다. 연결 구조체들은 서로 다른 반도체칩들을 동작시킬 수 있다. 이에 따라, 반도체칩들이 연결 구조체들에 의하여 다양하게 동작하며, 향상된 동작 속도를 나타낼 수 있다.
반도체칩들 각각은 연결 비아들 및 더미 비아들을 포함할 수 있다. 연결 및 더미 비아들의 개수, 배치 및 전기적 연결 관계가 조절되어, 연결 구조체들의 개수가 조절될 수 있다. 이에 따라, 반도체칩들의 동작을 위한 전기적 연결 통로가 조절될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시하였다.
도 1d 내지 도 1f는 다른 예들에 따른 반도체칩들의 전압 공급을 설명하기 위한 것으로, 도 1b의 Ⅳ영역에 대응된다.
도 2a 및 도 3은 일 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 평면도 및 단면도이다.
도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 2c는 도 2b의 Ⅲ영역을 확대 도시하였다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 5b는 도 5a를 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따라 제조된 반도체 패키지의 단면도이다.
도 7a는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 7b는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 7c는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명에 따른 반도체 패키지를 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면도이다. 도 1c는 도 1b의 Ⅲ영역을 확대 도시하였다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 기판(100), 기판(100) 상에 적층된 복수의 반도체칩들(110, 120, 130, 140), 및 복수의 연결 구조체들(S1, S2)을 포함할 수 있다. 제1 내지 제4 반도체칩들(110, 120, 130, 140)은, 동일한 구조를 가지면서 동일한 기능을 수행하도록 제작된 동종의 반도체칩들일 수 있으나, 이에 제한되지 않는다.
기판(100)은 회로 패턴을 갖는 인쇄회로기판일 수 있다. 제1 및 제2 외부 단자들(101, 102)이 기판(100)의 하면에 배치될 수 있다. 제1 및 제2 외부 단자들(101, 102)은 전도성 물질을 포함하며, 솔더볼의 형상을 가질 수 있다. 기판(100)은 제1 및 제2 외부 단자들(101, 102)을 통하여 외부 장치(미도시)와 전기적으로 연결될 수 있다.
제1 반도체칩(110)은 플립칩 방식에 의해 기판(100) 상에 실장될 수 있다. 제1 반도체칩(110)은 제1 연결부들(105)에 의해 기판(100)과 전기적으로 연결될 수 있다. 제1 연결부들(105)은 기판(100) 및 제1 반도체칩(110) 사이에 개재될 수 있다. 제1 연결부들(105)은 금속과 같은 도전성 물질을 포함할 수 있다.
제1 반도체칩(110)은 제1 회로 패턴(111), 제1 연결 비아들(V1), 및 제1 더미 비아들(DV1)을 포함할 수 있다. 제1 회로 패턴(111)은 제1 반도체칩(110)의 하면에 인접하여 배치될 수 있다. 제1 회로 패턴(111)은 집적 회로들, 예를 들어, 메모리 회로, 로직 회로, 및/또는 이들의 조합을 포함할 수 있다. 제1 연결 비아들(V1)은 제1 반도체칩(110)의 내부를 관통하며, 제1 회로 패턴(111)에 포함된 집적 회로들과 전기적으로 연결될 수 있다. 제1 더미 비아들(DV1)은 제1 반도체칩(110)의 내부를 관통하되, 제1 회로 패턴(111)에 포함된 집적 회로들과 전기적으로 연결되지 않을 수 있다. 이하, 본 명세서에서, 회로 패턴/반도체칩과 전기적으로 연결된다는 것은 회로 패턴에 포함된 집적 회로들/반도체칩에 포함된 집적 회로들과 전기적으로 연결된다는 것을 의미할 수 있다. 제1 더미 비아들(DV1)은 제1 연결 비아들(V1)과 옆으로 배치되며, 제1 연결 비아들(V1)과 전기적으로 단절될 수 있다. 제1 연결 비아들(V1) 및 제1 더미 비아들(DV1)은 금속과 같은 도전성 물질을 포함할 수 있다. 일 예로, 도 1a에 도시된 바와 같이, 제1 연결 비아들(V1)의 총 개수는 제1 더미 비아들(DV1)의 총 개수와 동일할 수 있다.
제2 반도체칩(120)이 제1 반도체칩(110)의 상면 상에 실장될 수 있다. 제2 연결부들(115)이 제1 반도체칩(110) 및 제2 반도체칩(120) 사이에 제공되며, 제1 반도체칩(110) 및 제2 반도체칩(120)과 전기적으로 연결될 수 있다. 제2 반도체칩(120)은 제1 반도체칩(110)과 동일한 평면적을 가지며, 제1 반도체칩(110)과 중첩될 수 있다. 예를 들어, 제2 반도체칩(120)은 도 1b와 같이 제1 반도체칩(110)과 수직적으로 정렬될 수 있다.
제2 반도체칩(120)은 제2 회로 패턴(121), 제2 연결 비아들(V2), 및 제2 더미 비아들(DV2)을 포함할 수 있다. 제2 회로 패턴(121)은 제2 반도체칩(120)의 하면에 인접할 수 있다. 도 1c를 참조하면, 제2 회로 패턴(121)은 집적회로들(121a), 배선들(121b), 및 절연층(121c)을 포함할 수 있다. 집적회로들(121a) 및 배선들(121b)은 절연층(121c) 내에 제공될 수 있다. 집적회로들(121a)은 메모리 회로 및/또는 로직 회로를 포함할 수 있다. 제2 회로 패턴(121)은 제1 회로 패턴(111)과 동종의 집적 회로들을 포함할 수 있다.
제2 연결 비아들(V2)은 제2 반도체칩(120)을 관통할 수 있다. 제2 연결 비아들(V2)은 배선들(121b)을 통해 제2 회로 패턴(121)에 포함된 집적 회로들(121a)과 전기적으로 연결될 수 있다. 제2 더미 비아들(DV2)은 제2 반도체칩(120)의 내부를 관통하되, 제2 회로 패턴(121)에 포함된 집적 회로들(121a)과 전기적으로 연결되지 않을 수 있다. 제2 더미 비아들(DV2)은 제2 연결 비아들(V2)과 옆으로 배치되며, 제2 연결 비아들(V2)과 전기적으로 단절될 수 있다. 이하, 본 명세서에서 연결 비아들(V1, V2, V3, V4)은 이를 포함하는 반도체칩을 관통하며, 상기 반도체칩의 회로 패턴의 집적 회로들과 전기적으로 연결된 비아들로, 더미 비아들(DV1, DV2, DV3, DV4)은 이를 포함하는 반도체칩을 관통하며, 상기 반도체칩의 회로 패턴의 집적 회로들과 전기적으로 단절된 비아들로 정의한다.
제2 연결부들(115)은 제1 연결 단자(116) 및 제2 연결 단자(117)를 포함할 수 있다. 제1 연결 단자(116) 및 제2 연결 단자(117)는 확대 도시된 도 2c에 제한되지 않고, 복수 개로 제공될 수 있다. 제1 연결 단자(116)는 제1 연결 비아들(V1) 및 제2 연결 비아들(V2)과 접속할 수 있다. 제2 연결 단자(117)는 제1 더미 비아들(DV1) 및 제2 더미 비아들(DV2)과 접속할 수 있다. 제2 연결 비아들(V2)은 제2 연결 단자(117)에 의해 제1 연결 비아들(V1)과 전기적으로 연결되며, 제2 더미 비아들(DV2)은 제1 연결 단자(116)에 의해 제1 더미 비아들(DV1)과 전기적으로 연결될 수 있다.
도 1b를 다시 참조하면, 제3 반도체칩(130)이 제2 반도체칩(120)의 상면 상에 실장될 수 있다. 제3 연결부들(125)이 제2 반도체칩(120) 및 제3 반도체칩(130) 사이에 제공되며, 제2 반도체칩(120) 및 제3 반도체칩(130)과 접속할 수 있다. 제3 반도체칩(130)은 제2 반도체칩(120)으로부터 옆으로 시프트 배치될 수 있다.
제3 반도체칩(130)은 제3 회로 패턴(131), 제3 연결 비아들(V3), 및 제3 더미 비아들(DV3)을 포함할 수 있다. 일 예로, 제3 회로 패턴(131)은 제1 및 제2 회로 패턴들(111, 121)과 동일한 종류의 집적회로들을 포함할 수 있으나, 이에 제한되지 않는다.
제4 반도체칩(140)이 제3 반도체칩(130)의 상면 상에 실장될 수 있다. 제4 반도체칩(140)은 제1 및 제2 반도체칩들(110, 120)로부터 옆으로 시프트 배치될 수 있다. 제4 반도체칩(140)은 제3 반도체칩(130)과 평면적 관점에서 중첩되며, 수직적으로 정렬될 수 있다. 제4 연결부들(135)이 제3 반도체칩(130) 및 제4 반도체칩(140) 사이에 제공되며, 제3 반도체칩(130) 및 제4 반도체칩(140)과 접속할 수 있다.
제4 반도체칩(140)은 제4 회로 패턴(141), 제4 연결 비아들(V4), 및 제4 더미 비아들(DV4)을 포함할 수 있다. 제4 회로 패턴(141)은 집적회로들을 포함할 수 있다. 제4 더미 비아들(DV4)은 제4 연결 비아들(V4)과 옆으로 배치되며, 제4 연결 비아들(V4)과 전기적으로 단절될 수 있다. 제4 연결 비아들(V4) 및 제4 더미 비아들(DV4)은 도전성 물질을 포함할 수 있다.
도 1a에 도시된 바와 같이, 제1 내지 제4 연결 비아들(V1, V2, V3, V4) 및 제1 내지 제4 더미 비아들(DV1, DV2, DV3, DV4)은 각각 일 방향으로 연장된 열을 따라 배열될 수 있다. 제1 내지 제4 연결 비아들(V1, V2, V3, V4)이 이루는 열들의 개수는 제1 내지 제4 더미 비아들(DV1, DV2, DV3, DV4)이 이루는 열들의 개수와 각각 동일할 수 있다. 제1 연결 비아들(V1)의 총 개수, 제2 더미 비아들(DV2)의 총 개수, 제2 연결 비아들(V2)의 총 개수, 제2 더미 비아들(DV2)의 총 개수, 제3 연결 비아들(V3)의 총 개수, 제3 더미 비아들(DV3)의 총 개수, 제4 연결 비아들(V4)의 총 개수, 및 제4 더미 비아들(DV4)의 총 개수는 서로 동일할 수 있다.
제1 내지 제4 반도체칩들(110, 120, 130, 140)은 서로 동일한 평면적을 가질 수 있다. 평면적 관점에서 제3 반도체칩(130)은 제2 반도체칩(120)과 2차 회전 대칭일 수 있다. 예를 들어, 예를 들어, 제3 반도체칩(130)이 180도 회전하였을 때, 회전된 후의 제3 연결 비아들(V3)은 은 제2 연결 비아들(V2)과 중첩되고. 제 및 제3 더미 비아들(DV3)은 제2 더미 비아들(DV2)과 중첩될 수 있다. 제4 반도체칩(140)은 제2 반도체칩(120)과 2차 회전 대칭일 수 있다
이하, 반도체 패키지(1)의 전기적 연결에 대하여 설명한다.
제1 연결 구조체(S1) 및 제2 연결 구조체(S2)가 기판(100) 상에서 반도체칩들을 관통하며, 기판(100)과 전기적으로 연결될 수 있다. 제1 연결 구조체(S1) 및 제2 연결 구조체(S2)는 복수 개로 제공될 수 있다. 제2 연결 구조체들은(S2) 제1 연결 구조체(S1)로부터 옆으로 배치될 수 있다. 도 1a와 같이, 제1 연결 구조체들(S1) 및 제2 연결 구조체들(S2)은 일 방향으로 연장된 열들을 이룰 수 있다. 제2 연결 구조체들(S2)이 이루는 열은 제1 연결 구조체들(S1)이 이루는 열과 평행할 수 있다. 제1 연결 구조체들(S1)이 이루는 열은 복수 개로 도시되었으나, 이에 제한되지 않고 단수 개일 수 있다. 이하, 단수의 제1 연결 구조체(S1) 및 제2 연결 구조체(S2)에 대하여 기술한다.
제1 연결 구조체(S1)는 서로 전기적으로 연결된 제1 연결 비아들(V1), 제2 연결 비아들(V2), 제3 더미 비아들(DV3), 및 제4 더미 비아들(DV4)을 포함할 수 있다. 도 1a, 도 4a, 및 도 5a에서 비아들(V1, V2, V3, V4, DV1, DV2, DV3, DV4)의 형상 및 크기는 상이하게 도시되었으나, 이는 비아들의 구분을 위한 예시적인 것이다. 비아들(V1, V2, V3, V4, DV1, DV2, DV3, DV4)의 형상 및 크기는 이에 제한되지 않고, 다양할 수 있다. 예를 들어, 비아들(V1, V2, V3, V4, DV1, DV2, DV3, DV4)은 동일한 형상 및 크기를 가질 수 있다. 도 1a에 도시된 바와 같이, 제1 연결 비아들(V1), 제2 연결 비아들(V2), 제3 더미 비아들(DV3), 및 제4 더미 비아들(DV4)은 중첩될 수 있다. 도 1b에 도시된 바와 같이, 제1 연결 비아들(V1), 제2 연결 비아들(V2), 제3 더미 비아들(DV3), 및 제4 더미 비아들(DV4)은 제2 내지 제4 연결부들들(115, 125, 135)을 통하여 서로 전기적으로 연결될 수 있다. 제1 연결 구조체(S1)는 제1 연결 비아들(V1) 및 제2 연결 비아들(V2)을 포함하여, 제1 회로 패턴(111) 및 제2 회로 패턴(121)과 전기적으로 연결될 수 있다. 제1 연결 구조체(S1)는 제3 더미 비아들(DV3) 및 제4 더미 비아들(DV4)을 포함하여, 제3 회로 패턴(131) 및 제4 회로 패턴(141)과 전기적으로 단절될 수 있다. 제1 연결 구조체(S1)는 기판(100)의 제1 외부 단자(101)와 전기적으로 연결될 수 있다. 제1 외부 단자(101)로 입력된 전기적 신호 또는 전압은 제1 연결 구조체(S1)를 통하여 제1 및 제2 반도체칩들(110, 120)의 집적 회로들로 전달될 수 있다. 제1 및 제2 반도체칩들(110, 120)은 제1 연결 구조체(S1)에 의하여 동작할 수 있다. 다른 예로, 제3 더미 비아들(DV3) 및 제4 더미 비아들(DV4)은 생략될 수 있다.
제2 연결 구조체(S2)는 서로 전기적으로 연결된 제1 더미 비아들(DV1), 제2 더미 비아들(DV2), 제3 연결 비아들(V3), 및 제4 연결 비아들(V4)을 포함할 수 있다. 도 1a에 도시된 바와 같이, 평면적 관점에서, 제1 더미 비아들(DV1), 제2 더미 비아들(DV2), 제3 연결 비아들(V3), 및 제4 연결 비아들(V4)은 중첩될 수 있다. 제2 연결 구조체(S2)는 제1 연결 구조체(S1)와 전기적으로 연결되지 않을 수 있다. 제2 연결 구조체(S2)는 제1 더미 비아들(DV1) 및 제2 더미 비아들(DV2)을 포함하여, 제1 회로 패턴(111) 및 제2 회로 패턴(121)과 전기적으로 단절될 수 있다. 제2 연결 구조체(S2)는 제3 및 제4 연결 비아들(V3, V4)을 포함하여 제3 회로 패턴(131) 및 제4 회로 패턴(141)과 전기적으로 연결될 수 있다. 제2 연결 구조체(S2)는 기판(100)을 통하여 제2 외부 단자(102)와 전기적으로 연결될 수 있다. 제2 외부 단자(102)로 입력된 전기적 신호 또는 전압은 제2 연결 구조체(S2)를 통하여 제3 및 제4 집적 회로 (131, 141)에 전달될 수 있다. 이 때, 제1 및 제2 더미 비아들(DV1, DV2)은 제1 외부 단자(101)와 제3 및 제4 연결 비아들(V3, V4) 사이의 연결 통로의 역할을 할 수 있다. 제3 및 제4 반도체칩들(130, 140)은 제2 연결 구조체(S2)에 의하여 동작할 수 있다.
제1 및 제2 연결 구조체들(S1, S2)이 더미 비아들(DV1, DV2, DV3, DV4)을 포함하여, 제1 내지 제4 반도체칩들(110, 120, 130, 140)의 개별적 동작이 용이하게 구현될 수 있다. 더불어, 반도체칩들(110, 120, 130, 140)의 회로 패턴들(111, 121, 131, 141)이 서로 동일한 구조를 갖더라도, 제1 및 제2 연결 구조체들(S1, S2)에 의하여 반도체칩들(110, 120, 130, 140)이 다양하게 동작할 수 있다.
제1 및 제2 연결 구조체들(S1, S2)은 서로 다른 반도체칩들(110, 120, 130, 140)을 동작시킬 수 있다. 제1 및 제2 연결 구조체들(S1, S2)에 의해 반도체칩들(110, 120, 130, 140)을 동작시키는 전기적 통로가 다중화되어, 반도체칩들(110, 120, 130, 140)의 동작 속도가 향상될 수 있다.
제1 및 제2 연결 구조체들(S1, S2)은 반도체칩들(110, 120, 130, 140)로 전기적 신호를 전달하거나 전달받을 수 있다. 이 경우, 제1 및 제2 반도체칩들(110, 120) 사이의 전기적 연결은 도 1c에 도시된 바와 동일할 수 있다. 기판(100) 및 제1 반도체칩(110) 사이, 제2 내지 제4 반도체칩들(120, 130, 140) 사이의 전기적 연결은 도 1c와 유사할 수 있다. 제1 연결 구조체(S1)로 전달되는 전기적 신호는 제2 연결 구조체(S2)로 전달되지 않을 수 있다.
제1 연결 구조체(S1)는 제1 및 제2 반도체칩들(110, 120)에 신호 또는 전압을 공급하거나, 제1 및 제2 반도체칩들(110, 120)을 접지시킬 수 있다. 제2 연결 구조체(S2)는 제3 및 제4 반도체칩들(130, 140)에 신호 또는 전압을 공급하거나, 제3 및 제4 반도체칩들(130, 140)을 접지시킬 수 있다. 일 예로, 제1 연결 구조체(S1)를 통하여 공급되는 전압은 제2 연결 구조체(S2)로 전달되지 않을 수 있다. 이 때, 반도체칩들(110, 120, 130, 140) 사이의 연결은 도 1c에 도시된 바와 동일 또는 유사할 수 있다. 다른 예로, 제1 연결 구조체(S1)를 통하여 공급되는 전압은 제2 연결 구조체(S2)로 전달될 수 있다. 다른 예로, 제1 연결 구조체(S1)를 통하여 공급되는 전압은 도 1d 내지 도 1f에 도시된 같이 제2 연결 구조체(S2)로 전달될 수 있다.
도 1d 내지 도 1f는 다른 예들에 따른 반도체칩들의 전압 공급을 설명하기 위한 것으로, 도 1b의 Ⅲ 영역에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d 내지 도 1f를 참조하면, 제1 반도체칩(110)의 상면 상에 재배선 패드들(113)이 제공될 수 있다. 재배선 패드들(113)은 제1 연결 비아들(V1) 및 제2 연결부들(115) 사이 그리고 제1 더미 비아들(DV1) 및 제2 연결부들(115) 사이에 개재될 수 있다. 패드들(122)은 제2 반도체칩(120)의 하면 상에 제공될 수 있다. 패드들(122)은 제2 연결 비아들(V2) 제2 연결부들(115) 사이, 그리고 제2 더미 비아들(DV2) 및 제2 연결부들(115) 사이에 각각 개재될 수 있다. 재배선 패드들(113) 및 패드들(122)은 도전성 물질을 포함할 수 있다.
일 예로, 도 1d와 같이, 재배선 패드들(113)은 제1 반도체칩(110)의 상면 상에 제공될 수 있다. 재배선 패드들(113) 중에 적어도 하나는 제1 연결 비아들(V1) 및 제1 더미 비아들(DV1)과 접촉할 수 있다. 이에 따라, 제2 연결 구조체(S2)가 제1 연결 구조체(S1)와 물리적 및 전기적으로 연결될 수 있다. 다른 예로, 도 1e와 같이, 패드들(122) 중에서 적어도 하나는 제2 연결 비아들(V2) 중에서 어느 하나 및 제2 더미 비아들(DV2) 중에서 어느 하나와 접촉하여, 제2 연결 구조체(S2)가 제1 연결 구조체(S1)와 물리적 및 전기적으로 연결될 수 있다. 또 다른 예로, 도 1f와 같이, 재배선 패드들(113) 중에 적어도 하나는 제1 연결 비아들(V1) 중에서 하나 및 제1 더미 비아들(DV1) 중에서 하나와 접촉할 수 있다. 패드들(122) 중에서 적어도 하나는 제2 연결 비아들(V2) 중에서 하나 및 제2 더미 비아들(DV2) 중에서 하나와 접촉할 수 있다. 제2 연결부들(115) 중에서 적어도 하나는 재배선 패드들(113) 중에 적어도 하나 및 상기 패드들(122) 중에서 적어도 하나와 접촉할 수 있다. 제2 연결 구조체(S2)가 제1 연결 구조체(S1)와 연결될 수 있다.
도 1a 및 도 1b를 다시 참조하면, 몰딩막(200)이 기판(100) 상에 제공되어, 제1 내지 제4 반도체칩들(110, 120, 130, 140)을 덮을 수 있다. 몰딩막(200)은 기판(100) 및 제1 반도체칩(110) 사이, 그리고 제2 내지 제4 반도체칩들(120, 130, 140) 사이로 더 연장될 수 있다. 몰딩막(200)은 언더필(underfill) 물질 또는 에폭시계 몰딩 컴파운드(EMC)를 포함할 수 있다.
이하, 실시예에 따른 반도체 패키지의 제조방법을 설명한다.
도 2a 및 도 3은 일 실시예에 따른 반도체 패키지의 제조과정을 설명하기 위한 평면도 및 단면도이다. 도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면도이다. 도 2c는 도 2b의 Ⅳ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 반도체칩들(150)이 형성되어 있는 반도체 웨이퍼(W)가 준비될 수 있다. 반도체칩들(150) 각각은 연결 비아들(V), 및 더미 비아들(DV)이 형성된 반도체칩일 수 있다. 반도체칩들(150)은 서로 동일한 구조 및 형상을 가지며, 동일한 기능을 수행하도록 제작된 동종의 반도체칩들일 수 있다. 연결 비아들(V) 및 더미 비아들(DV)은 일 방향을 따라 연장되는 열들을 이룰 수 있다. 상기 연결 비아들(V)이 이루는 열들 및 더미 비아들(DV)이 이루는 열들은 단수 또는 복수일 수 있다. 더미 비아들(DV)은 연결 비아들(V)의 일 측에 각각 형성될 수 있다. 더미 비아들(DV)의 개수는 연결 비아들(V)의 총 개수와 동일할 수 있다. 이하, 단수의 반도체칩에 대하여 설명한다. 연결 비아들(V) 및 더미 비아들(DV)은 이를 포함하는 반도체칩(150)의 중심축에 대하여 비대칭적으로 배열될 수 있다. 예를 들어, 연결 비아들(V)의 배열의 중심축 및 더미 비아들(DV)의 배열의 중심축은 반도체칩(150)의 중심축으로부터 반도체칩(150)의 일측에 보다 인접할 수 있다. 그러나, 연결 비아들(V) 및 더미 비아들(DV)의 개수 및 평면적 배열은 이에 제한되지 않고 다양할 수 있다.
도 2b를 참조하면, 반도체칩(150)은 회로 패턴(151)을 포함할 수 있다. 반도체칩(150)의 하면에 패드들(152)이 제공될 수 있다. 이 때, 반도체칩(150)의 하면은 회로 패턴(151)과 인접한 면일 수 있다. 재배선 패드들(153)이 반도체칩의 상면 상에 형성될 수 있다. 연결 비아들(V), 더미 비아들(DV), 패드들(152), 및 재배선 패드들(153)은 도전성 물질을 포함할 수 있다. 연결 비아들(V) 및 더미 비아들(DV)은 반도체칩(150)을 관통하는 쓰루 실리콘 비아(Through Silicon Via) 구조일 수 있다. 이 경우, 연결 비아들(V) 및 더미 비아들(DV)은 패드들(152) 및 재배선 패드들(153)을 연결하는 전기적 경로로서 사용될 수 있다.
도 2c를 참조하면, 회로 패턴(151)은 집적 회로들(151a) 배선들(151b), 및 절연층(151c)을 포함할 수 있다. 집적회로들(151a) 및 배선들(151b)은 절연층(151c) 내에 제공될 수 있다. 집적 회로들(151a)은 메모리 회로, 로직 회로, 및/또는 이들의 조합을 포함할 수 있다. 연결 비아들(V)은 배선들(151b)에 의해 집적 회로들(151a)과 전기적으로 연결될 수 있다. 더미 비아들(DV)은 집적 회로들(151a)과 전기적으로 단절될 수 있다. 재배선 패드들(153) 중에서 일부는 연결 비아들(V)과 전기적으로 연결되고, 다른 일부는 더미 비아들(DV)과 전기적으로 단절될 수 있다. 패드들(152) 중에서 일부는 연결 비아들(V)과 접속하고, 반도체칩(150)의 집적 회로들(151a)과 전기적으로 연결될 수 있다. 패드들(152) 중에서 다른 일부는 더미 비아들(DV)과 접속하고, 반도체칩(150)의 집적 회로들(151a)과 전기적으로 단절될 수 있다.
연결 비아들(V) 및 더미 비아들(DV)의 구조는 예시된 구조들에 한정되지 않으며, 다양하게 변형될 수 있다. 예를 들면, 연결 비아들(V) 및 더미 비아들(DV)은 비아들 퍼스트(via first) 구조, 비아들 라스트(via last) 구조, 또는 비아들 미들(via middle) 구조로 형성될 수 있다.
다시 도 2a를 참조하면, 반도체 웨이퍼(W)가 절단되어, 복수의 반도체칩들(150)이 서로 분리될 수 있다.
도 3을 참조하면, 제1 내지 제4 반도체칩들(110, 120, 130, 140)이 기판(100) 상에 차례로 실장될 수 있다. 일 예로, 기판(100)은 인쇄회로기판일 수 있다. 기판(100)의 하면 상에 제1 외부 단자(101) 및 제2 외부 단자(102)가 제공될 수 있다.
도 2a 내지 2c에서 설명한 바와 같이 제조된 반도체칩들(150)을 사용하여, 제1 내지 제4 반도체칩들(110, 120, 130, 140)이 차례로 적층될 수 있다. 제1 내지 제4 회로 패턴들(111, 121, 131, 141), 제1 내지 제4 연결 비아들(V1, V2, V3, V4), 및 제1 내지 제4 더미 비아들(DV1, DV2, DV3, DV4)은 앞서 도 2b에서 설명한 회로 패턴(151), 연결 비아들(V), 및 더미 비아들(DV)과 각각 동일할 수 있다.
도 2a의 예에서 설명한 바와 같이 분리된 반도체칩들(150) 중에서 어느 하나가 제1 반도체칩(110) 상에 배치될 수 있다. 제1 반도체칩(110) 및 기판(100) 사이에 제1 연결부들(105)이 형성되어, 제1 반도체칩(110)이 기판(100)과 전기적으로 연결될 수 있다. 제1 연결 비아들(V1)은 제1 외부 단자들(101)과 전기적으로 연결되고, 제2 연결 비아들(V2)은 제2 외부 단자들(102)과 전기적으로 연결될 수 있다.
도 2a의 예에서 설명한 바와 같이 분리된 반도체칩들(150) 중에서 다른 하나가 제1 반도체칩(110) 상에 배치될 수 있다. 제2 반도체칩(120)은 제1 반도체칩(110)과 평면적 관점에서 중첩 배치되어, 제2 연결 비아들(V2)은 제1 연결 비아들(V1)과 중첩되고, 제2 더미 비아들(DV2)은 제1 더미 비아들(DV1)과 중첩될 수 있다. 제2 연결부들(115)이 제1 및 제2 반도체칩들(110, 120) 사이에 형성될 수 있다. 제2 연결부들(115) 중 일부는 제1 연결 비아들(DV1) 및 제2 연결 비아들(V2)과 접속하여, 제1 연결 비아들(V1) 및 제2 연결 비아들(V2)을 서로 전기적으로 연결시킬 수 있다. 제2 연결부들(115) 중에서 다른 일부는 제1 더미 비아들(DV1) 및 제2 더미 비아들(DV2)과 접속하여, 제1 더미 비아들(DV1) 및 제2 더미 비아들(DV2)을 서로 연결시킬 수 있다.
도 2a와 같이 분리된 반도체칩들(150) 중에서 또 다른 하나가 180도 회전된 후, 제2 반도체칩(120) 상에 배치되어, 제3 반도체칩(130)으로 제공될 수 있다. 제3 반도체칩(130)이 제2 반도체칩(120)으로부터 옆으로 시프트 배치됨에 따라, 평면적 관점에서 제3 연결 비아들(V3) 및 제3 더미 비아들(DV3)이 제2 더미 비아들(DV2) 및 제2 연결 비아들(V2)과 각각 중첩될 수 있다. 제3 연결부들(125)이 제2 및 제3 반도체칩들(120, 130) 사이에 형성될 수 있다. 제3 연결부들(125)은 제2 더미 비아들(DV2) 및 제3 연결 비아들(V3)과 접속하여, 제2 더미 비아들(DV2) 및 제3 연결 비아들(V3)이 각각 연결될 수 있다. 제3 연결부들(125)은 제2 연결 비아들(V2)이 제3 더미 비아들(DV3)과 접속하여, 제2 연결 비아들(V2) 및 제3 더미 비아들(DV3)을 각각 연결시킬 수 있다.
제4 반도체칩(140)이 제3 반도체칩(130) 상에 실장될 수 있다. 예를 들어, 앞서 도 2a와 같이 분리된 반도체칩들(150) 중에서 또 다른 하나가 180도 회전된 후, 제3 반도체칩(130) 상에 배치될 수 있다. 이 때, 제4 반도체칩(140)은 제2 반도체칩(120)으로부터 일 방향으로 시프트 배치되며, 제3 반도체칩(130)과 중첩될 수 있다. 이에 따라, 평면적 관점에서, 제4 연결 비아들(V4)이 제3 연결 비아들(V3)과 각각 중첩되고, 제4 더미 비아들(DV4)이 제3 더미 비아들(DV3)과 각각 중첩될 수 있다. 제4 연결부들(135)이 제3 및 제4 반도체칩들(130, 140) 사이에 형성될 수 있다. 제4 연결부들(135) 중 일부는 제3 더미 비아들(DV3) 및 제4 더미 비아들(DV4)과 접속하여, 제3 더미 비아들(DV3) 및 제4 더미 비아들(DV4)을 서로 전기적으로 연결시킬 수 있다. 제4 연결부들(135)은 제3 연결 비아들(V3) 및 제4 연결 비아들(V4)과 접속하여, 제3 연결 비아들(V3) 및 제4 연결 비아들(V4)을 서로 전기적으로 연결시킬 수 있다.
도 1a 및 도 1b를 다시 참조하면, 몰딩막(200)이 기판(100) 상에 형성되어, 제1 내지 제4 반도체칩들(110, 120, 130, 140)을 덮을 수 있다. 몰딩막(200)은 기판(100) 및 제1 반도체칩(110) 사이, 그리고 제2 내지 제4 반도체칩들(120, 130, 140) 사이로 더 연장될 수 있다. 몰딩막(200)은 언더필(underfill) 물질 또는 에폭시계 몰딩 컴파운드(EMC)를 포함할 수 있다. 이에 따라, 반도체 패키지(1)의 제조가 완성될 수 있다. 실시예에 따르면, 도 2a와 같이 반도체 웨이퍼(W) 내에 더미 비아들(V)을 형성하여, 동일한 반도체 웨이퍼(W)에서 제조된 반도체칩들(150)로부터 제1 및 제2 연결 구조체들(S2, S2)을 포함하는 반도체 패키지(1)가 제조될 수 있다. 이에 따라, 반도체 패키지(1)가 용이하게 제조될 수 있다. 반도체 패키지(1)는 제1 및 제2 연결 구조체들(S2, S2)을 포함하여, 반도체칩들(110, 120, 130, 140)을 동작시키는 전기적 통로가 다중화될 수 있다. 제3 및 제4 반도체칩들(130, 140)의 시프트 적층에 의해, 도 2b와 같이 비대칭적으로 배열된 비아들(V) 및 더미 비아들(DV)을 포함하는 반도체칩들(150)이 사용될 수 있다, 그러나 반도체 패키지(1)의 제조방법은 본 실시예에 한정되지 않고, 다양할 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 4b는 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 참조하면, 반도체 패키지(2)는 기판(100), 기판(100) 상에 적층된 복수의 반도체칩들(110, 120, 130, 140), 복수의 연결 구조체들(S2, S2), 및 몰딩막(200)을 포함할 수 있다. 제1 내지 제4 반도체칩들(110, 120, 130, 140)은, 동일한 구조를 가지면서 동일한 기능을 수행하도록 제작된 동종의 반도체 칩들일 수 있으나, 이에 제한되지 않는다. 기판(100)은 회로 패턴을 갖는 인쇄회로기판일 수 있다. 제1 및 제2 외부 단자들(101, 102)이 기판(100)의 하면에 배치될 수 있다. 몰딩막(200)이 기판(100) 상에 제공되어, 제1 내지 제4 반도체칩들(110, 120, 130, 140)을 덮을 수 있다.
제1 내지 제4 반도체칩(110, 120, 130, 140)이 기판(100) 상에 차례로 적층될 수 있다. 제1 반도체칩(110)은 제1 연결부들(105)에 의해 기판(100)과 전기적으로 연결될 수 있다. 제2 연결부들(115)이 제2 및 제3 반도체칩들(120, 130) 사이에 제공될 수 있다. 제3 연결부들(125)이 제3 및 제4 반도체칩들(120, 130) 사이에 제공되며, 제4 연결부들(135)이 제3 및 제4 반도체칩들(130, 140) 사이에 제공될 수 있다
제1 내지 제4 반도체칩들(110, 120, 130, 140)은 앞서 도 1a 내지 도 1b의 예에서 설명한 바와 동일할 수 있다. 제1 반도체칩(110)은 제1 회로 패턴(111), 제1 연결 비아들(V1), 및 제1 더미 비아들(DV1)을 포함할 수 있다. 제2 반도체칩(120)은 제2 회로 패턴(121), 제2 연결 비아들(V2), 및 제2 더미 비아들(DV2)을 포함할 수 있다. 제3 반도체칩(130)은 제3 회로 패턴(131), 제3 연결 비아들(V3), 및 제3 더미 비아들(DV3)을 포함할 수 있다. 제4 반도체칩(140)은 제4 회로 패턴(141), 제4 연결 비아들(V4), 및 제4 더미 비아들(DV4)을 포함할 수 있다. 제1 내지 제4 회로 패턴들(111, 121, 131, 141) 각각은 집적회로들을 포함할 수 있다. 일 예로, 제1 내지 제4 회로 패턴들(111, 121, 131, 141)은 서로 동일한 회로 구성 및 디자인을 가질 수 있다. 제1 연결 비아들(V1)의 총 개수, 제2 더미 비아들(DV2)의 총 개수, 제2 연결 비아들(V2)의 총 개수, 제2 더미 비아들(DV2)의 총 개수, 제3 연결 비아들(V3)의 총 개수, 제3 더미 비아들(DV3)의 총 개수, 제4 연결 비아들(V4)의 총 개수, 및 제4 더미 비아들(DV4)의 총 개수는 서로 동일할 수 있다.
도 4b에 도시된 바와 같이, 제1 내지 제4 반도체칩들(110, 120, 130, 140)은 지그재그의 형태로 적층될 수 있다. 예를 들어, 제2 및 제4 반도체칩들(120, 140)은 제1 및 제3 반도체칩들(110, 130)로부터 옆으로 시프트 배치될 수 있다. 제3 반도체칩(130)은 제1 반도체칩(110)과 수직적으로 정렬되고, 제4 반도체칩(140)은 제2 반도체칩(120)과 수직적으로 정렬될 수 있다.
제1 연결 구조체(S1)는 서로 전기적으로 연결된 제1 연결 비아들(V1), 제2 더미 비아들(DV2), 제3 연결 비아들(V3), 및 제4 더미 비아들(DV4)을 포함할 수 있다. 평면적 관점에서, 제1 연결 비아들(V1), 제2 더미 비아들(DV2), 제3 연결 비아들(V3), 및 제4 더미 비아들(DV4)은 도 4a와 같이 서로 중첩될 수 있다. 제1 외부 단자(101)로 입력된 전기적 신호는 제1 연결 구조체(S1)를 통하여 제1 및 제3 회로 패턴들(111, 131)로 전달될 수 있다. 이 때, 제2 더미 비아들(DV2)은 전기적 통로의 역할을 할 수 있다. 제1 연결 구조체(S1)는 제2 회로 패턴(121) 및 제4 회로 패턴(141)과 전기적으로 단절될 수 있다. 다른 예로, 제4 더미 비아들(DV4)은 생략될 수 있다.
제2 연결 구조체(S2)는 서로 전기적으로 연결된 제1 더미 비아들(DV1), 제2 연결 비아들(V2), 제3 더미 비아들(DV3), 및 제4 연결 비아들(V4)을 포함할 수 있다. 제1 더미 비아들(DV1), 제2 연결 비아들(V2), 제3 더미 비아들(DV3), 및 제4 연결 비아들(V4)은 도 4a와 같이 평면적 관점에서 서로 중첩될 수 있다. 제2 외부 단자(102)로 입력된 전기적 신호는 제2 연결 구조체(S2)를 통하여 제2 및 제4 회로 패턴들(121, 141)로 전달될 수 있다. 이 때, 제1 및 제3 더미 비아들(DV3)은 전기적 통로의 역할을 할 수 있다. 제2 연결 구조체(S2)는 제1 회로 패턴(111) 및 제3 회로 패턴(131)과 전기적으로 단절될 수 있다.
연결 구조체들(S1, S2)에 의한 전기적 신호 전달 및 전압의 공급은 도 1a 내지 1f에서 설명한 바와 동일할 수 있다. 예를 들어, 제1 연결 구조체(S1)로 전달되는 전기적 신호는 제2 연결 구조체(S2)로 전달되는 전기적 신호와 단절될 수 있다. 제1 연결 구조체(S1)는 제 1 및 제3 반도체칩들(110, 130)에 신호 또는 전압을 공급하거나, 제1 및 제3 반도체칩들(110, 130)을 접지시킬 수 있다. 제2 연결 구조체(S2)는 제2 및 제4 반도체칩들(120, 140)에 신호 또는 전압을 공급하거나, 제2 및 제4 반도체칩들(120, 140)을 접지시킬 수 있다. 제1 연결 구조체(S1)를 통하여 공급되는 전압은 도 1c와 같이 제2 연결 구조체(S2)로 전달되지 않거나, 도 1d 내지 도 1f에서 설명한 바와 같이 제2 연결 구조체(S2)로 전달될 수 있다.
제1 및 제3 반도체칩들(110, 130)은 제1 연결 구조체(S1)에 의하여 동작할 수 있다. 제2 및 제4 반도체칩들(120, 140)은 제2 연결 구조체(S2)에 의하여 동작할 수 있다. 제1 및 제2 연결 구조체들(S1, S2)에 의해 반도체칩들(110, 120, 130, 140)을 동작시키는 전기적 통로가 다중화되어, 반도체칩들(110, 120, 130, 140)의 동작 속도가 향상될 수 있다.
이하, 일 예에 따른 반도체 패키지의 제조 방법에 대하여 설명한다.
제1 내지 제4 반도체칩들(110, 120, 130, 140) 각각은 앞서 도 2a 내지 2c에서 설명한 바와 같이 제조된 반도체칩들(150) 중에서 어느 하나일 수 있다.
제2 반도체칩(120)의 실장은 앞서 도 2a와 같이 분리된 반도체칩들(150) 중에서 어느 하나를 180도 회전 시키는 것, 상기 반도체칩을 제1 반도체칩(110) 상에 시프트 배치하는 것, 및 제2 연결부들(115)을 형성하는 것을 포함할 수 있다. 이 때, 반도체칩들(150) 중에 하나의 180도 회전 및 시프트 배치에 의해, 제2 연결 비아들(V2)이 제1 더미 비아들(DV1)과 각각 중첩되고, 제2 더미 비아들(DV2)이 제1 연결 비아들(V1)과 각각 중첩될 수 있다.
제3 반도체칩(130)은 제2 반도체칩(120)으로부터 옆으로 시프트 배치되며, 제1 반도체칩(110)과 수직적으로 정렬될 수 있다. 이에 따라, 제3 연결 비아들(V3) 및 제3 더미 비아들(DV3)이 제2 더미 비아들(DV2) 및 제2 연결 비아들(V2)과 각각 중첩될 수 있다. 제2 반도체칩(120) 및 제3 반도체칩(130) 사이에 제2 연결부들(115)이 형성되어, 제3 연결 비아들(V3) 및 제3 더미 비아들(DV3)이 제2 더미 비아들(DV2) 및 제2 연결 비아들(V2)과 각각 전기적으로 연결될 수 있다.
제4 반도체칩(140)의 실장은 앞서 도 2a와 같이 분리된 반도체칩들(150) 중에서 또 다른 하나를 180도 회전 시키는 것, 상기 반도체칩을 제3 반도체칩(130) 상에 시프트 배치하는 것, 및 제4 연결부들(135)을 형성하는 것을 포함할 수 있다. 제4 반도체칩(140)은 제3 반도체칩(130)으로부터 옆으로 시프트 배치되며, 제2 반도체칩(120)과 중첩 배치될 수 있다. 이에 따라, 평면적 관점에서, 제4 연결 비아들(V4) 및 제4 더미 비아들(DV4)이 제3 더미 비아들(DV3) 및 제3 연결 비아들(V3)과 각각 중첩될 수 있다. 도 2a 및 도 2b에서 연결 비아들(V)의 및 더미 비아들(DV)은 반도체칩들(도 2a에서 150)의 중심축에 대해 비대칭적으로 배치될 수 있다. 제2 및 제4 반도체칩들(120, 140)의 시프트 배치에 의해, 제1 및 제2 연결 구조체들(S1, S2)이 형성될 수 있다. 제1 내지 제4 반도체칩들(110, 120, 130, 140)의 적층 형태를 조절하여, 제1 연결 구조체(S1) 및 제2 연결 구조체들(S1, S2)에 의해 동작하는 반도체칩들(110, 120, 130, 140)이 제어될 수 있다.
도 5a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 5b는 도 5a를 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(3)는 기판(100), 기판(100) 상에 적층된 복수의 반도체칩들(110, 120, 130, 140), 몰딩막(200), 및 복수의 연결 구조체들(S1, S2)을 포함할 수 있다. 제1 내지 제4 반도체칩들(110, 120, 130, 140)은, 동일한 구조를 가지면서 동일한 기능을 수행하도록 제작된 동종의 반도체 칩들일 수 있으나, 이에 제한되지 않는다. 연결 구조체들(S1, S2)은 반도체칩들(110, 120, 130, 140)을 관통하며, 기판(100)과 전기적으로 연결될 수 있다. 기판(100)은 회로 패턴을 갖는 인쇄회로기판일 수 있다. 제1 및 제2 외부 단자들(101, 102)이 기판(100)의 하면에 배치될 수 있다.
제1 내지 제4 반도체칩들(110, 120, 130, 140)이 기판(100) 상에 적층될 수 있다. 도 5a에 도시된 바와 같이, 제1 내지 제4 반도체칩들(110, 120, 130, 140)은 평면적 관점에서 서로 중첩될 수 있다. 도 5b와 같이, 제1 내지 제4 반도체칩들(110, 120, 130, 140)은 수직적으로 정렬될 수 있다.
제1 반도체칩(110)은 제1 연결부들(105)에 의해 기판(100)과 전기적으로 연결될 수 있다. 제2 내지 제4 연결부들(115, 125, 135)은 앞서 도 1b에서 설명한 바와 동일할 수 있다.
제1 반도체칩(110)은 제1 회로 패턴(111), 제1 연결 비아들(V1), 및 제1 더미 비아들(DV1)을 포함할 수 있다. 제2 반도체칩(120)은 제2 회로 패턴(121), 제2 연결 비아들(V2), 및 제2 더미 비아들(DV2)을 포함할 수 있다. 제3 반도체칩(130)은 제3 회로 패턴(131), 제3 연결 비아들(V3), 및 제3 더미 비아들(DV3)을 포함할 수 있다. 제4 반도체칩(140)은 제4 회로 패턴(141), 제4 연결 비아들(V4), 및 제4 더미 비아들(DV4)을 포함할 수 있다. 제1 내지 제4 회로 패턴들(111, 121, 131, 141) 각각은 집적회로들을 포함할 수 있다.
반도체 패키지(3)는 앞서 도 2a 내지 도 3의 예에서 설명한 바와 동일한 방법에 의해 제조될 수 있다. 제1 내지 제4 반도체칩들(110, 120, 130, 140) 각각은 앞서 도 2a 내지 2c에서 설명한 바와 같이 동일한 반도체 웨이퍼(W)에서 제조된 동종의 반도체칩들(150) 중에서 어느 하나일 수 있으나, 이에 제한되지 않는다. 이 때, 도 2a에서 설명한 반도체 웨이퍼(W)에서 연결 비아들(V) 및 더미 비아들(DV)의 배치가 조절되어, 제1 내지 제4 반도체칩들(110, 120, 130, 140)의 적층 형태가 조절될 수 있다. 예를 들어, 평면적 관점에서, 연결 비아들(V) 및 더미 비아들(DV)은 반도체칩들(도 2a에서 150)의 중심축에 대해 대칭적으로 형성될 수 있다.
예를 들어, 제3 및 제4 반도체칩들(130, 140)의 실장은 앞서 도 2a와 같이 분리된 반도체칩들(150) 중에서 어느 하나를 180도 회전 시키는 것, 상기 반도체칩을 제2 반도체칩(120) 상에 배치하는 것, 및 제3 및 제4 연결부들(125, 135)을 형성하는 것을 포함할 수 있다. 도 2a 및 도 2b와 달리, 연결 비아들(V) 및 더미 비아들(DV)이 반도체칩들(도 2a에서 150)의 중심축에 대해 대칭적으로 형성되어, 제3 및 제4 반도체칩들(130, 140)이 제1 및 제2 반도체칩들(110, 120)으로부터 시프트 배치되지 않을 수 있다.
제1 연결 구조체(S1) 및 제2 연결 구조체(S2)는 앞서 도 1a 및 도 1b에서 설명한 바와 동일할 수 있다. 예를 들어, 제1 연결 구조체(S1)는 서로 전기적으로 연결된 제1 연결 비아들(V1), 제2 연결 비아들(V2), 제3 더미 비아들(DV3), 및 제4 더미 비아들(DV4)을 포함할 수 있다. 제1 및 제2 반도체칩들(110, 120)은 제1 연결 구조체(S1)에 의하여 동작할 수 있다. 제1 외부 단자(101)로 입력된 전기적 신호 및 전압은 제1 연결 구조체(S1)를 통하여 제1 및 제3 반도체칩들(130)의 집적 회로로 전달될 수 있다.
제2 연결 구조체(S2)는 서로 전기적으로 연결된 제1 더미 비아들(DV1), 제2 더미 비아들(DV2), 제3 연결 비아들(V3), 및 제4 연결 비아들(V4)을 포함할 수 있다. 제3 및 제4 반도체칩들(130, 140)은 제2 연결 구조체(S2)에 의하여 동작할 수 있다 제2 외부 단자(102)로 입력된 전기적 신호 및 전압은 제2 연결 구조체(S2)를 통하여 제3 및 제4 반도체칩들(130, 140)의 집적 회로들로 전달될 수 있다. 제2 연결 구조체(S2)로 전달되는 전기적 신호는 제1 연결 구조체(S1)로 전달되지 않을 수 있다. 제2 연결 구조체(S2)를 통하여 공급되는 전압은 도 1c와 같이 제1 연결 구조체(S1)로 전달되지 않거나, 도 1d 내지 도 1f에서 설명한 바와 같이 제1 연결 구조체(S1)로 전달될 수 있다.
다른 실시예로, 제1 및 제2 연결 구조체들(S1, S2)은 앞서 도 4a 및 도 4b에서 설명한 바와 같은 전기적 연결을 가질 수 있다. 예를 들어, 제1 연결 구조체(S1)는 제1 연결 비아들(V1), 제2 더미 비아들(DV2), 제3 연결 비아들(V3), 및 제4 더미 비아들(DV4)을 포함하여, 제1 및 제3 반도체칩들(110, 130)을 동작시킬 수 있다. 제2 연결 구조체(S2)는 제1 더미 비아들(DV1), 제2 연결 비아들(V2), 제3 더미 비아들(DV3), 및 제4 연결 비아들(V4)을 포함하여, 제2 및 제4 반도체칩들(120, 140)을 동작시킬 수 있다. 이 때, 비아들(V1, V2, V3, V4, DV1, DV2, DV3, DV4)의 배열을 조절하여, 제1 내지 제4 반도체칩들(110, 120, 130, 140)들이 수직적으로 정렬될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 참조하면, 반도체 패키지(4)는 기판(100), 기판(100) 상에 적층된 복수의 반도체칩들(110, 120, 130, 140), 몰딩막(200), 및 복수의 연결 구조체들(S1, S2, S3, S4)을 포함할 수 있다. 연결 구조체들(S1, S2, S3, S4)은 반도체칩들(110, 120, 130, 140)을 관통하며, 기판(100)과 전기적으로 연결될 수 있다. 기판(100)은 회로 패턴을 갖는 인쇄회로기판일 수 있다. 제1 내지 제4 외부 단자들(101, 102, 103, 104)이 기판(100)의 하면에 배치될 수 있다.
제1 내지 제4 반도체칩들(110, 120, 130, 140)은 다양한 형태로 적층될 수 있다. 예를 들어, 평면적 관점에서, 제1 내지 제4 반도체칩들(110, 120, 130, 140)은 도 5a와 같이 중첩될 수 있으나, 이와 달리 옆으로 시프트 배치될 수 있다. 제1 내지 제4 반도체칩들(110, 120, 130, 140) 각각은 앞서 도 2a 내지 2c에서 설명한 바와 같이 동일한 반도체 웨이퍼(W)에서 동일한 구조를 가지면서 동일한 기능을 수행하도록 제조된 동종의 반도체칩들 중에서 어느 하나일 수 있으나, 이에 제한되지 않는다.
제1 내지 제4 반도체칩들(110, 120, 130, 140)은 각각 제1 내지 제4 회로 패턴들(111, 121, 131, 141), 제1 내지 제4 연결 비아들(V1, V2, V3, V4), 및 제1 내지 제4 더미 비아들(DV1, DV2, DV3, DV4)을 포함할 수 있다. 제1 내지 제4 회로 패턴들(111, 121, 131, 141)은 집적회로들을 포함할 수 있다.
제1 반도체칩(110)은 제1 연결부들(105)에 의해 기판(100)과 전기적으로 연결될 수 있다. 제2 내지 제4 연결부들(115, 125, 135)이 각각 제2 내지 제4 반도체칩들(120, 130, 140) 사이에 제공되어, 제2 내지 제4 반도체칩들(120, 130, 140)이 서로 전기적으로 연결될 수 있다.
제1 내지 제4 연결 구조체들(S1, S2, S3, S4)이 제1 내지 제4 반도체칩들(110, 120, 130, 140)을 관통하며 제공될 수 있다. 제1 내지 제4 연결 비아들(V1, V2, V3, V4) 및 제1 내지 제4 더미 비아들(DV1, DV2, DV3, DV4)의 개수 및 배치가 조절되어, 연결 구조체들(S1, S2, S3, S4)의 개수 및 전기적 연결관계가 조절될 수 있다. 예를 들어, 제1 내지 제4 더미 비아들(DV1, DV2, DV3, DV4)의 개수는 제1 내지 제4 연결 비아들(V1, V2, V3, V4)의 개수보다 많을 수 있다.
제1 연결 구조체(S1)는 서로 전기적으로 연결된 제1 연결 비아들(V1), 및 제2 내지 제4 더미 비아들(DV2, DV3, DV4)을 포함할 수 있다. 제1 외부 단자(101)로 입력된 전기적 신호 및 전압은 제1 연결 구조체(S1)를 통하여 제1 회로 패턴(111)로 전달될 수 있다. 제1 반도체칩(110)은 제1 연결 구조체(S1)에 의하여 동작할 수 있다.
제2 연결 구조체(S2)는 서로 전기적으로 연결된 제2 연결 비아들(V2), 제1 더미 비아들(DV1), 제3 더미 비아들(DV3), 및 제4 더미 비아들(DV4)을 포함할 수 있다. 제3 연결 구조체(S3)는 서로 전기적으로 연결된 제3 연결 비아들(V3), 제1 더미 비아들(DV1), 제2 더미 비아들(DV2), 및 제4 더미 비아들(DV4)을 포함할 수 있다. 제4 연결 구조체(S4)는 서로 전기적으로 연결된 제1 내지 제3 더미 비아들(DV1, DV2, DV3) 및 제4 연결 비아들(V4)을 포함할 수 있다. 제2 내지 제4 외부 단자들(102, 103, 104)로 입력된 전기적 신호 및 전압은 제2 내지 제4 내지 연결 구조체들(S2, S3, S4)을 통하여 제2 내지 제4 반도체칩들(120, 130, 140)의 집적 회로들로 각각 전달될 수 있다.
제1 내지 제4 연결 구조체들(S1, S2, S3, S4)로 전달되는 전기적 신호들은 서로 단절될 수 있다. 제1 내지 제4 연결 구조체들(S1, S2, S3, S4)를 통하여 공급되는 전압은 도 1c와 같이 서로 전달되지 않거나, 도 1d 내지 도 1f에서 설명한 바와 같이 전달될 수 있다.
제1 내지 제4 연결 비아들(V1, V2, V3, V4) 및 제1 내지 제4 더미 비아들(DV1, DV2, DV3, DV4)의 개수, 배치 및 전기적 연결 관계가 조절되어, 연결 구조체들(S1, S2, S3, S4)의 개수가 조절될 수 있다. 제1 내지 제4 반도체칩들(110, 120, 130, 140)의 동작을 위한 전기적 연결 통로가 다양하게 조절될 수 있다. 본 실시예에 따르면, 제1 내지 제4 반도체칩들(110, 120, 130, 140)이 제1 내지 제4 연결 구조체들(S1, S2, S3, S4)에 의해 동작함에 따라, 반도체칩들(110, 120, 130, 140)의 동작 속도가 보다 향상될 수 있다. 적층된 반도체칩들(110, 120, 130, 140)의 개수는 도시된 바에 한정되지 않고, 2개, 8개, 또는 16개 등 다양할 수 있다. 연결 구조체들(S1, S2, S3, S4)의 개수는 실시예에 한정되지 않고 다양할 수 있다.
<응용예>
도 7a는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 7b는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다. 도 7c는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
도 7a를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 반도체 소자들(1220, 1230)은 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 어느 하나를 포함할 수 있다. 상기 패키지 모듈(1200)은 패키지 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 7b를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Xpplication Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music sⅢstem) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 7c를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 소자(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 소자(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 소자(1410)를 제어할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 실장되고, 제1 회로 패턴을 갖는 제1 반도체칩;
    상기 제1 반도체칩 상에 배치되고, 제2 회로 패턴을 갖는 제2 반도체칩;
    상기 제2 반도체칩 상에 배치되고, 제3 회로 패턴을 갖는 제3 반도체칩;
    상기 제3 반도체칩 상에 배치되고, 제4 회로 패턴을 갖는 제4 반도체칩;
    상기 제1 내지 제4 반도체칩들을 관통하는 제1 채널 구조체들;
    상기 제1 내지 제4 반도체칩들을 관통하며, 상기 제1 채널 구조체들과 옆으로 배치된 제2 채널 구조체들;
    상기 제1 내지 제4 반도체칩들을 관통하며, 상기 제1 및 제2 채널 구조체들과 옆으로 배치된 제3 채널 구조체들; 및
    상기 제1 내지 제4 반도체칩들을 관통하며, 상기 제1 내지 제3 채널 구조체들과 옆으로 배치된 제4 채널 구조체들을 포함하되,
    상기 제1 회로 패턴은 상기 제1 반도체칩의 하면에 인접하고,
    상기 제2 회로 패턴은 상기 제2 반도체칩의 하면에 인접하고,
    상기 제3 회로 패턴은 상기 제3 반도체칩의 하면에 인접하고,
    상기 제4 회로 패턴은 상기 제4 반도체칩의 하면에 인접하고,
    상기 제1 채널 구조체들은 상기 제1 회로 패턴 및 상기 제3 회로 패턴과 전기적으로 연결되고, 상기 제2 회로 패턴 및 상기 제4 회로 패턴과 전기적으로 단절되며,
    상기 제2 채널 구조체들은 상기 제1 회로 패턴 및 상기 제3 회로 패턴과 전기적으로 단절되며, 상기 제2 회로 패턴 및 상기 제4 회로 패턴과 전기적으로 연결되고,
    상기 제1 채널 구조체들 각각은:
    상기 제1 반도체칩을 관통하며, 상기 제1 회로 패턴과 전기적으로 연결된 제1 하부 연결 비아;
    상기 제2 반도체칩을 관통하며, 상기 제2 회로 패턴과 전기적으로 단절된 제1 상부 더미 비아; 및
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제1 하부 연결 비아 및 상기 제1 상부 더미 비아와 접속하는 제1 연결 단자를 포함하고,
    상기 제2 채널 구조체들 각각은:
    상기 제1 반도체칩을 관통하며, 상기 제1 회로 패턴과 전기적으로 단절된 제1 하부 더미 비아;
    상기 제2 반도체칩을 관통하며, 상기 제2 회로 패턴과 전기적으로 연결된 제1 상부 연결 비아; 및
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제1 하부 더미 비아 및 상기 제1 상부 연결 비아와 접속하는 제2 연결 단자를 포함하고,
    상기 제3 채널 구조체들 각각은:
    상기 제1 반도체칩을 관통하며, 상기 제1 회로 패턴과 전기적으로 연결된 제2 하부 연결 비아;
    상기 제2 반도체칩을 관통하며, 상기 제2 회로 패턴과 전기적으로 단절된 제2 상부 더미 비아; 및
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제2 하부 연결 비아 및 상기 제2 상부 더미 비아와 접속하는 제3 연결 단자를 포함하고,
    상기 제4 채널 구조체들 각각은:
    상기 제1 반도체칩을 관통하며, 상기 제1 회로 패턴과 전기적으로 단절된 제2 하부 더미 비아;
    상기 제2 반도체칩을 관통하며, 상기 제2 회로 패턴과 전기적으로 연결된 제2 상부 연결 비아; 및
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되며, 상기 제2 하부 더미 비아 및 상기 제2 상부 연결 비아와 접속하는 제4 연결 단자를 포함하고,
    상기 제1 하부 연결 비아, 상기 제1 하부 더미 비아, 상기 제2 하부 연결 비아, 및 상기 제2 하부 더미 비아는 상기 기판의 상면과 평행한 제1 방향으로 정렬되고,
    상기 제1 채널 구조체들의 총 개수, 상기 제2 채널 구조체들의 총 개수, 상기 제3 채널 구조체들의 총 개수, 및 상기 제4 채널 구조체의 총 개수는 서로 동일하고,
    상기 제1 하부 연결 비아는 복수개로 제공되고, 상기 복수의 제1 하부 연결 비아들은 평면적 관점에서 제2 방향과 나란한 제1 열을 이루고,
    상기 제1 하부 더미 비아는 복수개로 제공되고, 상기 복수의 제1 하부 연결 비아들은 평면적 관점에서 상기 제2 방향과 나란한 제2 열을 이루고. 상기 제2 열은 상기 제1 열로부터 상기 제1 방향으로 시프트되고,
    상기 제2 하부 연결 비아는 복수개로 제공되고, 상기 복수의 제2 하부 연결 비아들은 평면적 관점에서 상기 제2 방향과 나란한 제3 열을 이루고, 상기 제3 열은 상기 제2 열로부터 상기 제1 방향으로 시프트되고,
    상기 제2 하부 더미 비아는 복수개로 제공되고, 상기 복수의 제2 하부 더미 비아들은 평면적 관점에서 상기 제2 방향과 나란한 제4 열을 이루고, 상기 제4 열은 상기 제3 열로부터 상기 제1 방향으로 시프트되고,
    상기 제2 열은 상기 제1 열과 상기 제3 열 사이에 개재되고,
    상기 제3 열은 상기 제2 열과 상기 제4 열 사이에 개재되고,
    상기 제2 방향은 상기 기판의 상기 상면에 평행하되, 상기 제1 방향과 교차하고,
    상기 제2 반도체칩은 상기 제1 반도체칩과 동일한 구조를 갖고, 동일한 기능을 수행하는 동종의 반도체칩이고,
    상기 제2 반도체칩은 상기 제1 반도체칩으로부터 상기 제1 방향과 나란한 방향으로 시프트 배치되어, 상기 제2 반도체칩의 측벽은 상기 제1 반도체칩의 측벽과 수직적으로 정렬되지 않는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서,
    상기 제2 회로 패턴은 상기 제1 회로 패턴과 동종의 집적 회로를 포함하는 반도체 패키지.
  8. 삭제
  9. 기판;
    상기 기판 상에 실장되며, 제1 회로 패턴, 제1 하부 연결 비아, 및 제1 하부 더미 비아, 제2 하부 연결 비아, 및 제2 하부 더미 비아를 갖는 제1 반도체칩;
    상기 제1 반도체칩 상에 실장되며, 제2 회로 패턴, 제1 상부 더미 비아, 제1 상부 연결 비아, 제2 상부 더미 비아, 및 제2 상부 연결 비아를 갖는 제2 반도체칩;
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되어, 상기 제1 하부 연결 비아 및 상기 제1 상부 더미 비아와 접속하는 제1 연결 단자;
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되어, 상기 제1 하부 더미 비아 및 상기 제1 상부 연결 비아와 접속하는 제2 연결 단자;
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되어, 상기 제2 하부 연결 비아 및 상기 제2 상부 더미 비아와 접속하는 제3 연결 단자;
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되어, 상기 제2 하부 더미 비아 및 상기 제2 연결 연결 비아와 접속하는 제4 연결 단자; 및
    상기 기판 상에 배치되고, 상기 제1 반도체칩 및 상기 제2 반도체칩을 덮는 몰딩막을 포함하고,
    상기 제1 회로 패턴은 상기 제1 반도체칩의 하면에 인접하고,
    상기 제2 회로 패턴은 상기 제2 반도체칩의 하면에 인접하고,
    상기 제1 하부 연결 비아, 상기 제1 하부 더미 비아, 상기 제2 하부 연결 비아, 및 상기 제2 하부 더미 비아는 상기 제1 반도체칩 내에서 상기 기판의 상면에 평행한 제1 방향으로 정렬되고,
    상기 제1 하부 연결 비아 및 상기 제2 하부 연결 비아는 상기 제1 회로 패턴과 전기적으로 연결되고, 상기 제1 하부 더미 비아 및 상기 제2 하부 더미 비아는 상기 제1 회로 패턴과 전기적으로 단절되고,
    상기 제1 상부 더미 비아, 상기 제1 상부 연결 비아, 상기 제2 상부 더미 비아, 및 상기 제2 상부 연결 비아는 상기 제2 반도체칩 내에서 상기 제1 방향으로 정렬되고,
    상기 제1 상부 연결 비아 및 상기 제2 상부 연결 비아는 상기 제2 회로 패턴과 전기적으로 연결되고, 상기 제1 상부 더미 비아 및 상기 제2 상부 더미 비아는 상기 제2 회로 패턴과 전기적으로 단절되고,
    상기 제1 하부 연결 비아는 복수개로 제공되고, 상기 복수의 제1 하부 연결 비아들은 제2 방향과 나란한 제1 열을 이루고, 상기 제2 방향은 상기 기판의 상기 상면에 평행하되, 상기 제1 방향과 교차하고,
    상기 제1 하부 더미 비아는 복수개로 제공되고, 상기 복수의 제1 하부 더미 비아들은 상기 제2 방향과 나란한 제2 열을 이루고, 상기 제2 열은 상기 제1 열로부터 상기 제1 방향으로 시프트되고,
    상기 제2 하부 연결 비아는 복수개로 제공되고, 상기 복수의 제2 하부 연결 비아들은 상기 제2 방향과 나란한 제3 열을 이루고, 상기 제3 열은 상기 제2 열로부터 상기 제1 방향으로 시프트되고,
    상기 제2 하부 더미 비아는 복수개로 제공되고, 상기 복수의 제2 하부 더미 비아들은 상기 제2 방향과 나란한 제4 열을 이루고, 상기 제4 열은 상기 제3 열로부터 상기 제1 방향으로 시프트되고,
    상기 제1 하부 연결 비아들의 개수 및 상기 제2 하부 연결 비아들의 개수의 합은 상기 제1 하부 더미 비아들의 개수 및 상기 제2 하부 더미 비아들의 개수의 합과 같고,
    상기 제1 하부 연결 비아들의 개수 및 상기 제2 하부 연결 비아들의 개수의 합은 상기 제1 상부 더미 비아의 개수 및 상기 제2 상부 더미 비아의 개수의 합과 같고,
    상기 제2 반도체칩은 상기 제1 반도체칩으로부터 상기 제1 방향과 나란한 방향으로 시프트 배치되어, 상기 제2 반도체칩의 측벽은 상기 제1 반도체칩의 측벽과 수직적으로 정렬되지 않고,
    상기 제2 반도체칩은 상기 제1 반도체칩과 동일한 구조를 갖고, 동일한 기능을 수행하는 동종의 반도체칩인 반도체 패키지.

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  20. 제1 항에 있어서,
    상기 기판의 하면 상에 제1 외부 단자들 및 제2 외부 단자들이 제공되며,
    상기 제1 채널 구조체들은 상기 기판을 통하여 상기 제1 외부 단자들과 각각 전기적으로 연결되고,
    상기 제2 채널 구조체들은 상기 기판을 통하여 상기 제2 외부 단자들과 각각 전기적으로 연결되는 반도체 패키지.
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