CN105633063B - 半导体封装件 - Google Patents

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Abstract

提供了半导体封装件及其制造方法。半导体封装件包括：第一半导体芯片，具有第一电路图案；第二半导体芯片，设置在第一半导体芯片上且设置有第二电路图案；以及第一连接结构和第二连接结构，贯穿第一半导体芯片和第二半导体芯片。第一连接结构电连接到第一电路图案，并且可以与第二电路图案电分离。第二连接结构与第一电路图案电分离，并且可以电连接到第二电路图案。

Description

半导体封装件
本专利申请要求于2014年11月21日在韩国知识产权局提交的第10-2014-0163399号韩国专利申请的优先权，上述专利申请的全部内容通过引用包含于此。
技术领域
发明构思的示例实施例涉及具有多个半导体芯片的半导体封装件及其制造方法。
背景技术
半导体装置被广泛用于高性能电子系统中，并且半导体装置的容量和/或速度快速增长。因此，为了将多功能电路集成为更小的半导体装置且提高半导体装置的性能而进行了研究。
正在开发堆叠半导体装置的技术以实现具有高密度和高运行速度的半导体装置。例如，根据多芯片封装技术，将多个芯片安装在半导体封装件上，并且根据系统级封装技术，堆叠异种芯片以用作单个系统。因此，对能够以高速运行的具有堆叠的半导体装置的半导体封装件和制造这样的半导体封装件的方法的需求正在不断增长。
发明内容
发明构思的示例实施例提供了包括多个半导体芯片且运行速度快的半导体封装件。
本公开中公开了一种半导体封装件及其制造方法。根据发明构思的一个方面，半导体封装件可以包括：基底；第一半导体芯片，安装在基底上，并设置有第一电路图案；第二半导体芯片，设置在第一半导体芯片上，并设置有第二电路图案；第一连接结构，贯穿第一半导体芯片和第二半导体芯片；以及第二连接结构，设置在第一连接结构旁边以贯穿第一半导体芯片和第二半导体芯片。第一连接结构可电连接到第一电路图案，并可与第二电路图案电分离。第二连接结构可与第一电路图案电分离，并可电连接到第二电路图案。
在示例性实施例中，第一连接结构可包括：第一连接通孔，穿过第一半导体芯片设置，并电连接到第一电路图案；第二虚设通孔，穿过第二半导体芯片设置，并与第二电路图案电分离；以及第一连接端子，设置在第一半导体芯片和第二半导体芯片之间，并结合到第一连接通孔和第二虚设通孔。
在示例性实施例中，第二连接结构可包括：第一虚设通孔，穿过第一半导体芯片设置，并与第一电路图案电分离；第二连接通孔，穿过第二半导体芯片设置，并电连接到第二电路图案；以及第二连接端子，设置在第一半导体芯片和第二半导体芯片之间，并结合到第一虚设通孔和第二连接通孔。
在示例性实施例中，第二半导体芯片可在第一半导体芯片上相对于第一半导体芯片偏移。
在示例性实施例中，该半导体封装件还可包括第三半导体芯片，第三半导体芯片安装在第二半导体芯片上并设置有第三电路图案。第一连接结构可电连接到第三电路图案，第二连接结构可与第三电路图案电分离。
在示例性实施例中，第二电路图案可包括与第一电路图案的集成电路的种类相同种类的集成电路。
在示例性实施例中，第一连接结构可包括布置为形成至少一列的多个第一连接结构，第二连接结构可包括多个第二连接结构，多个第二连接结构被布置为形成与第一连接结构的列平行或基本平行的至少一列。
根据本公开的另一个方面，半导体封装件可包括：基底；第一半导体芯片，安装在基底上，并设置有第一连接通孔和第一虚设通孔；第二半导体芯片，安装在第一半导体芯片上，并设置有第二连接通孔和第二虚设通孔；第一连接端子，设置在第一半导体芯片和第二半导体芯片之间，并结合到第一连接通孔和第二虚设通孔；以及第二连接端子，设置在第一半导体芯片和第二半导体芯片之间，并结合到第一虚设通孔和第二连接通孔。
在示例性实施例中，当在平面图中观察时，第二连接通孔可与第一虚设通孔叠置，第二虚设通孔可与第一连接通孔叠置。
在示例性实施例中，第一半导体芯片可包括第一电路图案，第一电路图案可电连接到第一连接通孔并可与第一虚设通孔电分离。
在示例性实施例中，第二半导体芯片可包括第二电路图案，第二电路图案可电连接到第二连接通孔并可与第二虚设通孔电分离。
在示例性实施例中，第一连接通孔可包括多个第一连接通孔，第一虚设通孔可包括多个第一虚设通孔。第一连接通孔的数量可与第一虚设通孔的数量相同。
在示例性实施例中，第二连接通孔可包括多个第二连接通孔，第二虚设通孔可包括多个第二虚设通孔。第二连接通孔的数量可与第二虚设通孔的数量相同。
在示例性实施例中，第一连接通孔可以包括第一信号发送连接通孔、第一接地连接通孔和第一电压供给连接通孔，第二虚设通孔可以包括第一信号发送虚设通孔、第一接地虚设通孔和第一电压供给虚设通孔。
在示例性实施例中，第二信号发送连接通孔可以连接到第一信号发送虚设通孔，第二信号发送虚设通孔可以连接到第一信号发送连接通孔。
在示例性实施例中，第二半导体芯片可以在第一半导体芯片上相对于第一半导体芯片横向偏移。
根据本公开的又一个方面，制造半导体封装件的方法可以包括如下步骤：在基底上安装第一半导体芯片，所述第一半导体芯片中设置有第一电路图案、第一连接通孔和第一虚设通孔；和在第一半导体芯片上安装第二半导体芯片，所述第二半导体芯片中设置有第二连接通孔和第二虚设通孔。安装第二半导体芯片的步骤可以包括将第二连接通孔电连接到第一虚设通孔并将第二虚设通孔电连接到第一连接通孔。
在示例性实施例中，所述方法还可以包括如下步骤：提供半导体晶片，半导体晶片包括相同种类的半导体芯片；切割半导体晶片以彼此分离半导体芯片；提供半导体芯片中的一个作为第一半导体芯片；以及提供半导体芯片中的另一个作为第二半导体芯片。
在示例性实施例中，安装第二半导体芯片的步骤还可以包括：将第二半导体芯片旋转180度；并将旋转后的第二半导体芯片设置在第一半导体芯片上。
在示例性实施例中，安装第二半导体芯片的步骤包括如下步骤：在第一半导体芯片和第二半导体芯片之间形成第一连接端子；在第一半导体芯片和第二半导体芯片之间形成第二连接端子。第一连接端子可以结合到第一连接通孔和第二虚设通孔，第二连接端子可以结合到第一虚设通孔和第二连接通孔。此外，第一连接端子可以与第一虚设通孔和第二连接通孔电分离，第二连接端子可以与第一连接通孔和第二虚设通孔电分离。
在示例性实施例中，安装第二半导体芯片的步骤可以包括：将第二连接通孔设置成当在平面图中观察时与第一虚设通孔叠置；并将第二虚设通孔设置成与第一连接通孔叠置。
根据另一个方面，半导体封装件可以包括：基底；多个半导体芯片，彼此堆叠并安装在基底上，其中，所述多个半导体芯片中的每个可设置有电路图案、电连接到电路图案的连接通孔和与电路图案电分离的虚设通孔；第一连接结构，将多个半导体芯片的每个中设置的连接通孔和虚设通孔中的一个电连接；以及第二连接结构，将多个半导体芯片的每个中设置的连接通孔和虚设通孔中的另一个电连接。
在示例性实施例中，多个半导体芯片可包括第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片。第一连接结构可电连接设置在第一半导体芯片中的第一连接通孔、设置在第二半导体芯片中的第二连接通孔、设置在第三半导体芯片中的第三虚设通孔和设置在第四半导体芯片中的第四虚设通孔。第二连接结构可电连接设置在第一半导体芯片中的第一虚设通孔、设置在第二半导体芯片中的第二虚设通孔、设置在第三半导体芯片中的第三连接通孔和设置在第四半导体芯片中的第四连接通孔。
在示例性实施例中，多个半导体芯片可包括第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片。第一连接结构可电连接设置在第一半导体芯片中的第一连接通孔、设置在第二半导体芯片中的第二虚设通孔、设置在第三半导体芯片中的第三连接通孔和设置在第四半导体芯片中的第四虚设通孔，第二连接结构可电连接设置在第一半导体芯片中的第一虚设通孔、设置在第二半导体芯片中的第二连接通孔、设置在第三半导体芯片中的第三虚设通孔和设置在第四半导体芯片中的第四连接通孔。
根据另一个方面，半导体封装件可包括：基底；第一半导体芯片，安装在基底上，并设置有第一电路图案、电连接到第一电路图案的第一连接通孔和与第一电路图案电分离的第一虚设通孔；第二半导体芯片，设置在第一半导体芯片上，并设置有第二电路图案、电连接到第二电路图案的第二连接通孔和与第二电路图案电分离的第二虚设通孔；第三半导体芯片，安装在第二半导体芯片上，并设置有第三电路图案、电连接到第三电路图案的第三连接通孔和与第三电路图案电分离的第三虚设通孔；第四半导体芯片，安装在第三半导体芯片上，并设置有第四电路图案、电连接到第四电路图案的第四连接通孔和与第四电路图案电分离的第四虚设通孔；第一连接结构，电连接到第一电路图案和第二电路图案；和第二连接结构，电连接到第三电路图案和第四电路图案。第一连接结构可包括竖直地叠置且彼此电连接的第一连接通孔、第二连接通孔、第三虚设通孔和第四虚设通孔。第二连接结构可包括竖直地叠置且彼此电连接的第一虚设通孔、第二虚设通孔、第三连接通孔和第四连接通孔。
根据另一个方面，半导体封装件可包括：基底；第一半导体芯片，安装在基底上，并设置有第一电路图案、电连接到第一电路图案的第一连接通孔和与第一电路图案电分离的第一虚设通孔；第二半导体芯片，设置在第一半导体芯片上，并设置有第二电路图案、电连接到第二电路图案的第二连接通孔和与第二电路图案电分离的第二虚设通孔；第三半导体芯片，安装在第二半导体芯片上，并设置有第三电路图案、电连接到第三电路图案的第三连接通孔和与第三电路图案电分离的第三虚设通孔；第四半导体芯片，安装在第三半导体芯片上，并设置有第四电路图案、电连接到第四电路图案的第四连接通孔和与第四电路图案电分离的第四虚设通孔；第一连接结构，电连接到第一电路图案和第三电路图案；和第二连接结构，电连接到第二电路图案和第四电路图案。第一连接结构可包括竖直地叠置且彼此电连接的第一连接通孔、第二虚设通孔、第三连接通孔和第四虚设通孔。第二连接结构可包括竖直地叠置且彼此电连接的第一虚设通孔、第二连接通孔、第三虚设通孔和第四连接通孔。
根据另一个方面，半导体封装件可以包括：基底；第一半导体芯片，安装在基底上，并设置有第一电路图案、电连接到第一电路图案的第一连接通孔和与第一电路图案电分离的三个虚设通孔；第二半导体芯片，设置在第一半导体芯片上，并设置有第二电路图案、电连接到第二电路图案的第二连接通孔和与第二电路图案电分离的三个虚设通孔；第三半导体芯片，安装在第二半导体芯片上，并设置有第三电路图案、电连接到第三电路图案的第三连接通孔和与第三电路图案电分离的三个虚设通孔；第四半导体芯片，安装在第三半导体芯片上，并设置有第四电路图案、电连接到第四电路图案的第四连接通孔和与第四电路图案电分离的三个虚设通孔；第一连接结构，电连接到第一电路图案，其中，第一连接结构包括竖直地叠置且彼此电连接的第一连接通孔、第二半导体芯片中设置的三个虚设通孔中的一个、第三半导体芯片中设置的三个虚设通孔中的一个和第四半导体芯片中设置的三个虚设通孔中的一个；第二连接结构，电连接到第二电路图案，其中，第二连接结构包括竖直地叠置且彼此电连接的第一半导体芯片中设置的三个虚设通孔中的一个、第二连接通孔、第三半导体芯片中设置的三个虚设通孔中的一个和第四半导体芯片中设置的三个虚设通孔中的一个；第三连接结构，电连接到第三电路图案，其中，第三连接结构包括竖直地叠置且彼此电连接的第一半导体芯片中设置的三个虚设通孔中的一个、第二半导体芯片中设置的三个虚设通孔中的一个、第三连接通孔和第四半导体芯片中设置的三个虚设通孔中的一个；以及第四连接结构，电连接到第四电路图案，其中，第四连接结构包括竖直地叠置且彼此电连接的第一半导体芯片中设置的三个虚设通孔中的一个、第二半导体芯片中设置的三个虚设通孔中的一个、第三半导体芯片中设置的三个虚设通孔中的一个和第四连接通孔。
附图说明
示例实施例将通过下面结合附图进行的简要描述而更加清楚地理解。如在这里描述的，附图呈现了非限制性示例实施例。
图1A是示出根据发明构思的示例性实施例的半导体封装件的平面图。
图1B是沿图1A的线I-II截取的剖视图。
图1C是图1B的区域III的放大剖视图。
图1D至图1F是与图1B的区域III对应的剖视图，用于示出根据发明构思的其他示例性实施例的半导体芯片中的电压的供给。
图2A和图3是示出根据发明构思的示例性实施例的制造半导体封装件的工艺的平面图和剖视图。
图2B是沿图2A的线I-II截取的剖视图。
图2C是图2B的区域IV的放大剖视图。
图4A是示出根据发明构思的其他示例性实施例的半导体封装件的平面图。
图4B是沿图4A的线I-II截取的剖视图。
图5A是示出根据发明构思的另外的示例性实施例的半导体封装件的平面图。
图5B是沿图5A的线I-II截取的剖视图。
图6是示出根据发明构思的另外的示例性实施例的半导体封装件的剖视图。
图7A是示出包括根据发明构思的示例实施例的半导体封装件的封装模块的示例的图。
图7B是示出包括根据发明构思的示例实施例的半导体封装件的电子系统的示例的框图。
图7C是示出包括根据发明构思的示例实施例的半导体封装件的存储系统的示例的框图。
应该注意的是，这些附图意图示出特定示例实施例中使用的方法、结构和/或材料的一般特性，并意图对在下面提供的书面说明进行补充。然而，这些附图未按比例绘制，且可以不精确地反映任何给出的实施例的精确结构或性能特性，且不应被解释为限定或限制被示例实施例包含的值或性质的范围。例如，为了清楚起见，可以减小或夸大微粒、层、区域和/或结构性元件的相对厚度和位置。在各个附图中相似或相同的附图标记的使用意图指示相似或相同的元件或特征的出现。
具体实施方式
现在将参照其中示出了示例实施例的附图来更充分地描述发明构思的示例实施例。然而，发明构思的示例实施例可以以多种不同的形式来实施，并且不应该被解释为受限于在此阐述的实施例；而是，提供这些实施例，使得本公开将是彻底的且完整的，并且将示例实施例的构思充分地传达给本领域技术人员。在附图中，为了清楚，夸大了层和区的厚度。附图中的同样的参考标记指示同样的元件，因此将省略它们的描述。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接或结合到所述另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。同样的标记始终指示同样的元件。如在这里使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。用于描述元件或层之间的关系的其它词语应当以类似的方式被解释(例如，“在…之间”相对于“直接在…之间”，“邻近于”相对于“直接邻近于”，“在…上”相对于“直接在…上”)。
将理解的是，虽然在这里可使用术语“第一”、“第二”等描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称作第二元件、组件、区域、层或部分。
为了易于描述，这里可以使用诸如“在……下面”、“在……下方”、“下面的”、“在……上方”和“上面的”等空间相对术语，以描述如附图中示出的一个元件或特征与其他元件或特征的关系。将理解的是，除了附图中绘出的方位之外，空间相对术语还旨在包含装置在使用中或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其他元件或特征“下方”或“之下”的元件或特征将随后被定位为“在”所述其他元件或特征的“上方”。因此，示例性术语“在……下方”可以包含在……上方和在……下方两种方位。装置可以被另外定位(旋转90度或者在其他方位)并且相应地解释这里使用的空间相对描述语。
这里使用的术语仅出于描述具体实施例的目的，且不意图限制示例实施例。除非上下文另外明确指出，否则如这里所使用的，单数形式的“一个”、“一种”和“所述”也意图包括复数形式。进一步将理解的是，如果这里使用术语“包括”、“包括…的”和/或“包含”、“包含…的”，则表示存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与发明构思的示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解的是，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思相一致的意思，而不是理想地或者过于形式化地解释它们的意思。
图1A是示出根据发明构思的示例性实施例的半导体封装件的平面图。图1B是沿图1A的线I-II截取的剖视图，图1C是图1B的区域III的放大剖视图。
参照图1A和图1B，半导体封装件1可以包括基底100(例如，封装件基底)、堆叠在基底100上的多个半导体芯片110、120、130和140、以及多个连接结构S1和S2。第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以被构造为具有基本相同的结构并执行基本相同的功能。例如，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以为相同种类，但发明构思的示例实施例可以不限于此。
基底100可以为具有电路图案的印刷电路板。第一外部端子101和第二外部端子102可以设置在基底100的底表面上。第一外部端子101和第二外部端子102可以包括导电材料，并且可以设置成诸如焊球的导电球的形式。基底100可以通过第一外部端子101和第二外部端子102电连接到外部装置(未示出)。
第一半导体芯片110可以以倒装芯片的形式安装在基底100上。第一半导体芯片110可以通过第一连接部105电连接到基底100。第一连接部105可以插入到基底100和第一半导体芯片110之间。第一连接部105可以包括导电材料(例如，至少一种金属)。
参照图1B，第一半导体芯片110可以包括第一电路图案111、第一连接通孔(connection via，或称为“连接通路”)V1以及第一虚设通孔(dummy via，或称为“虚设通路”)DV1。第一电路图案111可以邻近于第一半导体芯片110的底表面设置。第一电路图案111可以包括集成电路(例如，存储电路、逻辑电路和/或它们的任意组合)。第一连接通孔V1可以贯穿第一半导体芯片110，并且可以电连接到第一电路图案111中的集成电路。第一虚设通孔DV1可以设置成贯穿第一半导体芯片110，并且可以不电连接到第一电路图案111中的集成电路。在本说明书的下文中，“图案电连接到电路图案和/或半导体芯片”的表述用于表示图案电连接到构成电路图案和/或半导体芯片的集成电路。此外，在本说明书的下文中，术语“连接通孔(connection via)”将用于表示如下的通孔，即形成为贯穿半导体芯片且电连接到半导体芯片的电路图案的集成电路，而术语“虚设通孔(dummy via)”将用于表示另一种通孔，即形成为贯穿半导体芯片且与半导体芯片的电路图案的集成电路电分离(或称为“不电连接到半导体芯片的电路图案的集成电路”，或“与半导体芯片的电路图案的集成电路电隔离”)。第一虚设通孔DV1可以设置在第一连接通孔V1的旁边和/或邻近于第一连接通孔V1，并且可以与第一连接通孔V1电分离。第一连接通孔V1和第一虚设通孔DV1可以包括导电材料(例如，至少一种金属)。例如，如图1A所示，第一连接通孔V1的总数可以与第一虚设通孔DV1的总数相同。
第二半导体芯片120可以安装在第一半导体芯片110的顶表面上。第二连接部115可以设置在第一半导体芯片110和第二半导体芯片120之间，并且可以电连接到第一半导体芯片110和第二半导体芯片120。第二半导体芯片120可在平面图中以与第一半导体芯片110的区域(或面积)相同的区域(或面积)与第一半导体芯片110叠置。例如，如图1B所示，第二半导体芯片120可以与第一半导体芯片110竖直地对齐。
第二半导体芯片120可以包括第二电路图案121、第二连接通孔V2和第二虚设通孔DV2。第二电路图案121可以邻近于第二半导体芯片120的底表面。参照图1C，第二电路图案121可以包括集成电路121a、互连线121b和绝缘层121c。集成电路121a和互连线121b可以设置在绝缘层121c中。集成电路121a可以包括存储电路和/或逻辑电路。第二电路图案121可以包括与第一电路图案111相同种类的集成电路。
第二连接通孔V2可以贯穿第二半导体芯片120。第二连接通孔V2可以通过互连线121b电连接到第二电路图案121中的集成电路121a。第二虚设通孔DV2可以贯穿第二半导体芯片120，并且可以与第二电路图案121中的集成电路121a电分离。第二虚设通孔DV2可以设置在第二连接通孔V2的旁边，并且可以与第二连接通孔V2电分离。
第二连接部115可以包括第一连接端子116和第二连接端子117。第一连接端子116和第二连接端子117的结构可以不限于图1C所示的结构，在一些实施例中，半导体封装件1可以被构造为包括多个第一连接端子116和第二连接端子117。第一连接端子116可以结合到第一连接通孔V1和第二连接通孔V2。第二连接端子117可以结合到第一虚设通孔DV1和第二虚设通孔DV2。第二连接通孔V2可以通过第一连接端子116电连接到第一连接通孔V1，并且第二虚设通孔DV2可以通过第二连接端子117电连接到第一虚设通孔DV1。
往回参照图1B，第三半导体芯片130可以安装在第二半导体芯片120的顶表面上。第三连接部125可以设置在第二半导体芯片120和第三半导体芯片130之间，并且可以结合到第二半导体芯片120和第三半导体芯片130。第三半导体芯片130可以包括第三电路图案131、第三连接通孔V3和第三虚设通孔DV3。例如，第三电路图案131可以包括集成电路，所述集成电路与第一电路图案111和第二电路图案121的集成电路为相同种类，但本公开的示例实施例可以不限于此。
在一些实施例中，第三半导体芯片130可以相对于第二半导体芯片120横向偏移。换句话说，第三半导体芯片130可以在第三连接通孔V3与第三虚设通孔DV3对齐的方向上相对于第二半导体芯片120偏移设置。
第四半导体芯片140可以安装在第三半导体芯片130的顶表面上。在一些实施例中，第四半导体芯片140可以在与第三半导体芯片偏移的方向相同的方向上相对于第一半导体芯片110和第二半导体芯片120横向偏移。当在平面图中观察时，第四半导体芯片140可以与第三半导体芯片130叠置并对齐。第四连接部135可以设置在第三半导体芯片130和第四半导体芯片140之间，并且可以结合到第三半导体芯片130和第四半导体芯片140。
第四半导体芯片140可以包括第四电路图案141、第四连接通孔V4和第四虚设通孔DV4。第四电路图案141可以包括集成电路。第四虚设通孔DV4可以设置在第四连接通孔V4的旁边，并且可以与第四连接通孔V4电分离。第四连接通孔V4和第四虚设通孔DV4可以由导电材料形成或包括导电材料(例如，一种金属)。
如图1A所示，多个第一连接通孔到第四连接通孔V1、V2、V3和V4和第一虚设通孔到第四虚设通孔DV1、DV2、DV3和DV4可以布置成多个列。每列可包括平行于例如特定方向布置的多个连接通孔或虚设通孔，例如，平行于或基本平行于半导体芯片的一侧。第一连接通孔到第四连接通孔V1、V2、V3和V4的列数可以与第一虚设通孔到第四虚设通孔DV1、DV2、DV3和DV4的列数相同。在示例实施例中，第一连接通孔V1的总数、第一虚设通孔DV1的总数、第二连接通孔V2的总数、第二虚设通孔DV2的总数、第三连接通孔V3的总数、第三虚设通孔DV3的总数、第四连接通孔V4的总数和第四虚设通孔DV4的总数可以相同。
在平面图中，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以具有相同的面积。当在平面图中观察时，第三半导体芯片130可以设置成相对于第二半导体芯片120具有二重旋转对称。例如，当将第三半导体芯片130旋转180度(即，360度/2)的角度时，第三半导体芯片130可以以如下的方式配置，即第三半导体芯片130的第三连接通孔V3与第二连接通孔V2叠置，并且第三半导体芯片130的第三虚设通孔DV3与第二虚设通孔DV2叠置。第四半导体芯片140也可以设置成相对于第二半导体芯片120具有二重旋转对称。
以下，将描述半导体封装件1的电连接结构。
在基底100上，第一连接结构S1和第二连接结构S2可以穿过半导体芯片设置，并且可以电连接到基底100。半导体封装件1可以包括多个第一连接结构S1和多个第二连接结构S2。第二连接结构S2可以设置在第一连接结构S1的旁边。如图1A所示，第一连接结构S1和第二连接结构S2可以被布置为形成至少一列结构S1和至少一列结构S2。第二连接结构S2的列可以平行于或基本平行于第一连接结构S1的列。虽然第一连接结构S1被示出为形成多个列，但第一连接结构S1可以布置为形成单列。以下，将示例性地描述一对第一连接结构S1和第二连接结构S2以降低附图的复杂性，并且提供对发明构思的示例实施例的更好的理解。
第一连接结构S1可以包括彼此电连接的第一连接通孔V1、第二连接通孔V2、第三虚设通孔DV3和第四虚设通孔DV4。虽然图1A、图4A和图5A示出了具有不同形状和尺寸的通孔V1、V2、V3、V4、DV1、DV2、DV3和DV4，但是该区别被夸大，以用于清楚地区分通孔的类型。换句话说，通孔V1、V2、V3、V4、DV1、DV2、DV3和DV4的形状和尺寸可以不限于示出的这些，并且可以各种各样地改变。例如，通孔V1、V2、V3、V4、DV1、DV2、DV3和DV4可以被构造为具有相同的形状和相同的尺寸。如图1A所示，第一连接通孔V1、第二连接通孔V2、第三虚设通孔DV3和第四虚设通孔DV4可以彼此叠置。如图1B所示，第一连接通孔V1、第二连接通孔V2、第三虚设通孔DV3和第四虚设通孔DV4可以通过第二连接部115、第三连接部125和第四连接部135彼此电连接。第一连接结构S1可以包括第一连接通孔V1和第二连接通孔V2，并且可以电连接到第一电路图案111和第二电路图案121。第一连接结构S1可以包括第三虚设通孔DV3和第四虚设通孔DV4，并且可与第三电路图案131和第四电路图案141电分离。第一连接结构S1可以电连接到基底100的第一外部端子101。通过第一外部端子101输入的电信号或电压可以通过第一连接结构S1发送到第一半导体芯片110和第二半导体芯片120的集成电路。第一连接结构S1可以用于操作第一半导体芯片110和第二半导体芯片120。作为另一个示例，可以省略第三虚设通孔DV3和第四虚设通孔DV4。
第二连接结构S2可以包括彼此电连接的第一虚设通孔DV1、第二虚设通孔DV2、第三连接通孔V3和第四连接通孔V4。如图1A所示，当在平面图中观察时，第一虚设通孔DV1、第二虚设通孔DV2、第三连接通孔V3和第四连接通孔V4可以叠置彼此。第二连接结构S2可以与第一连接结构S1电分离。第二连接结构S2可以包括第一虚设通孔DV1和第二虚设通孔DV2，并且可以与第一电路图案111和第二电路图案121电分离。第二连接结构S2可以包括第三连接通孔V3和第四连接通孔V4，并且可以电连接到第三电路图案131和第四电路图案141。第二连接结构S2可以通过基底100电连接到第二外部端子102。通过第二外部端子102输入的电信号或电压可以通过第二连接结构S2发送到第三集成电路131和第四集成电路141。在此，第一虚设通孔DV1和第二虚设通孔DV2可以作为第二外部端子102与第三连接通孔V3和第四连接通孔V4之间的连接路径的一部分。第二连接结构S2可以用于操作第三半导体芯片130和第四半导体芯片140。
第一连接结构S1和第二连接结构S2可以包括虚设通孔DV1、DV2、DV3和DV4，这使得以独立或单独的方式操作第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140变得容易。此外，即使半导体芯片110、120、130和140的电路图案111、121、131和141具有相同的结构，第一连接结构S1和第二连接结构S2也可以允许半导体芯片110、120、130和140被以各种方式操作。
在一些实施例中，第一连接结构S1和第二连接结构S2能够使彼此不同的半导体芯片110、120、130和140被操作。第一连接结构S1和第二连接结构S2的使用可以实现用于操作半导体芯片110、120、130和140的多信号路径或通道，因此，可以以提高的操作(或运行)速度来操作半导体芯片110、120、130和140。
第一连接结构S1和第二连接结构S2可以用于将电信号发送到半导体芯片110、120、130和140或从半导体芯片110、120、130和140接收电信号。在该情况下，第一半导体芯片110和第二半导体芯片120之间的电连接可以构造为具有与图1C中所示的结构相同的结构。基底100与第一半导体芯片110之间的电连接以及第二半导体芯片120、第三半导体芯片130和第四半导体芯片140之间的电连接也可以构造为具有与图1C中所示的结构相似的结构。发送到第一连接结构S1的电信号可以不被传输到第二连接结构S2。
第一连接结构S1可以用于将信号或电压提供给第一半导体芯片110和第二半导体芯片120，或将接地电压施加到第一半导体芯片110和第二半导体芯片120。第二连接结构S2可以用于将信号或电压提供给第三半导体芯片130和第四半导体芯片140，或将接地电压施加到第三半导体芯片130和第四半导体芯片140。例如，通过第一连接结构S1提供的电压可以不传输到第二连接结构S2。在此，半导体芯片110、120、130和140之间的电连接可以构造为具有与图1C所示的结构相同或相似的结构。作为另一个示例，通过第一连接结构S1提供的电压可以被发送到第二连接结构S2。作为另一个示例，如图1D到图1F所示，通过第一连接结构S1提供的电压可以被发送到第二连接结构S2。
图1D到图1F示出了根据发明构思的其他示例性实施例的半导体芯片中的电压的供给，它们中的每个是与图1B的区域III对应的剖视图。以下，为了描述的简明，先前描述的元件可以由类似或相同的参考标记来表示，而不重复它们的重复描述。
参照图1D到图1F，在第一半导体芯片110的顶表面上可设置有再分布焊盘(redistribution pad，或称为“再分布垫”)113。再分布焊盘113可以设置在第一连接通孔V1和第二连接部115之间以及第一虚设通孔DV1和第二连接部115之间。焊盘(pad，或称为“垫”)122可以设置在第二半导体芯片120的底表面上。焊盘122可以分别设置在第二连接通孔V2和第二连接部115之间以及第二虚设通孔DV2和第二连接部115之间。再分布焊盘113和焊盘122可以由导电材料形成或包括导电材料。
例如，如图1D所示，再分布焊盘113可以设置在第一半导体芯片110的顶表面上。再分布焊盘113中的至少一个可以与第一连接通孔V1中的一个和第一虚设通孔DV1中的一个接触。因此，第二连接结构S2可以物理地且电气地连接到第一连接结构S1。作为另一个示例，如图1E所示，焊盘122中的至少一个可以与第二连接通孔V2中的一个和第二虚设通孔DV2中的一个接触，因此，第二连接结构S2可物理地且电气地连接到第一连接结构S1。作为另一个示例，如图1F所示，再分布焊盘113中的至少一个可以与第一连接通孔V1中的一个和第一虚设通孔DV1中的一个接触。焊盘122中的至少一个可以与第二连接通孔V2中的一个和第二虚设通孔DV2中的一个接触。第二连接部115中的至少一个可以与再分布焊盘113中的至少一个和焊盘122中的至少一个接触。第二连接结构S2可以连接到第一连接结构S1。
往回参照图1A和图1B，模塑层200可以设置在基底100上以覆盖第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140。模塑层200可以在基底100和第一半导体芯片110之间以及第二半导体芯片120、第三半导体芯片130和第四半导体芯片140之间延伸。模塑层200可以包括底填充材料或环氧模塑料(EMC)。
以下，将描述根据发明构思的示例实施例的制造半导体封装件的方法。
图2A和图3是示出根据发明构思的示例性实施例的制造半导体封装件的工艺的平面图和剖视图。图2B是沿图2A的线I-II截取的剖视图，图2C图2B的区域IV的放大剖视图。以下，为了描述的简明，先前描述的元件可以由类似或相同的参考标记来表示，而不重复它们的重复描述。
参照图2A，可以准备其上集成有半导体芯片150的半导体晶片W。半导体芯片150中的每个可以是其中形成有连接通孔V和虚设通孔DV的半导体芯片。半导体芯片150可以制造成具有相同的结构，执行相同的功能；即，它们为相同的种类。在每个半导体芯片中，连接通孔V和虚设通孔DV可以布置为均形成至少一列。换句话说，连接通孔V可以布置为形成一个或更多个列，并且虚设通孔DV也可以布置为形成平行于或基本平行于半导体芯片150的一侧的一个或更多个列。虚设通孔DV可以分别形成在连接通孔V的旁边。虚设通孔DV的总数可以与连接通孔V的总数相同。在每个半导体芯片中，连接通孔V和虚设通孔DV可以设置成关于经过半导体芯片150的中心的轴具有非对称布置。例如，连接通孔V的布置的中心轴和虚设通孔DV的布置的中心轴可以比半导体芯片150的中心轴更靠近半导体芯片150的一侧。换句话说，连接通孔V和虚设通孔DV可以设置成远离经过半导体芯片150的中心的轴且平行于或基本平行于半导体芯片150的一侧。然而，连接通孔V和虚设通孔DV的数量和布置不限于此，并且可以各种各样地改变。
参照图2B和图2C，半导体芯片150可以包括电路图案151。焊盘152可以设置在半导体芯片150的底表面上。在此，电路图案151可以邻近于半导体芯片150的底表面形成。再分布焊盘153可以形成在半导体芯片150的顶表面上。连接通孔V、虚设通孔DV、焊盘152和再分布焊盘153可以由导电材料构成，或包括导电材料。连接通孔V和虚设通孔DV可以形成为具有贯穿半导体芯片150的硅通孔(TSV)结构。在该情况下，连接通孔V和虚设通孔DV可以用作焊盘152和再分布焊盘153之间的电通路。
参照图2C，电路图案151可以包括集成电路151a、互连线151b和绝缘层151c。集成电路151a和互连线151b可以设置在绝缘层151c中。集成电路151a可以包括存储电路、逻辑电路和/或它们的任意组合。连接通孔V可以通过互连线151b电连接到集成电路151a。虚设通孔DV可以与集成电路151a电分离。再分布焊盘153中的一些可以电连接到连接通孔V，并且其它的再分布焊盘153可以与虚设通孔DV电分离。焊盘152中的一些可以结合到连接通孔V，并且可以电连接到半导体芯片150的集成电路151a。其它的焊盘152可以结合到虚设通孔DV，并且可以与半导体芯片150的集成电路151a电分离。
连接通孔V和虚设通孔DV的结构不限于示出的结构，可以各种各样地改变。例如，连接通孔V和虚设通孔DV可以形成为具有前通孔结构(via first strucure)、后通孔结构(via last strucure)或中间通孔结构(via middle strucure)。
往回参照图2A，可以对半导体晶片W执行锯切工艺，以将半导体芯片150彼此分离。
参照图3，可以在基底100上顺序地安装第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140。作为示例，基底100可以为印刷电路板。第一外部端子101和第二外部端子102可以设置在基底100的底表面上。
可以顺序地堆叠利用参照图2A到图2C描述的工艺制造的半导体芯片150以形成第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140。第一电路图案到第四电路图案111、121、131和141、第一连接通孔到第四连接通孔V1、V2、V3和V4以及第一虚设通孔到第四虚设通孔DV1、DV2、DV3和DV4可以分别构造为具有与参照图2B描述的电路图案151、连接通孔V和虚设通孔DV基本相同的特征。
可将通过参照图2A描述的锯切工艺分离的半导体芯片150中的一个设置在基底100上，并且可以用作第一半导体芯片110。可以在第一半导体芯片110和基底100之间形成第一连接部105，因此，第一半导体芯片110可以电连接到基底100。第一连接通孔V1可以电连接到第一外部端子101，并且第一虚设通孔DV1可以电连接到第二外部端子102。
可将通过参照图2A描述的锯切工艺分离的半导体芯片150中的另一个设置在第一半导体芯片110上，并且可以用作第二半导体芯片120。当在平面图中观察时，第二半导体芯片120可以与第一半导体芯片110叠置，第二连接通孔V2可以与第一连接通孔V1叠置，并且第二虚设通孔DV2可以与第一虚设通孔DV1叠置。可以在第一半导体芯片110和第二半导体芯片120之间形成第二连接部115。第二连接部115中的一些可以结合到第一连接通孔V1和第二连接通孔V2以将第一连接通孔V1和第二连接通孔V2彼此电连接。其它的第二连接部115可以结合到第一虚设通孔DV1和第二虚设通孔DV2以将第一虚设通孔DV1和第二虚设通孔DV2彼此电连接。
可将通过参照图2A描述的锯切工艺分离的半导体芯片150中的第三个旋转180度，设置在第二半导体芯片120上，并且可以用作第三半导体芯片130。第三半导体芯片130可以相对于第二半导体芯片120在连接通孔与虚设通孔对齐的一个方向上横向偏移，因此，当在平面图中观察时，第三连接通孔V3和第三虚设通孔DV3可以分别与第二虚设通孔DV2和第二连接通孔V2叠置。可以在第二半导体芯片120和第三半导体芯片130之间形成第三连接部125。第三连接部125中的一些可以结合到第二虚设通孔DV2和第三连接通孔V3以将第二虚设通孔DV2分别连接到第三连接通孔V3。其它的第三连接部125可以结合到第二连接通孔V2和第三虚设通孔DV3以将第二连接通孔V2分别连接到第三虚设通孔DV3。
可以在第三半导体芯片130上安装第四半导体芯片140。例如，如图2A所示，可以将分离的半导体芯片150中的第四个旋转180度，并且设置在第三半导体芯片130上。在此，第四半导体芯片140可以相对于第二半导体芯片120横向偏移，并且可以与第三半导体芯片130叠置。因此，当在平面图中观察时，第四连接通孔V4可以分别与第三连接通孔V3叠置，并且第四虚设通孔DV4可以分别与第三虚设通孔DV3叠置。可以在第三半导体芯片130和第四半导体芯片140之间形成第四连接部135。第四连接部135中的一些可以结合到第三虚设通孔DV3和第四虚设通孔DV4以将第三虚设通孔DV3和第四虚设通孔DV4彼此电连接。其它的第四连接部135可以结合到第三连接通孔V3和第四连接通孔V4以将第三连接通孔V3和第四连接通孔V4彼此电连接。
往回参照图1A和图1B，可以在基底100上形成模塑层200以覆盖第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140。模塑层200可以在基底100和第一半导体芯片110之间以及第二半导体芯片120、第三半导体芯片130和第四半导体芯片140之间延伸。模塑层200可以包括底填充材料或环氧模塑料(EMC)。因此，可以完成半导体封装件1的制造。根据发明构思的示例实施例，可以在半导体晶片W中形成虚设通孔V，如参照图2A所描述的，并且可以从半导体晶片W获得半导体芯片150，并且半导体芯片150可被用来采用第一连接结构S1和第二连接结构S2实现半导体封装件1。因此，可以容易地制造半导体封装件1。半导体封装件1可以包括第一连接结构S1和第二连接结构S2，从而允许通过多信号路径或通道来操作半导体芯片110、120、130和140。此外，通过以偏移的方式堆叠第三半导体芯片130和第四半导体芯片140，能够在半导体封装件中使用其中的连接通孔V和虚设通孔DV被形成为具有不对称布置(如图2B所示)的半导体芯片150。然而，本公开的示例实施例不限于上面描述的方法，并且可以各种各样地改变。
图4A是示出根据发明构思的其他示例性实施例的半导体封装件的平面图。图4B是沿图4A的线I-II截取的剖视图。以下，为了描述的简明，先前描述的元件可以由类似或相同的参考标记来表示，而不重复它们的重复描述。
参照图4A和图4B，半导体封装件2可以包括基底100、堆叠在基底100上的多个半导体芯片110、120、130和140、多个连接结构S1和S2以及模塑层200。第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以被构造为具有相同的结构并执行相同的功能，但发明构思的示例实施例可以不限于此。基底100可以为具有电路图案的印刷电路板。第一外部端子101和第二外部端子102可以设置在基底100的底表面上。模塑层200可以设置在基底100上以覆盖第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140。
第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以顺序地安装在基底100上。第一半导体芯片110可以通过第一连接部105电连接到基底100。第二连接部115可以设置在第二半导体芯片120和第三半导体芯片130之间。第三连接部125可以设置在第二半导体芯片120和第三半导体芯片130之间，并且第四连接部135可以设置在第三半导体芯片130和第四半导体芯片140之间。
第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以被构造为具有与参照图1A到图1B描述的特征相同的特征。第一半导体芯片110可以包括第一电路图案111、第一连接通孔V1和第一虚设通孔DV1。第二半导体芯片120可以包括第二电路图案121、第二连接通孔V2和第二虚设通孔DV2。第三半导体芯片130可以包括第三电路图案131、第三连接通孔V3和第三虚设通孔DV3。第四半导体芯片140可以包括第四电路图案141、第四连接通孔V4和第四虚设通孔DV4。第一电路图案到第四电路图案111、121、131和141均可以包括集成电路。作为示例，第一电路图案到第四电路图案111、121、131和141可以被构造为具有相同的电路构造和设计。第一连接通孔V1的总数、第一虚设通孔DV1的总数、第二连接通孔V2的总数、第二虚设通孔DV2的总数、第三连接通孔V3的总数、第三虚设通孔DV3的总数、第四连接通孔V4的总数和第四虚设通孔DV4的总数可以相同。然而，在其它实施例中，连接通孔V和虚设通孔DV的总数可以不同。
如图4B所示，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以堆叠成具有交替的或Z字形的堆叠轮廓。例如，第二半导体芯片120和第四半导体芯片140可以相对于第一半导体芯片110和第三半导体芯片130横向偏移。当在平面图中观察时，第三半导体芯片130可以与第一半导体芯片110对齐，第四半导体芯片140可以与第二半导体芯片120对齐。
第一连接结构S1可以包括彼此电连接的第一连接通孔V1、第二虚设通孔DV2、第三连接通孔V3和第四虚设通孔DV4。当在平面图中观察时，如图4A所示，第一连接通孔V1、第二虚设通孔DV2、第三连接通孔V3和第四虚设通孔DV4可以彼此叠置。通过第一外部端子101输入的电信号可以通过第一连接结构S1发送到第一电路图案111和第三电路图案131。在此，第二虚设通孔DV2可以作为用于发送电信号的路径。第一连接结构S1可以与第二电路图案121和第四电路图案141电分离。作为另一个示例，可以省略第四虚设通孔DV4。
第二连接结构S2可以包括彼此电连接的第一虚设通孔DV1、第二连接通孔V2、第三虚设通孔DV3和第四连接通孔V4。当在平面图中观察时，如图4A所示，第一虚设通孔DV1、第二连接通孔V2、第三虚设通孔DV3和第四连接通孔V4可以彼此叠置。通过第二外部端子102输入的电信号可以通过第二连接结构S2发送到第二电路图案121和第四电路图案141。在此，第一虚设通孔DV1和第三虚设通孔DV3均可以作为用于发送电信号的路径。第二连接结构S2可以与第一电路图案111和第三电路图案131电分离。
连接结构S1和S2可以被构造为具有与参照图1A到图1F描述的功能相同的信号和电压发送功能。例如，经过第一连接结构S1的电信号可以与经过第二连接结构S2的电信号电分离。第一连接结构S1可以用于将信号或电压提供给第一半导体芯片110和第三半导体芯片130，或将接地电压施加到第一半导体芯片110和第三半导体芯片130。第二连接结构S2可以用于将信号或电压提供给第二半导体芯片120和第四半导体芯片140，或将接地电压施加到第二半导体芯片120和第四半导体芯片140。通过第一连接结构S1供应的电压可以不传输到第二连接结构S2，如图1C所示；或可以传输到第二连接结构S2，如参照图1D到图1F所描述的。
第一连接结构S1可以用于操作第一半导体芯片110和第三半导体芯片130。第二连接结构S2可以用于操作第二半导体芯片120和第四半导体芯片140。第一连接结构S1和第二连接结构S2的使用可以实现用于操作半导体芯片110、120、130和140的多信号路径或通道，因此可以以提高的操作速度来操作半导体芯片110、120、130和140。
以下，将描述根据发明构思的示例实施例的制造半导体封装件的方法。
第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140均可以是通过参照图2A到图2C描述的工艺制造的半导体芯片150中的一个。
第二半导体芯片120的安装可以包括如下步骤：将分离的半导体芯片150中的一个旋转180度；以偏移的方式将旋转的半导体芯片设置在第一半导体芯片110上；以及形成第二连接部115。在此，因为半导体芯片150中被选择的一个的旋转和偏移，所以第二连接通孔V2可以分别与第一虚设通孔DV1叠置，并且第二虚设通孔DV2可以分别与第一连接通孔V1叠置。
当在平面图中观察时，第三半导体芯片130可以相对于第二半导体芯片120横向偏移，并且可以与第一半导体芯片110对齐。因此，第三连接通孔V3和第三虚设通孔DV3可以分别与第二虚设通孔DV2和第二连接通孔V2叠置。可以在第二半导体芯片120和第三半导体芯片130之间形成第二连接部115，因此，第三连接通孔V3和第三虚设通孔DV3可以分别电连接到第二虚设通孔DV2和第二连接通孔V2。
第四半导体芯片140的安装可以包括如下步骤：将分离的半导体芯片150中的另一个旋转180度；以偏移的方式将旋转的半导体芯片设置在第三半导体芯片130上；以及形成第四连接部135。第四半导体芯片140可以以其与第二半导体芯片120叠置的方式相对于第三半导体芯片130横向偏移。因此，当在平面图中观察时，第四连接通孔V4和第四虚设通孔DV4可以分别与第三虚设通孔DV3和第三连接通孔V3叠置。在图2A和图2B中，连接通孔V和虚设通孔DV可以被设置成具有关于经过每个半导体芯片(例如，图2A的150)的中心的中心轴的非对称布置。第二半导体芯片120和第四半导体芯片140的这样的偏移设置使得可以形成第一连接结构S1和第二连接结构S2。通过控制第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140的堆叠轮廓，可以使用第一连接结构S1和第二连接结构S2来控制半导体芯片110、120、130和140的操作。
图5A是示出根据发明构思的另外的示例性实施例的半导体封装件的平面图。图5B是沿图5A的线I-II截取的剖视图。
参照图5A和图5B，半导体封装件3可以包括基底100、堆叠在基底100上的半导体芯片110、120、130和140、模塑层200以及连接结构S1和S2。第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以被构造为具有相同的结构并执行相同的功能，但发明构思的示例实施例可以不限于此。连接结构S1和S2可以被设置成贯穿半导体芯片110、120、130和140，并且可以电连接到基底100。基底100可以为具有电路图案的印刷电路板。第一外部端子101和第二外部端子102可以设置在基底100的底表面上。
第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以堆叠在基底100上。如图5A所示，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以彼此叠置，当在平面图中观察时。如图5B所示，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以彼此对齐。
第一半导体芯片110可以通过第一连接部105电连接到基底100。第二连接部115、第三连接部125和第四连接部135可以被构造为具有与参照图1B描述的特征相同的特征。
第一半导体芯片110可以包括第一电路图案111、第一连接通孔V1和第一虚设通孔DV1。第二半导体芯片120可以包括第二电路图案121、第二连接通孔V2和第二虚设通孔DV2。第三半导体芯片130可以包括第三电路图案131、第三连接通孔V3和第三虚设通孔DV3。第四半导体芯片140可以包括第四电路图案141、第四连接通孔V4和第四虚设通孔DV4。第一电路图案到第四电路图案111、121、131和141均可以包括集成电路。
可以使用与参照图2A到图3描述的方法相同的方法制造半导体封装件3。如参照图2A到图2C描述的，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140均可以为具有相同的种类并且从同一半导体晶片W获得的多个半导体芯片150中的一个，但发明构思的示例实施例可以不限于此。在此，连接通孔V和虚设通孔DV可以形成为具有与图2A所示的布置不同的布置，并且在该情况下，可以堆叠第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140以具有不同的堆叠轮廓。例如，当在平面图中观察时，连接通孔V和虚设通孔DV可以形成为关于每个半导体芯片(例如，图2A的150)的中心轴具有对称布置或者基本上对称布置。
作为示例，第三半导体芯片130和第四半导体芯片140的安装可以包括如下步骤：将分离的半导体芯片150中的一个旋转180度；将旋转的半导体芯片设置在第二半导体芯片120上；和形成第三连接部125和第四连接部135。不同于图2A和图2B的连接通孔V和虚设通孔DV，连接通孔V和虚设通孔DV可以形成为关于每个半导体芯片150的中心轴具有对称布置或基本上对称布置，因此，第三半导体芯片130和第四半导体芯片140可以相对于第一半导体芯片110和第二半导体芯片120不偏移。
第一连接结构S1和第二连接结构S2可以构造为具有与参照图1A和图1B描述的特征相同的特征。例如，第一连接结构S1可以包括彼此电连接的第一连接通孔V1、第二连接通孔V2、第三虚设通孔DV3和第四虚设通孔DV4。第一连接结构S1可以用于操作第一半导体芯片110和第二半导体芯片120。通过第一外部端子101输入的电信号或电压可以通过第一连接结构S1发送到第一半导体芯片110和第二半导体芯片120的集成电路。
第二连接结构S2可以包括彼此电连接的第一虚设通孔DV1、第二虚设通孔DV2、第三连接通孔V3和第四连接通孔V4。第二连接结构S2可以用于操作第三半导体芯片130和第四半导体芯片140。通过第二外部端子102输入的电信号或电压可以通过第二连接结构S2发送到第三半导体芯片130和第四半导体芯片140的集成电路。发送到第二连接结构S2的电信号可以不被传输到第一连接结构S1。通过第二连接结构S2发送的电压可以不被传输到第一连接结构S1，如图1C所示；或可以被传输到第一连接结构S1，如参照图1D到图1F描述的。
作为另一个示例，第一连接结构S1和第二连接结构S2可被构造为具有与之前参照图4A和图4B描述的连接结构相同的连接结构。例如，第一连接结构S1可以构造为包括第一连接通孔V1、第二虚设通孔DV2、第三连接通孔V3和第四虚设通孔DV4，并且可以用于操作第一半导体芯片110和第三半导体芯片130。第二连接结构S2可以构造为包括第一虚设通孔DV1、第二连接通孔V2、第三虚设通孔DV3和第四连接通孔V4，并且可以用于操作第二半导体芯片120和第四半导体芯片140。在此，通过调节通孔V1、V2、V3、V4、DV1、DV2、DV3和DV4的布置，能够将第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140相对于彼此对齐。
图6是示出根据发明构思的另外的示例性实施例的半导体封装件的剖视图。以下，为了描述的简明，先前描述的元件可以由类似或相同的参考标记来表示，而不重复它们的重复描述。
参照图6，半导体封装件4可以包括基底100、堆叠在基底100上的半导体芯片110、120、130和140、模塑层200以及多个连接结构S1、S2、S3和S4。连接结构S1、S2、S3和S4可以贯穿半导体芯片110、120、130和140，并且可以电连接到基底100。基底100可以为具有电路图案的印刷电路板。在本实施例中，第一外部端子到第四外部端子101、102、103和104可以设置在基底100的底表面上。
可以以各种方式堆叠第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140。例如，当在平面图中观察时，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以如图5A所示彼此叠置，但是，在某些实施例中，它们中的至少一个芯片可以相对于其它的芯片横向偏移。如参照图2A到图2C所描述的，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以为同种的且从同一个半导体晶片获得的芯片。例如，第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以构造为具有相同的结构并执行相同的功能，但发明构思的示例实施例可以不限于此。
第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140均可以构造为包括第一电路图案到第四电路图案111、121、131和141、第一连接通孔到第四连接通孔V1、V2、V3和V4以及第一虚设通孔到第四虚设通孔DV1、DV2、DV3和DV4。第一电路图案到第四电路图案111、121、131和141均可以由集成电路形成。
第一半导体芯片110可以通过第一连接部105电连接到基底100。第二连接部115、第三连接部125和第四连接部135可以分别设置在第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140之间，因此，第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以彼此电连接。
第一连接结构到第四连接结构S1、S2、S3和S4可以设置成贯穿第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140。可以调节第一连接通孔到第四连接通孔V1、V2、V3和V4和第一虚设通孔到第四虚设通孔DV1、DV2、DV3和DV4的数量和设置，以控制第一连接结构到第四连接结构S1、S2、S3和S4的数量和路线结构。例如，第一虚设通孔到第四虚设通孔DV1、DV2、DV3和DV4的数量可以大于第一连接通孔到第四连接通孔V1、V2、V3和V4的数量。
第一连接结构S1可以包括彼此电连接的第一连接通孔V1和第二虚设通孔到第四虚设通孔DV2、DV3和DV4。通过第一外部端子101输入的电信号或电压可以通过第一连接结构S1发送到第一电路图案111。第一连接结构S1可以用于操作第一半导体芯片110。
第二连接结构S2可以包括彼此电连接的第二连接通孔V2、第一虚设通孔DV1、第三虚设通孔DV3和第四虚设通孔DV4。第三连接结构S3可以包括彼此电连接的第三连接通孔V3、第一虚设通孔DV1、第二虚设通孔DV2和第四虚设通孔DV4。第四连接结构S4可以包括彼此电连接的第一虚设通孔到第三虚设通孔DV1、DV2和DV3和第四连接通孔V4。通过第二外部端子102、第三外部端子103和第四外部端子104输入的电信号或电压可以通过第二连接结构到第四连接结构S2、S3和S4发送到第二半导体芯片120、第三半导体芯片130和第四半导体芯片140的各集成电路。
通过第一连接结构到第四连接结构S1、S2、S3和S4将要发送的电信号可以彼此电分离。第一连接结构到第四连接结构S1、S2、S3和S4可以构造为将通过它们提供的电压彼此电分离，如参照图1C所描述的，或它们可以彼此电连接，如参照图1D到图1F所描述的。
通过调节第一连接通孔到第四连接通孔V1、V2、V3和V4以及第一虚设通孔到第四虚设通孔DV1、DV2、DV3和DV4的数量、设置和电连接结构，能够控制连接结构S1、S2、S3和S4的数量。此外，能够各种各样地控制用于操作第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140的信号路径或通道。在本实施例中，由于第一连接结构到第四连接结构S1、S2、S3和S4用于控制第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和第四半导体芯片140的操作，所以可以以提高的操作速度来操作半导体芯片110、120、130和140。堆叠的半导体芯片110、120、130和140的数量可以不限于示出的示例的数量，并且可以各种各样地改变(例如，改变为2、8或16)。连接结构S1、S2、S3和S4的数量可以不限于示出的示例的数量，并且可以各种各样地改变。
应当理解的是，发明构思不限于阐述的示例实施例，并且对于使用包括连接通孔和虚设通孔的多个连接结构来操作多个半导体芯片而言，各种实施例是可行的。例如，连接结构可以被构造为以特定的组合来布置不同的半导体芯片中提供的连接通孔和虚设通孔，以操作被选择的半导体芯片。在一个示例实施例中，半导体封装件可以包括第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片，每个半导体芯片包括电连接到对应的半导体芯片的电路图案的至少一个连接通孔和与对应的半导体芯片的电路图案电分离的至少一个虚设通孔。第一半导体芯片可以安装在基底上，第二半导体芯片、第三半导体芯片和第四半导体芯片可以依次堆叠在第一半导体芯片上。第一连接结构可以包括设置在第一半导体芯片中的第一连接通孔、设置在第二半导体芯片中的第二虚设通孔、设置在第三半导体芯片中的第三虚设通孔以及设置在第四半导体芯片中的第四虚设通孔，使得第一连接结构可以用于操作第一半导体芯片。第二连接结构可以包括设置在第一半导体芯片中的第一虚设通孔、设置在第二半导体芯片中的第二连接通孔、设置在第三半导体芯片中的第三连接通孔以及设置在第四半导体芯片中的第四连接通孔，使得第二连接结构可以用于操作第二半导体芯片、第三半导体芯片和第四半导体芯片。
[应用]
图7A是示出包括根据本公开的示例实施例的半导体封装件的封装模块的示例的图。图7B是示出包括根据本公开的示例实施例的半导体封装件的电子系统的示例的框图。图7C是示出包括根据本公开的示例实施例的半导体封装件的存储系统的示例的框图。
参照图7A，封装模块1200可以包括以四方扁平封装(QFP)型封装的多个半导体装置1220和半导体装置1230。可以使用根据发明构思的示例实施例的半导体封装技术来形成半导体装置1220和半导体装置1230，并且在封装模块1200中，半导体装置1220和1230可以安装在封装基底1210上。封装模块1200可以通过设置在封装基底1210的一侧处的外部连接端子1240来连接到外部电子装置。
参照图7B，电子系统1300可以包括控制器1310、输入/输出(I/O)单元1320和存储装置1330。控制器1310、输入/输出(I/O)单元1320和存储装置1330可以通过数据总线1350彼此结合。数据总线1350可以对应于通过其发送电信号的路径。控制器1310可以包括微处理器、数字信号处理器、微控制器或其他逻辑装置中的至少一个。其他逻辑装置可以具有与微处理器、数字信号处理器和微控制器中的任一个相似的功能。控制器1310和存储装置1330可以包括根据本公开的示例实施例的半导体封装件1和半导体封装件2中的一个。I/O单元1320可以包括小键盘、键盘和/或显示单元。存储装置1330可以存储数据和/或由控制器1310执行的命令。存储装置1330可以包括易失性存储装置和/或非易失性存储装置。例如，存储装置1330可以包括闪存装置。闪存装置可以实现为固态盘(SSD)。在这种情况下，电子系统1300可以将大量的数据稳定地存储到闪存系统中。电子系统1300还可以包括将电数据发送到通信网络或从通信网络接收电数据的接口单元1340。接口单元1340可以无线地或通过线缆运行。例如，接口单元1340可以包括用于无线通信的天线或用于有线通信的收发器。虽然图中没有示出，但还可以在电子系统1300中设置应用芯片组、相机图像处理器(CIS)和/或输入/输出单元。
电子系统1300可以实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、膝上型计算机、数字音乐系统和信息发送/接收系统中的一种。当电子系统1300执行无线通信时，电子系统1300可以用于通讯系统的诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、蓝牙、DECT、无线USB、Flash-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等的通讯接口协议中。
参照图7C，存储系统1400可以包括非易失性存储装置1410和存储控制器1420。非易失性存储装置1410和存储控制器1420可以存储数据或读取存储的数据。非易失性存储装置1410可以包括根据本公开的示例实施例的半导体封装件1和半导体封装件2中的至少一个。存储控制器1420可以响应于主机1430的读取/写入请求控制非易失性存储装置1410来读取存储的数据和/或存储数据。
根据发明构思的示例实施例，多个连接结构可以设置成贯穿多个半导体芯片。连接结构可以用于以独立的方式操作半导体芯片。连接结构的使用使得能够实现半导体芯片的各种操作模式和半导体芯片中提高的运行速度。
每个半导体芯片可以包括连接通孔和虚设通孔。通过调节连接通孔和虚设通孔的数量、设置和电连接结构，能够控制连接结构的数量。这使得能够控制用于操作半导体芯片的连接路径。
虽然已经具体示出和描述了发明构思的示例性实施例，但本领域技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，其中可以做出形式和细节上的变化。

Claims (16)

1.一种半导体封装件，包括：
基底；
第一半导体芯片，安装在基底上，并设置有第一电路图案；
第二半导体芯片，设置在第一半导体芯片上，并设置有第二电路图案；
第一连接结构，贯穿第一半导体芯片和第二半导体芯片；以及
第二连接结构，设置在第一连接结构旁边以贯穿第一半导体芯片和第二半导体芯片，
其中，第一半导体芯片具有与第二半导体芯片相同的结构，
其中，第二半导体芯片相对于第一半导体芯片具有二重旋转对称，使得：在第二取向下，第一连接结构电连接到第一电路图案和第二电路图案，并且第二连接结构与第一电路图案和第二电路图案电分离，其中，第二取向指，第一半导体芯片和第二半导体芯片叠置并且第一半导体芯片的两端分别与第二半导体芯片的两端对齐；在第二取向的基础上，第二半导体芯片相对于第一半导体芯片旋转180度，并且旋转后的第二半导体芯片设置在第一半导体芯片上，从而处于第一取向，并且在第一取向下，第一连接结构电连接到第一电路图案，并与第二电路图案电分离，第二连接结构与第一电路图案电分离，并电连接到第二电路图案。
2.根据权利要求1所述的半导体封装件，其中，在第一取向时，第一连接结构包括：第一连接通孔，穿过第一半导体芯片设置，并电连接到第一电路图案；第二虚设通孔，穿过第二半导体芯片设置，并与第二电路图案电分离；以及第一连接端子，设置在第一半导体芯片和第二半导体芯片之间，并结合到第一连接通孔和第二虚设通孔，并且
其中，在第二取向时，第一连接结构包括：第一连接通孔；穿过第二半导体芯片设置并且与第二电路图案电连接的第二连接通孔；以及结合到第一连接通孔和第二连接通孔的第一连接端子。
3.根据权利要求2所述的半导体封装件，其中，在第一取向时，第二连接结构包括：第一虚设通孔，穿过第一半导体芯片设置，并与第一电路图案电分离；第二连接通孔；以及第二连接端子，设置在第一半导体芯片和第二半导体芯片之间，并结合到第一虚设通孔和第二连接通孔，并且
其中，在第二取向时，第二连接结构包括：第一虚设通孔；第二虚设通孔；以及结合到第一虚设通孔和第二虚设通孔的第二连接端子。
4.根据权利要求1所述的半导体封装件，其中，在第一取向时，第二半导体芯片相对于第一半导体芯片横向偏移。
5.根据权利要求1所述的半导体封装件，还包括第三半导体芯片，第三半导体芯片安装在第二半导体芯片上并设置有第三电路图案，
其中，第二取向的第一连接结构电连接到第三电路图案，
第二取向的第二连接结构与第三电路图案电分离。
6.根据权利要求1所述的半导体封装件，还包括第三半导体芯片，第三半导体芯片安装在第二半导体芯片上并设置有第三电路图案，
其中，第一取向的第一连接结构与第三电路图案电分离，
第一取向的第二连接结构电连接到第三电路图案。
7.根据权利要求1所述的半导体封装件，其中，第二电路图案包括与第一电路图案的集成电路的种类相同种类的集成电路。
8.根据权利要求1所述的半导体封装件，其中，第一连接结构包括布置为形成至少一列的多个第一连接结构，
第二连接结构包括多个第二连接结构，多个第二连接结构被布置为形成与第一连接结构的列基本平行的至少一列。
9.一种半导体封装件，包括：
基底；
第一半导体芯片，安装在基底上，并设置有在第一方向上排列的多个第一连接通孔和在第一方向上排列的多个第一虚设通孔；
第二半导体芯片，安装在第一半导体芯片上，并设置有在第一方向上排列的多个第二连接通孔和在第一方向上排列的多个第二虚设通孔；
多个第一连接端子，所述多个第一连接端子中的每个第一连接端子设置在第一半导体芯片和第二半导体芯片之间，结合到所述多个第一连接通孔中的一个和所述多个第二虚设通孔中的一个，或者结合到所述多个第一连接通孔中的一个和所述多个第二连接通孔中的一个；以及
多个第二连接端子，所述多个第二连接端子中的每个第二连接端子设置在第一半导体芯片和第二半导体芯片之间，当所述多个第一连接端子中的每个结合到所述多个第一连接通孔中的一个和所述多个第二虚设通孔中的一个时，所述多个第二连接端子中的每个第二连接端子结合到所述多个第一虚设通孔中的一个和所述多个第二连接通孔中的一个，或者当所述多个第一连接端子中的每个结合到所述多个第一连接通孔中的一个和所述多个第二连接通孔中的一个时，所述多个第二连接端子中的每个第二连接端子结合到所述多个第一虚设通孔中的一个和所述多个第二虚设通孔中的一个，
其中，第二半导体芯片相对于第一半导体芯片具有二重旋转对称，使得在第一取向，所述多个第一连接通孔中的每个与所述多个第二连接通孔中的一个叠置，并且在第二半导体芯片相对于第一半导体芯片旋转180度的第二取向时，所述多个第一连接通孔中的每个与所述多个第二虚设通孔中的一个叠置，并且
其中，第一半导体芯片与第二半导体芯片具有相同的结构。
10.根据权利要求9所述的半导体封装件，其中，第一半导体芯片包括第一电路图案，
第一电路图案电连接到第一连接通孔并与第一虚设通孔电分离。
11.根据权利要求9所述的半导体封装件，其中，第二半导体芯片包括第二电路图案，
第二电路图案电连接到第二连接通孔并与第二虚设通孔电分离。
12.根据权利要求9所述的半导体封装件，其中，所述多个第一连接通孔的数量与所述多个第一虚设通孔的数量相同。
13.根据权利要求9所述的半导体封装件，其中，所述多个第二连接通孔的数量与所述多个第二虚设通孔的数量相同。
14.一种半导体封装件，包括：
基底；
多个半导体芯片，彼此堆叠并安装在基底上，其中，所述多个半导体芯片中的每个设置有电路图案、电连接到电路图案的连接通孔和与电路图案电分离的虚设通孔；
第一连接结构，包括多个半导体芯片的每个中设置的连接通孔和虚设通孔中的一个，所述第一连接结构贯穿所述多个半导体芯片；以及
第二连接结构，包括多个半导体芯片的每个中设置的连接通孔和虚设通孔中的另一个，所述第二连接结构贯穿所述多个半导体芯片，
其中，所述多个半导体芯片具有相同的结构，
在所述多个半导体芯片当中的任意一个半导体芯片中，设置在所述任意一个半导体芯片的中心轴一侧的连接通孔中的任意一个连接通孔与设置在所述中心轴的另一侧的一个虚设通孔关于所述中心轴对称。
15.根据权利要求14所述的半导体封装件，其中，所述多个半导体芯片包括第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片，
其中，第一连接结构包括设置在第一半导体芯片中的第一连接通孔、设置在第二半导体芯片中的第二连接通孔、设置在第三半导体芯片中的第三虚设通孔和设置在第四半导体芯片中的第四虚设通孔，且第一连接通孔、第二连接通孔、第三虚设通孔以及第四虚设通孔彼此对齐；
第二连接结构包括设置在第一半导体芯片中的第一虚设通孔、设置在第二半导体芯片中的第二虚设通孔、设置在第三半导体芯片中的第三连接通孔和设置在第四半导体芯片中的第四连接通孔，且第一虚设通孔、第二虚设通孔、第三连接通孔以及第四连接通孔彼此对齐。
16.根据权利要求14所述的半导体封装件，其中，所述多个半导体芯片包括第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片，
其中，第一连接结构包括设置在第一半导体芯片中的第一连接通孔、设置在第二半导体芯片中的第二虚设通孔、设置在第三半导体芯片中的第三连接通孔和设置在第四半导体芯片中的第四虚设通孔，且第一连接通孔、第二虚设通孔、第三连接通孔以及第四虚设通孔彼此对齐；
第二连接结构包括设置在第一半导体芯片中的第一虚设通孔、设置在第二半导体芯片中的第二连接通孔、设置在第三半导体芯片中的第三虚设通孔和设置在第四半导体芯片中的第四连接通孔，且第一虚设通孔、第二连接通孔、第三虚设通孔以及第四连接通孔彼此对齐。
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