KR20220059987A - 반도체 소자 - Google Patents

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KR20220059987A
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wiring
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강병윤
김동현
김형준
정재봉
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Abstract

본 발명의 개념에 따른, 반도체 소자는, 셀 영역 및 더미 영역을 포함하는 기판; 상기 기판 상에 제공되는 제1 금속 층, 상기 제1 금속 층은 상기 더미 영역 상에 배치되는 더미 배선을 포함하고; 상기 기판의 바닥면 상에 제공되는 파워 전송 네트워크; 및 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 상기 더미 배선까지 연장되는 제1 관통 비아를 포함하되, 상기 제1 관통 비아는 상기 더미 배선과 전기적으로 연결되고, 상기 파워 전송 네트워크는: 하부 배선들; 및 상기 하부 배선들 아래에 제공된 패드 배선을 포함하며, 상기 패드 배선은 상기 하부 배선들을 통해 상기 제1 관통 비아와 전기적으로 연결될 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 소자는, 셀 영역 및 더미 영역을 포함하는 기판; 상기 기판 상에 제공되는 제1 금속 층, 상기 제1 금속 층은 상기 더미 영역 상에 배치되는 더미 배선을 포함하고; 상기 기판의 바닥면 상에 제공되는 파워 전송 네트워크; 및 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 상기 더미 배선까지 연장되는 제1 관통 비아를 포함하되, 상기 제1 관통 비아는 상기 더미 배선과 전기적으로 연결되고, 상기 파워 전송 네트워크는: 하부 배선들; 및 상기 하부 배선들 아래에 제공된 패드 배선을 포함하며, 상기 패드 배선은 상기 하부 배선들을 통해 상기 제1 관통 비아와 전기적으로 연결될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 상의 제1 금속 층; 상기 기판의 바닥면 상의 파워 전송 네트워크; 및 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 상기 제1 금속 층을 향해 연장되는 제1 관통 비아 및 제2 관통 비아를 포함하되, 상기 파워 전송 네트워크는: 상기 제1 관통 비아와 전기적으로 연결되는 제1 하부 배선; 상기 제2 관통 비아와 전기적으로 연결되는 제2 하부 배선; 및 상기 제1 하부 배선과 전기적으로 연결되는 패드 배선을 포함하며, 상기 제2 관통 비아 및 상기 제2 하부 배선은 전기적으로 플로팅될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 셀 영역 및 더미 영역을 포함하는 기판; 상기 기판 상의 제1 금속 층; 상기 제1 금속 층 상의 제2 금속 층; 및 상기 기판의 바닥면 상의 파워 전송 네트워크를 포함하되, 상기 셀 영역은: 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들의 상부에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 상기 게이트 전극의 일 측에 인접하여 상기 제1 및 제2 소스/드레인 패턴들 중 어느 하나와 접속하는 활성 콘택; 상기 게이트 전극에 접속하는 게이트 콘택; 및 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 상기 제1 금속 층의 파워 배선으로 연장되는 제1 관통 비아를 포함하고, 상기 더미 영역은 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 상기 제1 금속 층의 더미 배선으로 연장되는 제2 관통 비아를 포함하되, 상기 파워 전송 네트워크는: 상기 제1 관통 비아와 전기적으로 연결되는 제1 하부 배선; 상기 제2 관통 비아와 전기적으로 연결되는 제2 하부 배선; 상기 제2 하부 배선과 전기적으로 연결되는 패드 배선; 및 상기 패드 배선 상의 외부 연결 부재를 포함할 수 있다.
본 발명에 따른 반도체 소자는 기판의 바닥면 상에 파워 전송 네트워크를 배치함으로써, 집적도가 향상되고 적층된 금속 층들 내의 라우팅 자유도가 향상될 수 있다. 또한, 파워 전송 네트워크는 패드 배선을 포함할 수 있다. 이에 따라, 더미 영역 상에 제공되는 관통 비아에 접지 전압이 인가되어 셀 영역에서의 전압 변화에 대한 민감성을 저하시킬 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 E-E'선에 따른 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 6은 도 5의 A-A'선에 따른 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 E-E'선에 따른 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 9는 도 8의 A-A'선에 따른 단면도이다.
도 10a 내지 도 10d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 C-C'선에 따른 단면도들이다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 1을 참조하면, 적어도 하나의 셀 영역(CR)을 갖는 기판(100)이 제공될 수 있다. 기판(100)은 더미 영역(DR)을 더 포함할 수 있다. 일 예로, 셀 영역(CR)은 로직 셀들을 포함할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, 인버터 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다. 더미 영역(DR) 상에는 트랜지스터들이 제공되지 않을 수 있다. 이하, 도 1 및 도 2a 내지 도 2d를 참조하여, 셀 영역(CR)에 대해 먼저 상세히 설명한다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 서로 인접하는 제1 활성 영역들(PR) 사이 및 서로 인접하는 제2 활성 영역들(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서(GS)는 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서(GS)의 상면은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서(GS)의 상면은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서(GS)는 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서(GS)는 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 일 예로, 활성 콘택(AC)은 복수 개의 제1 소스/드레인 패턴들(SD1) 또는 복수 개의 제2 소스/드레인 패턴들(SD2)과 연결될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되지는 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 배치될 수 있다. 게이트 콘택(GC)은 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이의 제2 트렌치(TR2)를 채우는 소자 분리막(ST)과 수직적으로 중첩될 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 셀 영역(CR) 상의 제1 금속 층(M1)은, 제1 상부 배선들(UM1), 제1 파워 배선(POR1) 및 제2 파워 배선(POR2)을 포함할 수 있다.
제1 상부 배선들(UM1), 제1 파워 배선(POR1) 및 제2 파워 배선(POR2) 각각은 셀 영역(CR)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 일 예로, 제1 및 제2 파워 배선들(POR1, POR2)에 각각 전원 전압 및 접지 전압이 인가될 수 있다. 활성 콘택(AC)을 통해 제1 소스/드레인 패턴들(SD1)에 전원 전압이 인가될 수 있다. 활성 콘택(AC)을 통해 제2 소스/드레인 패턴들(SD2)에 접지 전압이 인가될 수 있다. 평면적 관점에서, 제1 파워 배선(POR1)은 서로 인접하는 제1 활성 영역들(PR) 사이에 배치될 수 있고, 제2 파워 배선(POR2)은 서로 인접하는 제2 활성 영역들(NR) 사이에 배치될 수 있다.
제1 금속 층(M1)은 제1 비아들(VI1)을 더 포함할 수 있다. 제1 상부 배선들(UM1), 제1 파워 배선(POR1) 및 제2 파워 배선(POR2) 각각의 아래에 제1 비아들(VI1)이 제공될 수 있다. 제1 비아(VI1)는 활성 콘택(AC)과 제1 상부 배선(UM1) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제1 비아(VI1)는 게이트 콘택(GC)과 제1 상부 배선(UM1) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제1 비아(VI1)는 활성 콘택(AC)과 제1 파워 배선(POR1) 사이, 및 활성 콘택(AC)과 제2 파워 배선(POR2) 사이에 개재되어 이들을 서로 전기적으로 연결할 수 있다.
일 예로, 제1 금속 층(M1)의 배선들과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제2 상부 배선들(UM2)을 포함할 수 있다. 제2 금속 층(M2)의 제2 상부 배선들(UM2) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 상부 배선들(UM2)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제2 금속 층(M2)은, 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아들(VI2) 각각은 제2 상부 배선들(UM2) 아래에 제공될 수 있다. 예를 들어, 제2 상부 배선들(UM2)은 제2 비아(VI2)를 통해 제1 상부 배선들(UM1)과 전기적으로 연결될 수 있다.
일 예로, 제2 금속 층(M2)의 제2 상부 배선(UM2)과 그 아래의 제2 비아(VI2)는 하나의 공정으로 동시에 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 제2 상부 배선(UM2) 및 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되지는 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5, M6, M7…이 추가로 배치될 수 있다.
기판(100)의 바닥면 상에 파워 전송 네트워크(power delivery network, PDN)가 제공될 수 있다. 파워 전송 네트워크(PDN)는, 기판(100)의 바닥면 상에 순차적으로 적층된 제5 층간 절연막(150), 제6 층간 절연막(160) 및 제7 층간 절연막(170)을 포함할 수 있다.
파워 전송 네트워크(PDN)는 제1 하부 배선들(LM1), 제2 하부 배선들(LM2) 및 패드 배선(PAD)을 더 포함할 수 있다. 제5 층간 절연막(150) 내에 제1 하부 배선들(LM1)이 제공될 수 있고, 제6 층간 절연막(160) 내에 제2 하부 배선들(LM2)이 제공될 수 있다. 제1 및 제2 하부 배선들(LM1, LM2) 사이에 제1 하부 비아(LVI1)가 제공될 수 있다. 제7 층간 절연막(170) 내에 패드 배선(PAD)이 제공될 수 있다. 제2 하부 배선들(LM2) 및 패드 배선(PAD) 사이에 제2 하부 비아(LVI2)가 제공될 수 있다. 제1 하부 비아(LVI1)는 제6 층간 절연막(160)의 상부에 제공될 수 있고, 제2 하부 비아(LVI2)는 제7 층간 절연막(170)의 상부에 제공될 수 있다.
파워 전송 네트워크(PDN)는, 제1 및 제2 파워 배선들(POR1, POR2)에 전압을 인가하기 위한 배선 네트워크를 구성할 수 있다. 패드 배선(PAD)의 바닥면 상에 외부 연결 부재(CTM)가 제공될 수 있다. 외부 연결 부재(CTM)는 솔더, 범프, 필라, 및/또는 이들의 조합을 포함할 수 있다. 일 에로, 외부 연결 부재(CTM)는 솔더 물질을 포함하는 솔더 볼일 수 있다.
파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)까지 연장되는 관통 비아들(TVI)이 제공될 수 있다. 관통 비아(TVI)는 수직한 방향, 즉 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 관통 비아(TVI)의 바닥면은 제1 하부 배선(LM1)과 연결될 수 있다. 관통 비아(TVI)의 상면은 제1 금속 층(M1)의 제1 파워 배선(POR1) 또는 제2 파워 배선(POR2)과 연결될 수 있다. 도시되지는 않았지만, 관통 비아(TVI)와 제1 하부 배선(LM1) 사이에 비아(또는 콘택)가 개재될 수 있다.
관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)의 제1 하부 배선(LM1)과 제1 금속 층(M1)의 파워 배선들(POR1, POR2)이 서로 전기적으로 연결될 수 있다. 패드 배선(PAD)은 제1 및 제2 하부 배선들(LM1, LM2)을 통해 관통 비아(TVI)와 전기적으로 연결될 수 있다. 다시 말하면, 관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)의 파워 배선들(POR1, POR2)로 전압이 인가될 수 있다. 예를 들어, 외부 연결 부재(CTM)로부터 파워 전송 네트워크(PDN) 및 관통 비아(TVI)를 통해 제1 파워 배선(POR1)으로 전원 전압이 인가될 수 있다.
관통 비아들(TVI)은 제1 방향(D1)으로 서로 인접하는 제1 활성 영역(PR) 사이 및 제1 방향(D1)으로 서로 인접하는 제2 활성 영역(NR) 사이에 배치될 수 있다. 관통 비아(TVI)는 기판(100), 제2 트렌치(TR2)를 채우는 소자 분리막(ST), 제1 내지 제3 층간 절연막들(110, 120, 130)을 순차적으로 관통할 수 있다.
관통 비아(TVI)의 폭은 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)으로 갈수록 감소할 수 있다. 관통 비아(TVI)의 하부의 제1 폭(W1)은, 그의 상부의 제2 폭(W2)보다 클 수 있다. 예를 들어, 제1 폭(W1)은 제2 폭(W2)의 1.2배 내지 2배일 수 있다. 관통 비아(TVI)의 측벽은 경사질 수 있다. 예를 들어, 관통 비아(TVI)의 측벽과 기판(100)의 바닥면 사이의 각도(θ1)는 85° 내지 89.5°일 수 있다.
관통 비아(TVI)는 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나의 금속 질화막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 적층된 금속 층들(M2, M3, M4, M5, M6, M7...) 내에 배치되던 파워 전송 배선들을 생략하고, 대신 기판(100)의 바닥면 상에 파워 전송 네트워크(PDN)를 배치할 수 있다. 이로써 반도체 소자의 집적도가 향상되고, 적층된 금속 층들(M2, M3, M4, M5, M6, M7...) 내의 라우팅 자유도가 향상될 수 있다.
이하, 도 1 및 도 2e를 참조하여 더미 영역(DR)에 대해 상세히 설명한다. 기판(100) 상에 제1 내지 제4 층간 절연막(110, 120, 130, 140)이 순차적으로 제공될 수 있다. 셀 영역(CR)과 달리, 더미 영역(DR) 상에는 활성 영역들(PR, NR), 활성 패턴들(AP1, AP2), 소자 분리막(ST), 소스/드레인 패턴들(SD1, SD2), 게이트 전극들(GE), 활성 콘택들(AC), 게이트 콘택(GC) 등의 구성요소가 제공되지 않을 수 있다. 즉, 더미 영역(DR)은 트랜지스터들을 포함하지 않고, 버퍼 기능을 수행하는 영역일 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 더미 영역(DR) 상의 제1 금속 층(M1)은, 제1 상부 배선들(UM1), 제1 더미 배선(DMR1), 및 제2 더미 배선(DMR2)을 포함할 수 있다.
제1 상부 배선들(UM1), 제1 더미 배선(DMR1) 및 제2 더미 배선(DMR2) 각각은 더미 영역(DR)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 일 예로, 제1 더미 배선(DMR1)에 접지 전압이 인가될 수 있고, 제2 더미 배선(DMR2)은 전기적으로 플로팅(floating)될 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제2 상부 배선들(UM2)을 포함할 수 있다. 제2 금속 층(M2)의 제2 상부 배선들(UM2) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 상부 배선들(UM2)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 도시되지는 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5, M6, M7…)이 추가로 배치될 수 있다.
기판(100)의 바닥면 상에 파워 전송 네트워크(power delivery network, PDN)가 제공될 수 있다. 파워 전송 네트워크(PDN)는, 기판(100)의 바닥면 상에 순차적으로 적층된 제5 층간 절연막(150), 제6 층간 절연막(160) 및 제7 층간 절연막(170)을 포함할 수 있다.
파워 전송 네트워크(PDN)는 제1 하부 배선들(LM1), 제2 하부 배선들(LM2) 및 패드 배선(PAD)을 더 포함할 수 있다. 제5 층간 절연막(150) 내에 제1 하부 배선들(LM1)이 제공될 수 있고, 제6 층간 절연막(160) 내에 제2 하부 배선들(LM2)이 제공될 수 있다. 제1 및 제2 하부 배선들(LM1, LM2) 사이에 제1 하부 비아(LVI1)가 제공될 수 있다. 제7 층간 절연막(170) 내에 패드 배선(PAD)이 제공될 수 있다. 제2 하부 배선들(LM2) 및 패드 배선(PAD) 사이에 제2 하부 비아(LVI2)가 제공될 수 있다. 제1 하부 비아(LVI1)는 제6 층간 절연막(160)의 상부에 제공될 수 있고, 제2 하부 비아(LVI2)는 제7 층간 절연막(170)의 상부에 제공될 수 있다.
파워 전송 네트워크(PDN)는, 제1 및 제2 더미 배선들(DMR1, DMR2)에 전압을 인가하기 위한 배선 네트워크를 구성할 수 있다. 패드 배선(PAD)의 바닥면 상에 외부 연결 부재(CTM)가 제공될 수 있다. 외부 연결 부재(CTM)는 솔더, 범프, 필라, 및/또는 이들의 조합을 포함할 수 있다. 일 에로, 외부 연결 부재(CTM)는 솔더 물질을 포함하는 솔더 볼일 수 있다.
파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)까지 연장되는 관통 비아들(TVI)이 제공될 수 있다. 관통 비아(TVI)는 수직한 방향, 즉 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 관통 비아(TVI)의 바닥면은 제1 하부 배선(LM1)과 연결될 수 있다. 관통 비아(TVI)의 상면은 제1 금속 층(M1)의 제1 더미 배선(DMR1) 또는 제2 더미 배선(DMR2)과 연결될 수 있다. 도시되지는 않았지만, 관통 비아(TVI)와 제1 하부 배선(LM1) 사이에 비아(또는 콘택)가 개재될 수 있다.
관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)의 제1 하부 배선(LM1)과 제1 금속 층(M1)의 더미 배선들(DMR1, DMR2)이 서로 전기적으로 연결될 수 있다. 패드 배선(PAD)은 제1 및 제2 하부 배선들(LM1, LM2)을 통해 관통 비아(TVI)와 전기적으로 연결될 수 있다. 다시 말하면, 관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)의 더미 배선들(DMR1, DMR2)로 전압이 인가될 수 있다. 예를 들어, 외부 연결 부재(CTM)로부터 파워 전송 네트워크(PDN) 및 관통 비아(TVI)를 통해 제1 더미 배선(DMR1)으로 접지 전압이 인가될 수 있다.
관통 비아(TVI)는 기판(100), 제2 트렌치(TR2)를 채우는 소자 분리막(ST), 제1 내지 제3 층간 절연막들(110, 120, 130)을 순차적으로 관통할 수 있다. 제1 더미 배선(DMR1)과 연결된 관통 비아(TVI)는 패드 배선(PAD)과 수직적으로 중첩될 수 있다. 제2 더미 배선(DMR2)과 연결된 관통 비아(TVI)는 패드 배선(PAD)과 수평적으로 오프셋될 수 있다. 제2 더미 배선(DMR2)과 연결된 관통 비아(TVI)는 전기적으로 플로팅될 수 있다. 패드 배선(PAD)을 통해 제1 더미 배선(DMR1)으로 접지 전압이 인가됨으로써, 셀 영역(CR)에서의 전압 변화에 대한 민감성을 저하시킬 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
관통 비아(TVI)의 폭은 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)으로 갈수록 감소할 수 있다. 관통 비아(TVI)의 하부의 제1 폭(W1)은, 그의 상부의 제2 폭(W2)보다 클 수 있다. 예를 들어, 제1 폭(W1)은 제2 폭(W2)의 1.2배 내지 2배일 수 있다. 관통 비아(TVI)의 측벽은 경사질 수 있다. 예를 들어, 관통 비아(TVI)의 측벽과 기판(100)의 바닥면 사이의 각도(θ1)는 85° 내지 89.5°일 수 있다.
본 발명의 실시예들에 따르면, 더미 영역(DR) 상에 관통 비아(TVI)가 제공됨으로써 셀 영역(CR)과의 밀도 차이를 줄일 수 있다. 이에 따라, 제조 공정 시 반도체 소자의 균일성이 향상될 수 있다. 또한, 패드 배선(PAD)이 제공됨으로써 관통 비아(TVI)를 통해 더미 배선(DMR)에 접지 전압이 인가될 수 있다. 이에 따라, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 E-E'선에 따른 단면도들이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 1 및 도 3을 참조하면, 제1 방향(D1)으로 서로 이격된, 제1 더미 배선(DMR1)에 접속하는 관통 비아(TVI)와 제2 더미 배선(DMR2)에 접속하는 관통 비아(TVI)는 서로 전기적으로 연결될 수 있다. 제1 하부 배선(LM1)은 제1 방향(D1)으로 연장될 수 있다. 제1 하부 배선(LM1)을 통해 제1 더미 배선(DMR1)에 접속하는 관통 비아(TVI)와 제2 더미 배선(DMR2)에 접속하는 관통 비아(TVI)가 서로 전기적으로 연결될 수 있다. 제2 더미 배선(DMR2)에 접속하는 관통 비아(TVI)는 패드 배선(PAD)과 수직적으로 중첩되지 않을 수 있다.
도 1 및 도 4를 참조하면, 제2 금속 층(M2)은 제2 비아들(VI2)을 포함할 수 있다. 제2 비아들(VI2)은 제2 상부 배선(UM2)과 제1 더미 배선(DMR1) 사이, 및 제2 상부 배선(UM2)과 제2 더미 배선(DMR) 사이에 각각 개재되어 이들을 서로 전기적으로 연결할 수 있다. 제1 방향(D1)으로 서로 이격된, 제1 더미 배선(DMR1)에 접속하는 관통 비아(TVI)와 제2 더미 배선(DMR2)에 접속하는 관통 비아(TVI)는 서로 전기적으로 연결될 수 있다. 즉, 제2 금속 층(M2)을 통해 제1 더미 배선(DMR1)에 접속하는 관통 비아(TVI)와 제2 더미 배선(DMR2)에 접속하는 관통 비아(TVI)가 서로 전기적으로 연결될 수 있다. 제2 더미 배선(DMR2)에 접속하는 관통 비아(TVI)는 패드 배선(PAD)과 수직적으로 중첩되지 않을 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 6은 도 5의 A-A'선에 따른 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 5 및 도 6을 참조하면, 제1 금속 층(M1)은 제1 상부 배선(UM1) 및 더미 배선(DMR)을 포함할 수 있다. 일 예로, 제1 상부 배선(UM1) 및 더미 배선(DMR)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 제2 금속 층(M2)의 제2 상부 배선들(UM2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
제1 방향(D1)으로 서로 인접하는 관통 비아들(TVI)은 더미 배선(DMR)과 전기적으로 연결될 수 있다. 다시 말하면, 제1 방향(D1)으로 서로 인접하는 관통 비아들(TVI)은 더미 배선(DMR)을 통해 서로 전기적으로 연결될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 E-E'선에 따른 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 1 및 도 7을 참조하면, 제1 더미 배선(DMR1)에 연결된 관통 비아(TVI)의 일부는 제1 하부 배선(LM1)과 수평적으로 오프셋될 수 있다. 다시 말하면, 제1 더미 배선(DMR1)에 연결된 관통 비아(TVI)의 바닥면(TVIb)은 제5 층간 절연막(150)과 접촉할 수 있다. 제1 더미 배선(DMR1)에 연결된 관통 비아(TVI)의 일부는 제1 하부 배선(LM1)과 수직적으로 중첩되지 않을 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 9는 도 8의 A-A'선에 따른 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 8 및 도 9를 참조하면, 더미 영역(DR)은 적어도 하나의 제1 더미 활성 영역(PRd) 및 제2 더미 활성 영역(NRd)을 포함할 수 있다. 제1 더미 활성 영역(PRd)은, 앞서 설명한 제1 활성 영역(PR)과 동일한 기판(100) 상 구조를 포함하지만, 논리 회로를 구성하지 않을 수 있다. 제2 더미 활성 영역(NRd)은, 앞서 설명한 제2 활성 영역(NR)과 동일한 기판(100) 상 구조를 포함하지만, 논리 회로를 구성하지 않을 수 있다.
제1 및 제2 더미 활성 영역들(PRd, NRd) 상에 더미 전극들(GEd)이 제공될 수 있다. 더미 전극들(GEd)은 제2 방향(D2)을 따라 배열될 수 있다. 더미 전극들(GEd)은 앞서 게이트 전극들(GE) 간의 제1 피치와 실질적으로 동일한 피치로 배열될 수 있다. 더미 전극(GEd)은 앞서 설명한 게이트 전극(GE)과 동일한 구조를 포함하지만, 논리 회로를 구성하지 않을 수 있다.
제1 및 제2 더미 활성 영역들(PRd, NRd) 상에는 활성 콘택(AC) 및 게이트 콘택(GC)이 제공되지 않을 수 있다. 다시 말하면, 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 셀 영역(CR)과 실질적으로 동일한 구조를 포함하되, 게이트 전극(GE), 활성 콘택(AC), 게이트 콘택(GC) 등의 구성요소를 포함하지 않을 수 있다.
제1 더미 배선(DMR1)은 서로 인접하는 제1 더미 활성 영역들(PRd) 사이에 배치될 수 있다. 제2 더미 배선(DMR2)은 서로 인접하는 제2 더미 활성 영역들(NRd) 사이에 배치될 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 더미 영역(DR) 상의 제1 금속 층(M1)은, 제1 상부 배선들(UM1), 제1 더미 배선(DMR1), 및 제2 더미 배선(DMR2)을 포함할 수 있다.
일 예로, 제1 상부 배선들(UM1), 제1 더미 배선(DMR1) 및 제2 더미 배선(DMR2) 각각은 더미 영역(DR)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 더미 배선(DMR1)에 접지 전압이 인가될 수 있고, 제2 더미 배선(DMR2)은 전기적으로 플로팅(floating)될 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 제2 상부 배선들(UM2)을 포함할 수 있다. 일 예로, 제2 금속 층(M2)의 제2 상부 배선들(UM2) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 제2 상부 배선들(UM2)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다.
기판(100)의 바닥면 상에 파워 전송 네트워크(power delivery network, PDN)가 제공될 수 있다. 파워 전송 네트워크(PDN)는, 기판(100)의 바닥면 상에 순차적으로 적층된 제5 층간 절연막(150), 제6 층간 절연막(160) 및 제7 층간 절연막(170)을 포함할 수 있다.
파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)까지 연장되는 관통 비아들(TVI)이 제공될 수 있다. 관통 비아(TVI)는 수직한 방향, 즉 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 관통 비아(TVI)의 바닥면은 제1 하부 배선(LM1)과 연결될 수 있다. 관통 비아(TVI)의 상면은 제1 금속 층(M1)의 제1 더미 배선(DMR1) 또는 제2 더미 배선(DMR2)과 연결될 수 있다. 도시되지는 않았지만, 관통 비아(TVI)와 제1 하부 배선(LM1) 사이에 비아(또는 콘택)가 개재될 수 있다. 관통 비아들(TVI)은 각각 서로 인접하는 제1 더미 활성 영역들(PRd) 사이 및 서로 인접하는 제2 더미 활성 영역들(NRd) 사이에 배치될 수 있다.
관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)의 제1 하부 배선(LM1)과 제1 금속 층(M1)의 더미 배선들(DMR1, DMR2)이 서로 전기적으로 연결될 수 있다. 패드 배선(PAD)은 제1 및 제2 하부 배선들(LM1, LM2)을 통해 관통 비아(TVI)와 전기적으로 연결될 수 있다. 다시 말하면, 관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)로부터 제1 금속 층(M1)의 더미 배선들(DMR1, DMR2)로 전압이 인가될 수 있다. 예를 들어, 외부 연결 부재(CTM)로부터 파워 전송 네트워크(PDN) 및 관통 비아(TVI)를 통해 제1 더미 배선(DMR1)으로 접지 전압이 인가될 수 있다.
관통 비아(TVI)는 기판(100), 제2 트렌치(TR2)를 채우는 소자 분리막(ST), 제1 내지 제3 층간 절연막들(110, 120, 130)을 순차적으로 관통할 수 있다. 제1 더미 배선(DMR1)과 연결된 관통 비아(TVI)는 패드 배선(PAD)과 수직적으로 중첩될 수 있다. 제2 더미 배선(DMR2)과 연결된 관통 비아(TVI)는 패드 배선(PAD)과 수평적으로 오프셋될 수 있다. 제2 더미 배선(DMR2)과 연결된 관통 비아(TVI)는 전기적으로 플로팅될 수 있다.
도 9에 도시된 것과 같이, 더미 영역(DR) 상의 파워 전송 네트워크(PDN), 관통 비아(TVI), 제1 및 제2 금속층들(M1, M2)은 도 2e를 참조하여 설명한 구조와 실질적으로 동일할 수 있다. 도시되지는 않았지만, 더미 영역(DR) 상의 파워 전송 네트워크(PDN), 관통 비아(TVI), 제1 및 제2 금속층들(M1, M2)은 도 3, 도 4, 도 6, 도 7을 참조하여 설명한 구조와 실질적으로 동일할 수 있다.
도 10a 내지 도 10d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 C-C'선에 따른 단면도들이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 10a를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
도 10b를 참조하면, 기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 제1 활성 패턴들(AP1)의 상부들을 식각하여, 제1 리세스들을 형성할 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다.
제1 활성 패턴(AP1)의 제1 리세스의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 구체적으로, 제2 활성 패턴들(AP2)의 상부들을 식각하여, 제2 리세스들을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 1, 도 2a, 및 도 2b를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE) 아래에 게이트 유전 패턴들(GI)이 형성될 수 있다. 게이트 전극들(GE) 각각의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 각각 형성될 수 있다.
도 10c를 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하는 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)은 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 상에 형성될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130) 및 제4 층간 절연막(140)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있고, 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 상부 배선들(UM1), 제1 파워 배선(POR1), 및 제2 파워 배선(POR2)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 상부 배선들(UM2)이 형성될 수 있다.
도 10d를 참조하면, 기판(100)을 플립하여, 기판(100)의 바닥면(100b)이 노출되도록 할 수 있다. 다시 말하면, 기판(100)의 바닥면(100b)이 위를 향하도록 기판(100)이 플립될 수 있다.
기판(100) 상에 습식 식각 공정을 수행하여, 기판(100)을 식각할 수 있다. 구체적으로 상기 식각 공정은, 기판(100), 소자 분리막(ST), 제1 내지 제3 층간 절연막들(110, 120, 130)을 순차적으로 식각하여 관통 홀들을 형성할 수 있다.
기판(100)의 바닥면(100b)으로부터 제1 금속 층(M1)을 향해 연장되는 관통 비아들(TVI)이 형성될 수 있다. 구체적으로, 관통 비아들(TVI)을 형성하는 것은, 기판(100)의 바닥면(100b) 상에 식각 공정을 수행하여, 제1 및 제2 파워 배선들(POR1, POR2)을 노출하는 관통 홀들을 형성하는 것, 상기 관통 홀들 내에 관통 비아들(TVI)을 각각 형성하는 것을 포함할 수 있다.
도 2c를 다시 참조하면, 기판(100)의 바닥면 상에 제5 내지 제7 층간 절연막(150, 160, 170)이 형성될 수 있다. 제5 층간 절연막(150) 내에 제1 하부 배선들(LM1)이 형성될 수 있고, 제6 층간 절연막(160) 내에 제2 하부 배선들(LM2)이 형성될 수 있다. 제7 층간 절연막(170) 내에 패드 배선(PAD)이 형성될 수 있다. 제1 및 제2 하부 배선들(LM1, LM2) 및 패드 배선(PAD)은 파워 전송 네트워크(PDN)를 구성할 수 있다. 파워 전송 네트워크(PDN)은 관통 비아들(TVI)을 통해 제1 및 제2 파워 배선들(POR1, POR2)에 전원 전압 및 접지 전압을 인가할 수 있다. 패드 배선(PAD)의 바닥면 상에 외부 연결 부재(CTM)를 형성할 수 있다.
도 11a 내지 도 11d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 1 및 도 11a 내지 도 11d를 참조하면, 기판(100) 상에 제1 활성 영역(PR) 및 제2 활성 영역(N)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 제공될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 11d 참조). 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100) 상의 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제고될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다.
기판(100)의 바닥면 상에 파워 전송 네트워크(power delivery network, PDN)가 제공될 수 있다. 파워 전송 네트워크(PDN)는, 기판(100)의 바닥면 상에 순차적으로 적층된 제5 층간 절연막(150), 제6 층간 절연막(160) 및 제7 층간 절연막(170)을 포함할 수 있다. 제5 층간 절연막(150) 내에 제1 하부 배선들(LM1)이 제공될 수 있다. 제6 층간 절연막(160) 내에 제2 하부 배선들(LM2)이 제공될 수 있다. 제7 층간 절연막(170) 내에 패드 배선(PAD)이 제공될 수 있다. 패드 배선(PAD)의 바닥면 상에 외부 연결 부재(CTM)이 제공될 수 있다.
파워 전송 네트워크(PDN)으로부터 제1 금속 층(M1)을 향해 연장되는 관통 비아들(TVI)이 형성될 수 있다. 관통 비아들(TVI)은 각각 서로 인접하는 제1 활성 영역들(PR) 사이 및 서로 인접하는 제2 활성 영역들(NR) 사이에 제공될 수 있다.
제1 금속 층(M1), 제2 금속 층(M2), 파워 전송 네트워크(PDN) 및 관통 비아(TVI)는 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하고 차이점에 대해 상세히 설명한다.
도 12를 참조하면, 본 실시예에 따른 반도체 소자는 수직형 트랜지스터들(Vertical FET) 및 상기 수직형 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
구체적으로, 기판(100)은 제1 활성 영역(미도시) 및 제2 활성 영역(NR)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 활성 영역들이 정의될 수 있다. 제2 활성 영역(NR) 상에 하부 에피 패턴(SOP)이 제공될 수 있다. 평면적 관점에서, 하부 에피 패턴(SOP)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴일 수 있다. 하부 에피 패턴(SOP)은 기판(100)의 상부 내에 제공될 수 있다.
제2 활성 영역(NR) 상에 활성 패턴(AP)이 제공될 수 있다. 활성 패턴(AP)은 수직하게 돌출된 핀(Fin) 형태를 가질 수 있다. 평면적 관점에서, 활성 패턴(AP)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 활성 패턴(AP)은 하부 에피 패턴(SOP)으로부터 수직하게 돌출된 채널 패턴(CHP) 및 채널 패턴(CHP) 상의 상부 에피 패턴(DOP)을 포함할 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공되어 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 하부 에피 패턴(SOP)의 상면을 덮을 수 있다. 활성 패턴(AP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
소자 분리막(ST) 상에 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 활성 패턴(AP)의 채널 패턴(CHP)을 감쌀 수 있다. 게이트 전극(GE)과 채널 패턴(CHP) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)의 바닥면과 게이트 전극(GE)의 내측벽을 덮을 수 있다. 예를 들어, 게이트 유전 패턴(GI)은 활성 패턴(AP)의 측벽을 직접 덮을 수 있다.
상부 에피 패턴(DOP)은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 게이트 전극(GE)의 상면은, 상부 에피 패턴(DOP)의 바닥면보다 낮을 수 있다. 다시 말하면, 활성 패턴(AP)은, 기판(100)으로부터 수직하게 돌출되어 게이트 전극(GE)을 관통하는 구조를 가질 수 있다.
본 실시예에 따른 반도체 소자는, 캐리어들이 제3 방향(D3)으로 이동하는 수직형 트랜지스터들을 포함할 수 있다. 예를 들어, 게이트 전극(GE)에 전압이 인가되어 트랜지스터가 “온(on)”될 경우, 하부 에피 패턴(SOP)으로부터 채널 패턴(CHP)을 통해 상부 에피 패턴(DOP)으로 캐리어들이 이동할 수 있다. 본 실시예에 따른 게이트 전극(GE)은 채널 패턴(CHP)의 측벽을 완전히 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 올 어라운드(gate all around) 구조를 갖는 3차원 전계 효과 트랜지스터(예를 들어, VFET)일 수 있다. 게이트가 채널을 완전히 둘러싸기 때문에, 본 발명에 따른 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
소자 분리막(ST) 상에, 게이트 전극(GE) 및 활성 패턴(AP)을 덮는 스페이서(SPC)가 제공될 수 있다. 스페이서(SPC)는 실리콘 질화막 또는 실리콘 산화질화막을 함유할 수 있다. 스페이서(SPC)는 하부 스페이서(LS), 상부 스페이서(US) 및 하부 및 상부 스페이서들(LS, US) 사이의 게이트 스페이서(GS)를 포함할 수 있다.
하부 스페이서(LS)는 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 하부 스페이서(LS)에 의해 게이트 전극들(GE)이 소자 분리막(ST)으로부터 제3 방향(D3)으로 이격될 수 있다. 게이트 스페이서(GS)는 게이트 전극들(GE) 각각의 상면 및 외측벽을 덮을 수 있다. 상부 스페이서(US)는 상부 에피 패턴(DOP)을 덮을 수 있다. 단, 상부 스페이서(US)는 상부 에피 패턴(DOP)의 상면을 덮지 못하고 상기 상면을 노출할 수 있다.
스페이서(SPC) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)의 상면은 상부 에피 패턴(DOP)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 내지 제4 층간 절연막(120, 130, 140)이 순차적으로 적층될 수 있다. 제2 층간 절연막(120)은 상부 에피 패턴(DOP)의 상면들을 덮을 수 있다.
제2 층간 절연막(120)을 관통하여 상부 에피 패턴(DOP)에 접속하는 적어도 하나의 제1 활성 콘택(AC1)이 제공될 수 있다. 제2 층간 절연막(120), 제1 층간 절연막(110), 하부 스페이서(LS) 및 소자 분리막(ST)을 순차적으로 관통하여, 하부 에피 패턴(SOP)에 접속하는 적어도 하나의 제2 활성 콘택(AC2)이 제공될 수 있다. 제2 층간 절연막(120), 제1 층간 절연막(110), 및 게이트 스페이서(GS)를 순차적으로 관통하여, 게이트 전극(GE)에 접속하는 게이트 콘택(GC)이 제공될 수 있다. 제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택(GC)의 상면들은, 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다.
기판(100)의 바닥면 상에 파워 전송 네트워크(PDN)가 제공될 수 있다. 관통 비아(TVI)를 통해 파워 전송 네트워크(PDN)와 제1 금속 층(M1)의 파워 배선(POR)이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1), 제2 금속 층(M2), 파워 전송 네트워크(PDN) 및 관통 비아(TVI)는 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 유전 패턴은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8at%(atomic %)이 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 유전 패턴은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 유전 패턴은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 유전 패턴은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 영역 및 더미 영역을 포함하는 기판;
    상기 기판 상에 제공되는 제1 금속 층, 상기 제1 금속 층은 상기 더미 영역 상에 배치되는 더미 배선을 포함하고;
    상기 기판의 바닥면 상에 제공되는 파워 전송 네트워크; 및
    상기 기판을 관통하여 상기 파워 전송 네트워크로부터 상기 더미 배선까지 연장되는 제1 관통 비아를 포함하되,
    상기 제1 관통 비아는 상기 더미 배선과 전기적으로 연결되고,
    상기 파워 전송 네트워크는:
    하부 배선들; 및
    상기 하부 배선들 아래에 제공된 패드 배선을 포함하며,
    상기 패드 배선은 상기 하부 배선들을 통해 상기 제1 관통 비아와 전기적으로 연결되는 반도체 소자.
  2. 제1항에 있어서,
    상기 패드 배선 상의 외부 연결 부재를 더 포함하되,
    상기 외부 연결 부재로부터 상기 제1 관통 비아를 통해 상기 더미 배선으로 접지 전압이 인가되는 반도체 소자.
  3. 제1항에 있어서,
    상기 파워 전송 네트워크는 상기 기판 아래의 층간 절연막을 더 포함하되,
    상기 하부 배선들 및 상기 패드 배선은 상기 층간 절연막 내에 배치되고,
    상기 제1 관통 비아의 바닥면의 적어도 일부는 상기 층간 절연막과 접촉하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 관통 비아와 제1 방향으로 서로 이격되고, 상기 기판을 관통하여 상기 파워 전송 네트워크로부터 상기 제1 금속 층으로 연장되는 제2 관통 비아를 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 관통 비아는 전기적으로 플로팅된 반도체 소자.
  6. 제4항에 있어서,
    상기 제1 및 제2 관통 비아들은 상기 더미 배선을 통해 서로 전기적으로 연결되는 반도체 소자.
  7. 제4항에 있어서,
    상기 하부 배선들은:
    상기 기판 아래의 제1 하부 배선; 및
    상기 제1 하부 배선 아래의 제2 하부 배선을 포함하며,
    상기 제1 및 제2 관통 비아들은 상기 제1 하부 배선을 통해 서로 전기적으로 연결되는 반도체 소자.
  8. 제4항에 있어서,
    상기 제1 금속 층 상의 제2 금속 층을 더 포함하되,
    상기 제1 및 제2 관통 비아들은 상기 제2 금속 층을 통해 서로 전기적으로 연결되는 반도체 소자.
  9. 제1항에 있어서,
    상기 더미 영역은:
    서로 이격된 제1 더미 활성 영역 및 제2 더미 활성 영역; 및
    상기 제1 및 제2 더미 활성 영역들 사이의 트렌치를 채우는 소자 분리막을 포함하되,
    상기 제1 관통 비아는 상기 소자 분리막을 관통하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 금속 층은 상기 셀 영역 상에 배치되는 파워 배선을 더 포함하고,
    상기 셀 영역은:
    서로 이격된 제1 활성 영역 및 제2 활성 영역; 및
    상기 제1 및 제2 활성 영역들 사이에 제공되는 제2 관통 비아를 포함하되,
    상기 제2 관통 비아는 상기 기판을 관통하여 상기 파워 전송 네트워크와 상기 파워 배선을 서로 전기적으로 연결하는 반도체 소자.

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