JP2015076430A - 半導体装置 - Google Patents

Abstract

【課題】積層型の半導体装置において、サイズを抑制しつつ、電源強化用の貫通電極を設置する。【解決手段】半導体装置は、複数の半導体チップを積層することにより形成される。半導体チップは、第１の貫通電極により互いに接続される。半導体チップには評価パッド領域１０６が形成され、評価パッド領域には、評価パッド110に加えて電源強化用の第２の貫通電極も形成される。複数の半導体チップは、更に、第２の貫通電極によっても互いに接続される。【選択図】図９

Description

本発明は、複数の半導体チップを貫通電極によって電気的に接続することにより構成される積層型の半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数の半導体チップ（メモリチップ）を積層し、シリコン基板に設けられた貫通電極を介してこれらを電気的に接続する方法が提案されている（特許文献１参照）。

特開２０１３−１３１２８３号公報

一般的な積層型の半導体装置においては、最下層の半導体チップを外部電源に接続し、貫通電極を介して上層の半導体チップにも電源電圧を供給する。しかし、半導体チップの積層枚数が多くなると貫通電極の内部抵抗（寄生抵抗）による電圧降下が特に上層の半導体チップにおいて無視できなくなる。

貫通電極の本数を増やすことにより、いいかえれば、貫通電極の並列回路化により内部抵抗の影響を緩和することはできる。その代わり、各種信号線を貫通電極を避けるようにレイアウトする必要があるため、貫通電極が増えると配線レイアウトが複雑化し、ひいては半導体チップのサイズが大きくなってしまうという別の問題を生じる。

本発明に係る半導体装置は、第１の貫通電極により互いに接続される複数の半導体チップを備える。複数の半導体チップそれぞれには、評価パッド領域が形成され、評価パッド領域には、評価パッドに加えて第２の貫通電極も形成される。複数の半導体チップは、更に、第２の貫通電極によっても互いに接続される。

本発明に係る別の半導体装置は、貫通電極により互いに接続される複数の半導体チップを備える。複数の半導体チップそれぞれには、評価パッド領域が形成され、評価パッド領域と半導体チップの内部配線の間には評価パッド領域と半導体チップの導通を制御するためのトランジスタが形成される。

本発明によれば、積層型の半導体装置において、半導体チップのサイズを抑制しつつ電源品質を改善できる。

半導体チップの平面図である。 半導体装置の貫通電極周辺部についての断面図である。 貫通電極の内部抵抗を模式的に示す図である。 電源強化用の貫通電極を追加したときの内部抵抗を模式的に示す図である。 半導体チップの空き領域に第２貫通電極部を形成した場合の半導体装置の断面図である。 図５における第２貫通電極部付近の平面図である。 図６のＡ−Ａ線に沿った断面図である。 第１実施形態における評価パッド領域の拡大平面図である。 図８のＢ−Ｂ線に沿った断面図である。 図９に示した第２貫通電極部付近の平面図である。 サポート領域を設けた場合の一般的な半導体チップの平面図である。 第２実施形態において評価パッド領域の一部にサポート部材の機能を持たせた場合の半導体チップの平面図である。 第３実施形態における半導体チップの平面図である。 第４実施形態における評価パッドと第１貫通電極部の関係を示す模式図である。 第４実施形態における評価パッド周辺の平面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

［第１実施形態］
図１は、半導体チップ１００の平面図である。半導体チップ１００は、いわゆるワイドＩＯ型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、互いに独立して動作可能な４つのチャネルを備えている。そして、複数の半導体チップ１００が積層されて、積層型の半導体装置２００が形成される（図２参照）。

１つの半導体チップ１００は、４つのメモリセル領域１０２ａ〜１０２ｄとそれぞれに対応する４つのＴＳＶ領域１０４ａ〜１０４ｄを含む。メモリセル領域１０２は、独立して動作可能なチャネルのメモリセルが形成される領域であり、ＴＳＶ領域１０４には複数の貫通電極ＴＳＶ（Through Silicon ViaまたはThrough Substrate Via）が形成される。貫通電極により複数の半導体チップ１００は電気的に接続される。貫通電極には信号線となるものもあれば電源線となるものもある。以下においては、電源線となる貫通電極を対象として説明する。

更に、半導体チップ１００の中央部にはＸ方向に沿って複数の評価パッド領域１０６が列（以下、「評価パッド列１０８」とよぶ）を形成している。評価パッド領域１０６は評価パッド１１０（図８参照）が形成される領域であり、評価パッド１１０は半導体チップ１００をウェハー状態で動作テストするときにテスターのプローブを接触させるための電極である。なお、半導体装置２００の積層時の構造的な強度を確保するためにダミーの貫通電極などからなるサポート部材１５０を設けることもあるが、これについては後述する（図１１参照）。

図２は、半導体装置２００の貫通電極周辺部の断面図である。図２に示す半導体装置２００においては、４つの半導体チップ１００−１〜１００−４が積層されている。各半導体チップ１００の中央部に形成される貫通電極ＴＳＶは上下で接続される。最下層の半導体チップ１００−１には外部端子１１２が接続されており、外部端子１１２から貫通電極を介して各半導体チップ１００に電源電圧が供給される。また、各貫通電極ＴＳＶには電源線１１４が接続され、電源線１１４を介して半導体チップ１００の各内部回路に電源電圧が供給される。

図３は、貫通電極の内部抵抗を模式的に示す図である。各貫通電極は、微小な内部抵抗（寄生抵抗）を有する。このため、外部端子１１２に供給された電圧は、これらの内部抵抗により多少電圧降下する。特に、外部端子１１２から最も遠い半導体チップ１００−４では電圧降下が大きくなる。以下においては、半導体チップ１００−１〜１００−４の互いに接続されるＴＳＶをまとめて「貫通電極部１１６」とよび、１つの半導体チップ１００に形成される貫通電極と区別する。

図４は、電源強化用の貫通電極を追加したときの内部抵抗を模式的に示す図である。第１貫通電極部１１６は、外部端子１１２から供給された電源電圧を各半導体チップ１００に供給する。第１貫通電極部１１６のとなりには、電源強化用の第２貫通電極部１１８が形成される。第２貫通電極部１１８も、各半導体チップ１００に含まれる貫通電極により形成され、最下層の半導体チップ１００−１のダミー端子１２０と接続される。ダミー端子１２０は外部電源とは接続されない。以下、メインの第１貫通電極部１１６に含まれる貫通電極のことを「第１貫通電極」、電源強化用の第２貫通電極部１１８に含まれる貫通電極のことを「第２貫通電極」とよぶ。

図４に示すように、第１貫通電極と第２貫通電極は各半導体チップ１００において電源線１１４により接続されている。このため、外部端子１１２に電源電圧が供給されると、電源電圧は第１貫通電極部１１６と第２貫通電極部１１８の２経路、いいかえれば、並列回路を介して各半導体チップ１００に供給される。第２貫通電極部１１８も内部抵抗を有するが、電圧供給経路が２経路となるため電圧降下の大きさは半減する。このように、第１貫通電極部１１６に加えて第２貫通電極部１１８を設けることにより、貫通電極の内部抵抗による影響を緩和できる。

図５は、半導体チップ１００の空き領域に第２貫通電極部１１８を形成した場合の半導体装置２００の断面図である。図５では、半導体チップ１００の一部に第２貫通電極部１１８を形成するための領域を確保している。第１貫通電極部１１６は、第２貫通電極部１１８と電源線１１４により接続される。

図６は、図５における第２貫通電極部１１８付近の平面図である。図７は、図６のＡ−Ａ線に沿った断面図である。図７に示すように、貫通電極はシリコン基板１２２と配線層１２４を貫く。貫通電極のシリコン基板１２２側における裏面端部１３２は裏面バンプ１２８で覆われ、配線層１２４の表面側における表面端部１３０は表面バンプ１２６により覆われる。裏面バンプ１２８は、下層の半導体チップ１００の表面バンプ１２６と接する電極である。表面バンプ１２６は、上層の半導体チップ１００の裏面バンプ１２８と接する電極である。図６，図７に示す貫通電極は第２貫通電極、すなわち、電源強化用の貫通電極である。

配線層１２４は、第１配線層１３４、第２配線層１３６、第３配線層１３８および第４配線層１４０を含む。第１配線層１３４と第２配線層１３６はビア導体ＶＩＡ１により接続され、第２配線層１３６と第３配線層１３８はビア導体２により接続され、第３配線層１３８と第４配線層１４０はビア導体３により接続される。これらの配線層やビア導体は酸化膜により覆われている。貫通電極（ＴＳＶ）に供給される電源電圧は、配線層やビア導体を介して配線層１２４内部に形成される各種回路に供給される。

図６，図７に示すように、第２貫通電極は半導体チップ１００の配線層１２４とシリコン基板１２２を貫くため、第２貫通電極のまわりには電源線以外の配線（信号線）やトランジスタなどの回路要素をレイアウトできない。したがって、信号線は第２貫通電極を避けてレイアウトしなければならない。第１貫通電極における内部抵抗の影響を緩和するために第２貫通電極を多く設けるほど、信号線等を配置不可能な領域が大きくなり、結果として半導体チップ１００の平面サイズが増加してしまう。また、第２貫通電極が多くなると信号線のレイアウトが複雑化し、信号品質の劣化を招く可能性もある。

図８は、本実施形態における評価パッド領域１０６の拡大平面図である。図９は、図８のＢ−Ｂ線に沿った断面図である。本実施形態における評価パッド領域１０６は、矩形形状の領域であり、貫通電極形成領域１４４およびパッド形成領域１４６の２つの領域を含む。パッド形成領域１４６には評価パッド１１０が形成され、貫通電極形成領域１４４には第２貫通電極が形成される。より具体的には、評価パッド領域１０６のうちの一角に正方形形状の貫通電極形成領域１４４を確保し、残りのＬ字型領域をパッド形成領域１４６とする。テスト時にプローブが接触可能な面積をなるべく大きく確保するため、評価パッド１１０もパッド形成領域１４６の形状にあわせてＬ字型形状とすることが望ましい。ただし、評価パッド１１０がＬ字型形状である必要はなく、テスト時にプローブを接触できる程度の大きさがあればその形状は任意である。同様の理由から、貫通電極形成領域１４４は評価パッド領域１０６の一角に形成される必要はない。たとえば、評価パッド領域１０６の右半分を貫通電極形成領域１４４、左半分をパッド形成領域１４６としてもよい。

上述のように、評価パッド１１０は半導体チップ１００をウェハー状態で動作テストするときにテスターのプローブを接触させるための電極である。このため、テストが終了して出荷されたあとは評価パッド１１０は使用されない。本発明者は、通常動作時にはもはや使用されることのない評価パッド領域１０６の一部に第２貫通電極を形成することにより、半導体チップ１００の限られたスペースを有効活用できることに想到した。

もともと、評価パッド領域１０６はテスト目的で確保される特殊な領域であり、通常、この領域にはテスト用の配線しか形成されない。したがって、このような評価パッド領域１０６の一部に第２貫通電極を形成したとしても、設計変更などによって配線レイアウトの変更が生じることはない。いわば、通常動作時においてはデッド・スペースとなっている評価パッド領域１０６の一部を活用することにより、半導体チップ１００の平面サイズを増加させることなく、第２貫通電極を用意できる。図２等に示した電源線１１４は、第１配線層１３４を利用してもよい。

なお、すべての評価パッド領域１０６に第２貫通電極を形成する必要はないし、評価パッド領域１０６だけでなくそれ以外の領域に第２貫通電極を形成することを禁じるものではない。

図１０は、図９に示した第２貫通電極部１１８付近の平面図である。図９にも示したように、第２貫通電極部１１８の表面バンプ１２６は、第１配線層１３４と接続され、ビア導体１を介して更に第２配線層１３６と接続される。また、図７と同様、第２配線層１３６はビア導体２を介して第３配線層１３８と接続される。図１０には示していないが、図７と同様、第３配線層１３８はビア導体３を介して第４配線層１４０とも接続される。図１０に示すように、Ｘ軸方向に評価パッド領域１０６を並べるとき、Ｘ軸方向の辺が評価パッド領域１０６の短辺、Ｙ軸方向の辺が長辺となる。また、第２貫通電極部１１８は、内部回路に近い側（Ｙ軸正方向）に設定される。また、第２貫通電極部１１８は、Ｘ軸方向に沿って見ると、評価パッド領域１０６ごとに互い違いとなるように配置される。たとえば、図１０に示す評価パッド領域１０６ａの第２貫通電極部１１８は図の左側（Ｘ軸負方向側）、評価パッド領域１０６ｂの第２貫通電極部１１８は図の右側（Ｘ軸正方向側）にある。このような配置により、Ｘ軸方向に沿って見たときにこれらの２つの隣り合う第２貫通電極部１１８の距離が確保し、配線レイアウトのためのスペースを確保しやすくなる。

［第２実施形態］
図１１は、サポート領域１４８を設けた場合の一般的な半導体チップ１００の平面図である。複数の半導体チップ１００を積層するとき、半導体チップ１００同士の接続強度を確保するため、半導体チップ１００の４辺にサポート領域１４８ａ〜１４８ｄを設けることがある。サポート領域１４８は、複数のサポート部材１５０を含む。サポート部材１５０は、貫通電極と同一構造であるが、外部端子１１２や電源線１１４などと接続する必要はない。このため、サポート部材１５０は厳密には「電極」である必要はないが、本明細書においては貫通電極の一種であるとして説明する。このようなサポート領域１４８ａ〜１４８ｂは、半導体チップ１００のサイズを大きくする要因になる。特に、第２貫通電極部１１８の端部の外側のサポート領域１４８ａ，１４８ｂを確保するためには半導体チップ１００をｘ方向に拡大する必要がある。

図１２は、本実施形態において評価パッド領域１０６の一部にサポート部材１５０の機能を持たせた場合の半導体チップ１００の平面図である。本実施形態においては、評価パッド列１０８を端部評価パッド列１５４ａ，１５４ｂと中央評価パッド列１５２の３つに分ける。評価パッド列１０８の列端部に位置する端部評価パッド列１５４ａ，１５４ｂに含まれる評価パッド領域１０６は、貫通電極形成領域１４４（第２貫通電極）とパッド形成領域１４６（評価パッド１１０）の双方を含む。中央評価パッド列１５２に含まれる評価パッド領域１０６には評価パッド１１０のみが形成されてもよいし、端部評価パッド列１５４と同様、第２貫通電極も形成されてもよい。

このような構成によれば、端部評価パッド列１５４ａ，１５４ｂに形成される第２貫通電極はサポート部材１５０としても機能する。このため、評価パッド列１０８の端部の外側にサポート領域１４８ａ，１４８ｂを設ける必要がなくなるため、図１１に比べると半導体チップ１００のｘ方向のサイズを縮小できる。

［第３実施形態］
図１３は、第３実施形態における半導体チップ１００の平面図である。図１３では、第１貫通電極部１１６と第２貫通電極部１１８が第１配線層１３４によってダイレクトに接続されている。中央評価パッド列１５２の評価パッド領域１０６に第２貫通電極を設ければ、ＴＳＶ領域１０４に含まれる第１貫通電極とこのような接続が可能である。第１貫通電極と第２貫通電極が近い場合には、電源線１１４における電圧降下が小さくなるため、第１貫通電極部１１６の電圧降下を抑制する上でより好適である（図４も参照）。

［第４実施形態］
図１４は、第４実施形態における評価パッド１１０と第１貫通電極部１１６の関係を示す模式図であり、図１５はその平面図である。上述のように評価パッド１１０は、テスト時のみ必要であり、通常動作時には不要である。この評価パッド１１０には寄生容量が存在するため、通常動作時においてこの寄生容量が信号品質を悪化させる可能性がある。この対策のため、第４実施形態においては、評価パッド１１０と第１貫通電極部１１６をトランジスタＴｒを介して接続している。トランジスタＴｒは、拡散層１５８（ソースとドレイン）およびゲート１５６を含み、ゲート１５６には第２配線層１３６から制御信号ＣＴＲＬが供給される。制御信号ＣＴＲＬは、テスト時には活性レベル、通常動作時には不活性レベルとなる信号であり、たとえば、ＤＲＡＭのモードレジスタセット信号の一種として提供されてもよい。通常動作時においては、トランジスタＴｒが評価パッド領域１０６を内部回路から切り離すため、内部回路への評価パッド領域１０６の影響を排除できる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１００ 半導体チップ
１０２ メモリセル領域
１０４ ＴＳＶ領域
１０６ 評価パッド領域
１０８ 評価パッド列
１１０ 評価パッド
１１２ 外部端子
１１４ 電源線
１１６ 第１貫通電極部
１１８ 第２貫通電極部
１２０ ダミー端子
１２２ シリコン基板
１２４ 配線層
１２６ 表面バンプ
１２８ 裏面バンプ
１３０ 表面端部
１３２ 裏面端部
１３４ 第１配線層
１３６ 第２配線層
１３８ 第３配線層
１４０ 第４配線層
１４４ 貫通電極形成領域
１４６ パッド形成領域
１４８ サポート領域
１５０ サポート部材
１５２ 中央評価パッド列
１５４ 端部評価パッド列
１５６ ゲート
１５８ 拡散層
２００ 半導体装置

Claims (9)

1. 第１の貫通電極により互いに接続される複数の半導体チップを備え、
   前記複数の半導体チップそれぞれには、評価パッド領域が形成され、
   前記評価パッド領域には、評価パッドに加えて第２の貫通電極も形成されており、
   前記複数の半導体チップは、更に、前記第２の貫通電極によっても互いに接続されることを特徴とする半導体装置。
2. 前記第１の貫通電極は電源線であり、前記第２の貫通電極は前記第１の貫通電極と接続されることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体チップにおいては、複数の前記評価パッド領域が一列に並べて形成されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記複数の評価パッド領域のうちの一部においては前記評価パッドのみが形成され、残りの前記評価パッド領域においては前記評価パッドおよび前記第２の貫通電極の双方が形成されることを特徴とする請求項３に記載の半導体装置。
5. 前記評価パッド領域の列において、列端部に位置する前記評価パッド領域においては前記評価パッドと前記第２の貫通電極の双方が形成され、列中央部に位置する前記評価パッド領域においては前記評価パッドのみが形成されることを特徴とする請求項４に記載の半導体装置。
6. 前記複数の評価パッド領域の列の端部の外側には、強度補強用の貫通電極は形成されないことを特徴とする請求項３から５のいずれかに記載の半導体装置。
7. 前記半導体チップは、複数のメモリセル領域を含み、
   前記複数のメモリセル領域の間に前記評価パッド領域の列が形成されることを特徴とする請求項３から６のいずれかに記載の半導体装置。
8. 貫通電極により互いに接続される複数の半導体チップを備え、
   前記複数の半導体チップそれぞれには、評価パッド領域が形成され、
   前記評価パッド領域と前記半導体チップの内部配線の間には前記評価パッド領域と前記半導体チップの導通を制御するためのトランジスタが形成されることを特徴とする半導体装置。
9. 前記トランジスタには、前記半導体チップのテスト時にオン、通常動作時にはオフとする制御信号が供給されることを特徴とする請求項８に記載の半導体装置。

Images