KR101364410B1 - 칩 크랙 검출 구조를 갖는 반도체 디바이스 - Google Patents

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Abstract

본원에는, 반도체 기판, 반도체 기판을 각각 관통하는 제 1 관통 전극 및 복수의 제 2 관통 전극들, 기판의 일 면에 형성된 제 1 단자 및 복수의 제 2 단자들, 및 기판의 반대 면에 형성된 제 3 단자 및 복수의 제 4 단자들을 포함하는 디바이스가 개시된다. 제 1 단자 및 제 3 단자는 각각 제 1 관통 전극과 수직으로 정렬되고 제 1 관통 전극에 전기적으로 접속된다. 제 2 단자들 각각은 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고, 연관된 제 2 단자와 수직으로 정렬되지 않는 제 2 관통 단자들 중 다른 단자에 전기적으로 접속된다. 제 4 단자들 각각은 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고, 제 2 관통 전극들 중 연관된 전극에 전기적으로 접속된다. 제 1 단자에 전기적으로 접속된 제 1 단부 및 제 2 단자들 중 선택된 단자에 전기적으로 접속된 제 2 단부를 포함하는 도전성 라인이 또한 제공된다.

Description

칩 크랙 검출 구조를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE HAVING CHIP CRACK DETECTION STRUCTURE}
본 출원은 2011 년 5 월 18 일자로 출원된 일본 특허 출원 제 2011-111673 호에 기초하고 이의 우선권을 주장하며, 이 개시물은 그 전체가 본원에 참조로서 포함된다.
본 개시물은 반도체 칩의 크랙에 대한 검출 테스트 구조 (또는 칩 크랙 검출 구조) 를 갖는 반도체 디바이스에 관한 것이다.
반도체 디바이스의 제조에서, 커팅, 탑재 또는 가열 중의 스트레스 등은 때때로 반도체 칩에서의 크랙을 야기한다. 이러한 크랙을 검출하는 방법으로서, 예를 들어 일본 공개특허공보 평06-244254 (특허 문헌 1) 에 의해 개시된 구조를 이용하는 예가 있다. 이는, 반도체 칩의 주연부에 제공된 전기 도체의 저항을 측정함으로써 크랙의 존재를 검출한다.
US2009/057925A1 (특허 문헌 2) 에 대응하는 일본 공개특허공보 제 2009-54862A 호는 반도체 칩의 전체 주연부를 따라 크랙을 검출하기 위한 복수의 전극 패드들 및 와이어링을 제공하고, 복수의 전극 패드들 중에서 선택되고 와이어링의 양 단들에 접속되는 전극 패드들 간의 저항의 변화를 검출함으로써 반도체 칩 내에 크랙이 존재하는지 여부를 검출하는 기술을 개시한다.
상기 특허 문헌들은 그 전체가 본원에 참조로서 포함된다. 발명자는, 특허 문헌들 1 및 2 에 개시된 검출 방법들이 복수의 반도체 칩들이 적층되는 스택 타입의 반도체 디바이스에서 각각의 반도체 칩의 크랙의 검출을 고려하지 않음을 깨달았다. 특허 문헌 2 에 개시된 복수의 반도체 칩들이 적층되는 경우, 스택 타입의 반도체 디바이스에서 크랙을 검출하기 위한 패드들은 공동으로 접속된다. 따라서, 스택 타입의 반도체 디바이스의 임의의 반도체 칩에서 크랙이 발생되더라도, 이 크랙을 갖는 반도체 칩이 식별될 수 없는 문제점이 있다.
발명자는, 특허 문헌 1 에 개시된 구조가 스택 타입의 반도체 디바이스에 이용되는 경우, 도 12b 에 도시된 크랙 검출용 전기 도체 (70) 를 갖는 반도체 칩들이 적층되더라도, 도 12a 에 도시된 최외곽의 반도체 칩 (슬라이스 0) 에서는 크랙이 검출될 수도 있지만, 내부의 반도체 칩들에서는 크랙이 검출될 수 없음을 깨달았다.
본 개시물의 일 양태에서, 서로 반대되는 제 1 메인 면 및 제 2 메인 면을 포함하는 반도체 기판; 상기 반도체 기판을 관통하는 제 1 관통 전극; 상기 반도체 기판을 각각 관통하는 복수의 제 2 관통 전극들; 상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 1 단자; 상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 복수의 제 2 단자들; 상기 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 제 3 단자; 상기 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 복수의 제 4 단자들; 및 상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 도전성 라인을 포함하는 반도체 디바이스가 제공된다. 제 1 단자는 제 1 관통 전극과 수직으로 정렬되고 제 1 관통 전극에 전기적으로 접속된다. 복수의 제 2 단자들 각각은 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되지 않는 제 2 관통 전극들 중 다른 전극에 전기적으로 접속된다. 제 3 단자는 제 1 관통 전극과 수직으로 정렬되고 제 1 관통 전극에 전기적으로 접속된다. 복수의 제 4 단자들 각각은 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 제 2 관통 전극들 중 연관된 전극에 전기적으로 접속된다. 도전성 라인은 제 1 단자에 전기적으로 접속된 제 1 단부 및 제 2 단자들 중 하나에 전기적으로 접속된 제 2 단부를 포함한다.
본 개시물의 다른 양태는, 제 1 반도체 칩 및 제 1 반도체 칩과 적층된 제 2 반도체 칩을 포함하는 그러한 디바이스를 제공한다. 제 1 반도체 칩은, 서로 반대되는 제 1 메인 면 및 제 2 메인 면을 포함하는 제 1 반도체 기판, 제 1 반도체 기판을 관통하는 제 1 관통 전극, 제 1 반도체 기판을 각각 관통하는 복수의 제 2 관통 전극들, 제 1 반도체 기판의 제 1 메인 면의 일 측 상에 형성된 제 1 단자로서, 상기 제 1 관통 전극과 수직으로 정렬되고 이에 전기적으로 접속되는, 상기 제 1 단자, 제 1 반도체 기판의 제 1 메인 면의 일 측 상에 형성된 복수의 제 2 단자들로서, 상기 제 2 단자들 각각은 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되지 않는 제 2 관통 전극들 중 다른 전극에 전기적으로 접속되는, 상기 복수의 제 2 단자, 제 1 반도체 기판의 제 2 메인 면의 일 측 상에 형성된 제 3 단자로서, 제 1 관통 전극과 수직으로 정렬되고 이에 전기적으로 접속되는, 상기 제 3 단자, 제 1 반도체 기판의 제 2 메인 면의 일 측 상에 형성된 복수의 제 4 단자들로서, 상기 제 4 단자들 각각은 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 이에 전기적으로 접속되는, 상기 복수의 제 4 단자들, 및 제 1 반도체 기판의 제 1 메인 면의 일 측 상에 형성된 제 1 도전성 라인으로서, 제 1 단자에 전기적으로 접속된 제 1 단부 및 제 2 단자들 중 하나에 전기적으로 접속된 제 2 단부를 포함하는, 상기 제 1 도전성 라인을 포함한다. 한편, 제 1 반도체 칩과 적층되는 제 2 반도체 칩은, 서로 반대되는 제 3 메인 면 및 제 4 메인 면을 포함하는 제 2 반도체 기판, 제 2 반도체 기판의 제 3 메인 면의 일 측 상에 형성된 제 5 단자로서, 제 1 반도체 칩의 제 3 단자에 전기적으로 접속되는, 상기 제 5 단자, 제 2 반도체 기판의 제 3 메인 면의 일 측 상에 형성된 복수의 제 6 단자들로서, 상기 제 6 단자들 각각은 제 1 반도체 칩의 제 4 단자들 중 연관된 단자에 전기적으로 접속되는, 상기 복수의 제 6 단자들, 및 제 2 반도체 기판의 제 3 메인 면의 일 측 상에 형성된 제 2 도전성 라인으로서, 제 5 단자에 전기적으로 접속된 제 3 단부 및 제 6 단자들 중 하나에 전기적으로 접속된 제 4 단부를 포함하는, 상기 제 2 도전성 라인을 포함한다.
도 1 은 본 개시물의 실시예 1 의 크랙 테스트 구조를 갖는 반도체 칩들의 스택을 갖는 반도체 디바이스의 단면도 및 평면도이다.
도 2 는 본 개시물의 실시예 1 에 따른 반도체 디바이스의 회로의 블록도이다.
도 3 은 실시예 1 에 따른 스택 타입의 반도체 디바이스의 상세한 단면도들이다.
도 4 는 실시예 1 에 예시된 반도체 디바이스에서 각각의 층 상의 반도체 칩의 크랙을 체크하는 방법을 나타낸다.
도 5 는 본 개시물의 반도체 디바이스의 변형예를 나타낸다.
도 6 은 도 5 에 예시된 예의 추가의 변형예를 나타낸다.
도 7 은 본 개시물의 실시예 2 에 따른 반도체 디바이스의 단면도이다.
도 8 은 본 개시물의 실시예 2 에 따른 반도체 디바이스의 회로의 블록도이다.
도 9a 내지 도 9c 는 본 개시물의 실시예 3 을 나타내는 단면도들이다.
도 10 은 인쇄 기판 상에 실시예들의 각 디바이스를 탑재하는 예를 나타내는 단면도이다.
도 11 은 인쇄 기판 상에 실시예들의 각 디바이스를 탑재하는 다른 예를 나타내는 단면도이다.
도 12a 및 도 12b 는 원형 디바이스를 나타내는 단면도 및 평면도이다.
(실시예 1)
본 개시물은 예시적인 실시형태들을 참조하여 본원에 설명될 것이다. 당업자는, 많은 대안의 예시적인 실시형태들이 본 개시물의 교시를 이용하여 달성될 수 있고, 본 개시물이 설명의 목적으로 도시된 예시적인 실시형태들에 제한되지 않음을 인지할 것이다.
도 1 은 4 개의 반도체 칩들이 레이어들로 적층된 반도체 디바이스 (25) 의 단면도 및 평면도이고, 반도체 칩은 본 개시물의 실시예 1 에 따른 크랙 테스트 구조를 갖는다. 도 1b 는 도 1a 의 화살표 방향에서의 평면도이고, 도 1a 는 도 1b 의 A-A' 라인을 따른 단면도이다. 본 예에서, 첫 번째로, 메모리 디바이스 (반도체 칩들)(21-24) 의 칩 스택이 형성되고, 두 번째로 메모리 제어기 (미도시) 및 인터포저 (interposer) 상에 탑재되어 스택 타입의 반도체 디바이스를 제조한다. 본 개시물은 또한, 메모리 디바이스의 스택 뿐만 아니라 메모리 디바이스 외의 임의의 디바이스 (로직 엘리먼트 등) 를 포함하는 칩 스택에 적용될 수 있다.
도 2 는 도 1 에 도시하는 실시예 1 의 회로 블록도이다. 내부 회로 (15) 는 메모리 셀들을 갖는 메모리 셀 어레이 (11), 판독/기록 제어 회로 (12) 등을 포함한다. 판독/기록 제어 회로 (12) 는 메모리 셀 어레이 (11) 에 데이터를 기록하는 동작 및 메모리 셀 어레이 (11) 로부터의 데이터를 판독하는 동작을 제어하기 위한 회로이다. 내부 회로 (15) 에 포함된 각 회로는 복수의 신호 단자들 (20a, 20b, 20c 및 20d) 중 대응하는 단자에 접속된다. 신호 단자들 (20a, 20b, 20c 및 20d) 각각은, 반도체 (실리콘) 기판을 관통하는 관통 전극들로서 제공되는 실리콘 관통 비아 (through-silicon via; TSV) 들 중 대응하는 비아에 접속되고, 내부 회로 (15) 의 각 회로는 대응하는 실리콘 관통 비아 (TSV) 를 통해 메모리 제어기로/제어기로부터 신호를 전송/수신한다.
신호 단자들 (20a-20d) 은 클록 단자, 커맨드 단자, 어드레스 단자 및 데이터 단자를 포함한다. 클록 단자는 외부로부터 공급된 클록 신호 (CLK) 를 수신하고, 커맨드 단자는 외부로부터 커맨드 신호 (CMD) 를 수신하며, 어드레스 단자는 외부로부터 공급된 어드레스 신호 (ADD) 를 수신한다. 데이터 단자는 판독 동작 동안 판독/기록 제어 회로 (12) 로부터 공급된 데이터 (DATA) 를 수신하여 이 데이터를 외부로 출력하며, 기록 동작 동안 외부로부터 공급된 데이터 (DATA) 를 수신하여 이 데이터를 판독/기록 제어 회로 (12) 로 전송한다. 판독/기록 제어 회로 (12) 는 클록 신호 (CLK), 커맨드 신호 (CMD) 및 어드레스 신호 (ADD) 에 따라 메모리 셀 어레이 (11) 의 판독 동작 및 기록 동작을 제어한다.
도 2 는 반도체 칩 (21) 의 주연부를 따라 배치된 (전면의) 제 1 테스트 단자 (621h) 및 (전면의) 제 2 테스트 단자들 (622h-625h) 을 나타내지만, 이는 반도체 칩 (21) 의 전기적 접속을 명확하게 나타내기 위한 목적으로 도시된다. (전면의) 제 1 테스트 단자 (621h) 및 (전면의) 제 2 테스트 단자들 (622h-625h) 은 바람직하게, 주연부를 따라 배치되는 크랙 체크를 위한 도전성 라인 (61) 의 일부가 더 길게 만들어지도록 도 1b 에 도시된 바와 같이 배치된다.
도 1b 에 도시된 바와 같이, 내부 회로 (15) 를 포함하는 반도체 칩 (예를 들어, 메모리 디바이스)(21) 의 전면 상에, 크랙 체크를 위한 도전성 라인 (61) 이 반도체 칩의 주연부를 따라 반도체 칩 상에 제공된다. 반도체 칩 내에 크랙이 생김으로써 도전성 라인 (61) 이 파괴되는 경우, 예를 들어 도전성 라인 (61) 의 저항은 특이하게 증가한다. 도전성 라인 (61) 의 저항의 증가는 테스트 단자들 (62) 을 통해 측정될 수도 있다.
도전성 라인 (61) 의 일 단은 테스트 단자 (621h)(제 1 테스트 단자) 에 접속되고, 타 단은 테스트 단자 (625h)(제 2 테스트 단자들 중 하나) 에 접속된다. 접속 관계는 반도체 칩들 (21-24) 중 어느 하나에서와 같이 동일할 수도 있다. 즉, 복수의 메모리 칩들이 도전성 라인 (61) 과 전면 테스트 단자들의 서로 다른 접속들을 갖는 것과 같이 반도체 칩들 (21-24) 을 제조할 필요가 없다.
도 1b 에 도시된 바와 같이, 반도체 칩 (21) 에서, 크랙 테스트를 위한 5 개의 (전면) 테스트 단자들 (62h (621h-625h)) 은 도면의 좌측으로부터 순서대로 형성된다. 반대 면 (후면) 상에는, 크랙 테스트를 위한 5 개의 (후면) 테스트 단자들 (62t (621t-625t))(도 3 을 추가로 참조) 이 또한 (전면) 테스트 단자들 (62h (621h-625h)) 에 대응하여, 즉 기판을 지나 반대편 위치들에 형성된다. 이들 중, 전면 테스트 단자 (621h) 및 후면 테스트 단자 (621t) 는 또한 제 1 테스트 단자들 (접속된 단자들은 쌍을 이룸) 로서 지칭되고, 전면 테스트 단자들 (622h-625h) 및 후면 테스트 단자들 (622t-625t) 은 또한 제 2 테스트 단자들로서 지칭된다 (단자들은 쌍을 형성하기 위해 서로 반대되는 위치에 배치되지만, 쌍을 형성하도록 접속되지는 않음).
제 1 테스트 단자들의 쌍인 전면 테스트 단자 (621h) 및 후면 테스트 단자 (621t) 는 테스트를 위해 실리콘 관통 비아 (TSVT1) 로 서로 전기적으로 접속된다. 한편, 제 2 테스트 단자들 중 하나인 전면 테스트 단자 (622h) 는 그 자체의 반대 위치에 배치된 후면 테스트 단자 (622t) 에 접속되지 않고, 실리콘 관통 비아 (TSVT2) 로 후면 테스트 단자 (625t) 에 접속된다. 대응하는 실리콘 관통 비아들 (TSVT3-5) 각각을 이용하여, 전면 테스트 단자 (623h) 는 후면 테스트 단자 (622t) 에 접속되고, 전면 테스트 단자 (624h) 는 후면 테스트 단자 (623t) 에 접속되며, 전면 테스트 단자 (625h) 는 후면 테스트 단자 (624t) 에 접속된다. 즉, 각각의 전면 테스트 단자는 옆 (next) 단자에 대응하는 위치에 배치된 후면 단자에 접속된다. 후술되는 바와 같이, 이 공식 (formulation) 은 메모리 디바이스들 (21-24) 이 적층되는 경우, 메모리 디바이스들의 실리콘 관통 비아들 (TSVT2-5) 의 접속 모드를 나선형 방식 (상방, 즉 스택의 다음 스테이지 (레이어) 로 갈 때 상대적인 수평 위치가 변경되도록) 으로 만들도록 의도된다.
도 3a 및 도 3b 는 도 1 의 스택 타입의 반도체 디바이스의 상세한 단면도를 나타내고, 도 3a 는 (21-24 에 공통인) 하나의 반도체 칩의 단면도이고, 도 3b 는 도 3a 에 도시된 4 개의 반도체 칩들 (21-24) 이 적층되는 반도체 디바이스의 단면도이다. 편의를 위해, 도 3b 는 도 3a 와 비교하여 거꾸로 도시된다. 즉, 도 3b 는 반도체 칩들이 하방으로 대면하여 적층되는 예를 나타내지만, 본 개시물은 반도체 칩들이 상방으로 대면하여 적층되는 디바이스에 적용될 수도 있다. 반도체 칩의 기판 (10) 은 반도체 기판 및 멀티 레이어 (multi-layered) 구조를 포함하는 디바이스 레이어를 갖는다.
도전성 라인 (61) 은 전기적 접속을 개략적으로 나타내기 위해 도 3b 에서 점선들로 도시되었으나, 도전성 라인 (61) 은 실제로 메모리 칩의 표면의 주연부 (도 1b 참조) 를 따라 제공되고, 따라서 단면도에는 나타나지 않는다.
반도체 칩들 (21-24) 의 전면 테스트 단자들 (621h) 은 (하부 측 상의) 다음 스테이지의 칩들의 후면 테스트 단자들 (621t) 을 통해 공동으로 접속된다. 도면에서 최하위 반도체 칩 (21) 의 전면 테스트 단자는, 다음 스테이지에 칩이 없기 때문에 오픈된다.
반도체 칩들 (21-24) 의 전면 테스트 단자들 (622h-625h) 은, 이 단자들을 옆으로 시프트하여, 실리콘 관통 비아들 (TSVT2-5) 을 통해 접속된다. 구체적으로 예를 들면, 도면에서 상부 반도체 칩 (24) 의 전면 테스트 단자 (625h) 는 반도체 칩 (23) 의 후면 테스트 단자 (625t), 반도체 칩 (23) 의 전면 테스트 단자 (622h), 반도체 칩 (22) 의 후면 테스트 단자 (622t), 반도체 칩 (22) 의 전면 테스트 단자 (623h) 및 반도체 칩 (21) 의 후면 테스트 단자 (623t) 를 통해 반도체 칩 (21) 의 전면 테스트 단자 (624h) 에 전기적으로 접속된다. 유사한 방식으로, 반도체 칩 (23) 의 전면 테스트 단자 (625h) 는 반도체 칩 (21) 의 전면 테스트 단자 (623h) 에 전기적으로 접속되고, 반도체 칩 (22) 의 전면 테스트 단자 (625h) 는 반도체 칩 (21) 의 전면 테스트 단자 (622h) 에 전기적으로 접속된다.
도전성 라인들 (61) 의 전기적 접속 관계에 초점을 맞추어 상기 구조를 참조하면, 반도체 칩들 (21-24) 의 도전성 라인들 (61) 의 일 단들은 공동으로 반도체 칩 (21) 의 전면 테스트 단자 (621h) 에 접속된다 (일 면 상에서 이 단들은 전면 테스트 단자 (621h) 에 접속됨). 한편, 타 단들 (일 측 상에서 이 단들은 전면 테스트 단자 (625h) 에 접속됨) 은 반도체 칩 (21) 의 전면 테스트 단자들 (622h-625h) 중 대응하는 하나에 각각 접속된다. 구체적으로, 반도체 칩 (21) 의 도전성 라인 (61) 의 타 단은 반도체 칩 (21) 의 전면 테스트 단자 (625h) 에 전기적으로 접속되고, 반도체 칩 (22) 의 도전성 라인 (61) 의 타 단은 반도체 칩 (21) 의 전면 테스트 단자 (622h) 에 전기적으로 접속되고, 반도체 칩 (23) 의 도전성 라인 (61) 의 타 단은 반도체 칩 (21) 의 전면 테스트 단자 (623h) 에 접속되며, 반도체 칩 (24) 의 도전성 라인 (61) 의 타 단은 반도체 칩 (21) 의 전면 테스트 단자 (624h) 에 전기적으로 접속된다.
상기 구조에 따르면, 반도체 칩 (21) 의 전면 테스트 단자 (621h) 와 반도체 칩 (21) 의 전면 테스트 단자들 (622h-625h) 중 어느 하나 사이의 저항을 측정함으로써, 적층 상태에서도 반도체 칩들 (21-24) 각각에서의 크랙의 존재가 체크될 수 있다, 즉 적층 상태에서 임의의 반도체 칩의 메모리 칩에서 크랙이 존재하는 경우 어느 칩이 크랙을 갖는지를 식별할 수 있다.
도 4a 및 도 4b 는 도 1 에 도시된 반도체 디바이스의 각 반도체 칩의 크랙을 체크하는 방법을 나타낸다. 도 4a 는 반도체 칩 (21) 의 크랙 체크를 나타내고, 도 4b 는 반도체 칩 (24) 의 크랙 체크를 나타낸다. 반도체 칩 (21) 의 크랙이 체크되는 경우, 테스트 단자 (621) 와 테스트 단자 (625) 간의 저항이 측정될 수도 있고, 반도체 칩 (24) 의 크랙이 체크되는 경우, 테스트 단자 (621) 와 테스트 단자 (624) 간의 저항이 측정될 수도 있다. 이 방식으로, 적층된 후에도, 각각의 반도체 칩의 크랙이 개별적으로 체크될 수 있다.
본 예에서, 전면 테스트 단자들 (621h-625h) 의 그룹 및 전면 테스트 단자들의 반대 위치들에 위치된 후면 테스트 단자들 (621t-625t) 의 그룹 각각이 직선을 따라 (직선으로), 즉 일렬로 배열되기 때문에, 전면 테스트 단자 (622h) 는 반대면 (후면) 상의 옆 위치에서 테스트 단자를 갖지 않고, 따라서 반대면의 다른 단부에 위치하는 후면 테스트 단자 (625t) 에 접속된다. 그러나, 이들 테스트 단자들은 예를 들어 (미도시된) 링 형상 방식으로 배치될 수도 있다. 이 경우, 양면들 상의 테스트 단자들 각각은, (하나씩) 옆으로 시프트하여, 반대면 상의 테스트 단자에 접속될 수 있다. 전술된 바와 같이 이러한 반도체 칩들이 적층되는 경우, 반도체 칩들의 실리콘 관통 비아들 (TSVT2-5) 은 나선형 방식으로 전체적으로 접속된다.
본 예에서 어느 하나의 테스트 단자가 반대면 상의 옆 테스트 단자에 규칙적으로 접속되었으나, 본 개시물의 효과는 또한, 테스트 단자가 반대면 상에, 하나 이상의 테스트 단자들 만큼 멀리 위치된 단자에 규칙적으로 접속되더라도 획득될 수도 있다. 그러나, 이 구조가 복잡해지는 단점이 있기 때문에, 테스트 단자가 반대 단자 옆의 위치에 배치된 테스트 단자에 접속되는 것이 바람직하고, 이는 가장 단순하다.
도 5 는 본 개시물에 따른 반도체 디바이스의 변형된 예를 나타낸다. 도 5 에 도시된 바와 같이, 탑재용 지지 범프들 (45) 을 갖는 반도체 디바이스가 존재한다. 탑재용 지지 범프들 (45) 은 크랙 체크를 위한 제 1 단자들에 할당된다. 중앙의 범프들은 종종, 결정된 볼 할당 때문에 테스트에 이용되기 어렵다. 한편, 지지 볼의 전기적 특성을 보장할 필요가 없기 때문에 지지 볼(들)이 크랙 체크용 테스트 단자로서 사용될 수도 있는 이점이 있다.
도 6 은 도 5 에 도시된 예로부터 추가로 변형된 예를 나타낸다. 도 6 에 도시된 바와 같이, 패드 (46) 는 탑재용 지지 범프들 (45) 사이에 제공되고, 지지 범프에 접속되어 패드 (46) 로부터 반도체 디바이스를 테스트한다. 지지 범프 (45) 와의 콘택이 어려운 경우, 그리고 지지 범프 (45) 와의 콘택이 탑재에 영향을 끼치는 경우, 테스트를 위해 지지 범프 (45) 와의 콘택은 불가능하다. 이 경우, 패드 (46) 와 접촉시킴으로써 크랙을 체크하는 것이 가능하다.
(실시예 2)
도 7 은 본 개시물의 실시예 2 에 따른 반도체 디바이스의 단면도이다. 반도체 칩을 통과하는 실리콘 관통 비아 (TSV) 에 의해 접속되는 제 3 테스트 단자들 (626h 및 626t)(전면 및 후면) 및 셀럭터 (55) 가 반도체 칩들 (메모리 디바이스들)(21-24) 각각에 제공되고, 셀렉터 (55) 는 셀렉터 자체를 갖는 각각의 반도체 칩의 모드 레지스터 (47)(도 8 참조) 로부터의 출력 신호에 대응하는 복수의 입력 신호들 중의 출력을 스위칭한다. 즉, 모드 레지스터 세트 커맨드로 모드 레지스터 (47) 의 설정을 변화시킴으로써 셀렉터 (55) 의 출력을 수행하는 것이 가능하다.
도 8 은 도 2 에 따른 반도체 디바이스의 회로 블록도이다. 신호 단자들 (20a-20d) 은 클록 단자, 커맨드 단자, 어드레스 단자 및 데이터 단자를 포함한다. 클록 단자는 외부로부터 공급된 클록 신호 (CLK) 를 수신하고, 커맨드 단자는 외부로부터 커맨드 신호 (CMD) 를 수신하며, 어드레스 단자는 외부로부터 공급된 어드레스 신호 (ADD) 를 수신한다. 데이터 단자는 판독 동작 동안 판독/기록 제어 회로 (12) 로부터 공급된 데이터 (DATA) 를 수신하여 이 데이터를 외부로 출력하고, 기록 동작 동안 외부로부터 공급된 데이터 (DATA) 를 수신하여 이 데이터를 판독/기록 제어 회로 (12) 로 전송한다. 판독/기록 제어 회로 (12) 는 클록 신호 (CLK), 커맨드 신호 (CMD) 및 어드레스 신호 (ADD) 에 따라 메모리 셀 어레이 (11) 의 판독 동작 및 기록 동작을 제어한다.
도 8 은 반도체 칩 (21) 의 주연부를 따라 배치된 (전면) 제 1 테스트 단자 (621h) 및 (전면) 제 2 테스트 단자들 (622h-625h) 을 나타내지만, 이는 반도체 칩 (21) 의 전기적 접속을 명확하게 나타내기 위한 목적을 위해 도시된다. (전면) 제 1 테스트 단자 (621h) 및 (전면) 제 2 테스트 단자들 (622h-625h) 은 바람직하게, 주연부를 따라 배치되는 크랙 체크를 위한 도전성 라인 (61) 의 일부가 길게 만들어지도록 도 1b 에 도시된 바와 같이 배치된다.
테스트 출력 제어 회로 (47) 는, 예를 들어 모드 레지스터이고, 테스트 출력 제어 신호를 형성하며, 이 신호는 커맨드 신호 (CMD) 및 어드레스 신호 (ADD) 에 대응하여 셀렉터 (55) 의 출력을 통해 스위칭하고, 이것을 셀렉터 (55) 에 공급한다. 셀렉터 (55) 는 테스트 출력 제어 신호에 대응하여 (전면) 제 3 테스트 단자 (626h) 와 (전면) 제 2 테스트 단자들 (622h-625h) 중 어느 하나를 전기적으로 접속시킨다.
메모리 디바이스들 (21-24) 및 메모리 제어기가 적층되는 메모리 시스템에서, 도 7 의 테스트 단자 (621h) 는 그라운드 단자로서 이용될 수도 있고, 도 7 의 제 3 테스트 단자 (626h) 는 셀렉터 (55) 를 통해 보통의 동작에 이용되는 단자들 (622h-625h) 중 하나에 접속될 수도 있다. 이 구조에 따라, 메모리 시스템은 외부 단자 (SB) 를 증가시키지 않고 각각의 반도체 칩의 크랙을 검출할 수 있다. 즉, 각각의 반도체 칩의 크랙은 테스트 단자들 (626h 과 621h) 사이의 누설 전류에 의해 검출될 수 있다.
(실시예 3)
도 9a 내지 도 9c 는 실시예 3 을 나타낸다. 도 3 과 동일한 엘리먼트들은 동일한 넘버들로 나타내고, 그들에 대한 설명은 생략된다. 본 예에서, 상부 칩 (24') 은 실리콘 관통 비아를 갖지 않고, 이는 다른 반도체 칩들 (21-23) 과 상이하다. 반도체 칩들 (21-23 및 24') 은, 회로 (15) 가 형성되는 면이 하방을 향하는 방식으로 있도록 적층되기 때문에, 상부 칩 (24') 내에는 실리콘 관통 비아들을 제공할 필요가 없다. 단지, 실리콘 관통 비아들을 형성하는 단계가 생략되고, 메모리 회로, 테스트 단자, 신호 단자, 대응하는 단자와 각각의 실리콘 관통 비아를 접속시키는 멀티-레이어 (multi-layered) 도전성 라인 등은 다른 반도체 칩들 (21-23) 과 동일하게 형성될 수도 있다. 다른 반도체 칩들 (21-23) 에 대한 크랙 체크를 포함하여 상부 칩 (24') 에 대한 크랙 체크는 도 3 의 예에서와 동일한 방식으로 수행될 수도 있다.
도 10 은 실시예들 1-3 에 따른 반도체 칩 스택 (10) 을 탑재하는 예를 나타낸다. 단순화를 위해, 크랙 체크를 위한 전면 및 후면 테스트 단자들, 도전성 라인, 및 테스트를 위한 실리콘 관통 비아들은 생략된다. 본 예에서, 반도체 칩 스택 (10) 의 각 칩은 범용 메모리 (예를 들어, DRAM) 와 같이 형성되고, 스택 (10) 은 각각의 범용 메모리를 제어하는 메모리 제어기 (48) 상에 탑재된다. 각각의 메모리 (21-24 (24')) 의 클록 단자, 커맨드 단자, 어드레스 단자 및 데이터 단자는 공동으로 접속되고, 메모리 제어기 (48) 의 대응하는 단자에 각각 접속된다. 메모리 제어기 (48) 는 패키지 기판 (40) 상에 탑재되고, 레진 (50) 으로 전체를 실링함으로써 멀티 칩 모듈이 만들어진다. 이 모듈은 다른 반도체 칩(들), 예컨대 MPU, CPU 등 및 전기적 컴포넌트(들) 과 함께 마더 보드인 회로 보드 (80) 상에 탑재된다. 패키지 기판 (40) 은 절연체 및 그 표면 상에 그리고/또는 내부에 형성된 도체(들)을 가질 수도 있고, 또한 회로 보드로서 지칭될 수도 있다. 패키지 기판 (40) 은 마더 보드와 같은 회로 보드 (80) 와 유사할 수도 있다. 패키지 기판 (40) 및 회로 보드 (80) 각각은 복수의 와이어링들 (또는 상호접속 라인들) 을 포함하는 와이어링 보드로서 형성된다. 이들 와이어링들 또는 상호접속 라인들은 멀티 레벨 와이어링 구조로서 형성될 수도 있다.
도 11 은 실시예들 1-3 에 따른 반도체 칩 스택 (10) 을 탑재하는 다른 예를 나타낸다. 단순화를 위해, 크랙 체크를 위한 전면 및 후면 테스트 단자들, 도전성 라인, 및 테스트를 위한 실리콘 관통 비아들이 생략된다. 이 탑재 예에서, 코어 메모리로서의 반도체 칩 스택 (10) 의 각 칩은 메모리 제어기에 대한 인터페이스를 갖지 않는다. 인터페이스 기능을 갖는 인터페이스 칩 (60) 은 인터페이스를 위해 동작한다. 칩 (60) 은 패키지 기판 (40) 상에 탑재되고, 반도체 칩 스택 (10) 은 이 칩 (60) 상에 탑재된다. 마더 보드와 같은 인쇄 회로 보드 (80) 상에, 이 모듈 및 메모리 제어기 (70) 가 탑재된다.
MPU 및 CPU 와 같은 마이크로프로세서/마이크로제어기 자체는 메모리 제어기들 (48 및 70) 의 기능을 가질 수도 있다. 메모리 제어기 (48) 및/또는 인터페이스 칩 (60) 은 패키지 기판 (40) 없이 회로 보드 (80) 상에 탑재될 수도 있다.
본 개시물은 상기 예에 기초하여 설명되었으나, 기본적인 기술적 아이디어에 기초하는 (청구범위 및 도면을 포함하는) 전체 개시물의 범위 내에서 본 개시물이 변경 및 변형될 수 있음이 주목된다. 또한, (도면을 포함하여) 개시되고/되거나 청구된 엘리먼트들의 임의의 조합 및/또는 선택은 청구범위 내에서 이용 가능할 수도 있다. 즉, 본 개시물은 청구범위 및 도면을 포함하는 전체 개시물 및 기술적 아이디어에 따라 당업자가 제조할 수 있는 임의의 변형 및/또는 수정을 포함할 수도 있음이 주목된다.

Claims (20)

  1. 서로 반대되는 제 1 메인 면 및 제 2 메인 면을 포함하는 반도체 기판;
    상기 반도체 기판을 관통하는 제 1 관통 전극;
    상기 반도체 기판을 각각 관통하는 복수의 제 2 관통 전극들;
    상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 1 단자로서, 상기 제 1 관통 전극과 수직으로 정렬되고 상기 제 1 관통 전극에 전기적으로 접속되는, 상기 제 1 단자;
    상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 복수의 제 2 단자들로서, 상기 제 2 단자들 각각은 상기 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되지 않는 상기 제 2 관통 전극들 중 다른 전극에 전기적으로 접속되는, 상기 복수의 제 2 단자들;
    상기 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 제 3 단자로서, 상기 제 1 관통 전극과 수직으로 정렬되고 상기 제 1 관통 전극에 전기적으로 접속되는, 상기 제 3 단자;
    상기 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 복수의 제 4 단자들로서, 상기 제 4 단자들 각각은 상기 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 2 관통 전극들 중 연관된 전극에 전기적으로 접속되는, 상기 복수의 제 4 단자들; 및
    상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 도전성 라인으로서, 상기 제 1 단자에 전기적으로 접속된 제 1 단부 및 상기 제 2 단자들 중 하나에 전기적으로 접속된 제 2 단부를 포함하는, 상기 도전성 라인을 포함하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 도전성 라인은 상기 반도체 기판의 주연부 에지를 따라 연장하는, 디바이스.
  3. 제 1 항에 있어서,
    상기 반도체 기판은 제 1 측, 제 2 측, 제 3 측 및 제 4 측에 의해 정의된 실질적으로 직사각형 형상으로 형성되고, 상기 도전성 라인은 상기 반도체 기판의 상기 제 1 측, 상기 제 2 측, 상기 제 3 측 및 상기 제 4 측을 따라 형성되는, 디바이스.
  4. 제 1 항에 있어서,
    상기 반도체 기판은, 회로 동작들을 이루기 위해 전자 회로가 형성되는 회로 형성 영역을 포함하고, 상기 도전성 라인은 상기 반도체 기판의 상기 회로 형성 영역을 둘러싸도록 형성되는, 디바이스.
  5. 제 4 항에 있어서,
    상기 회로 형성 영역 내에 각각 형성되고 상기 반도체 기판을 관통하는 복수의 제 3 관통 전극들;
    상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 복수의 제 5 단자들로서, 상기 제 5 단자들 각각은 상기 제 3 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 3 관통 전극들 중 연관된 전극에 전기적으로 접속되는, 상기 복수의 제 5 단자들; 및
    상기 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 복수의 제 6 단자들로서, 상기 제 6 단자들 각각은 상기 제 3 관통 전극들 중 연관된 전극과 정렬되고 상기 제 3 관통 전극들 중 연관된 전극에 전기적으로 접속되는, 상기 복수의 제 6 단자들을 더 포함하는, 디바이스.
  6. 제 1 항에 있어서,
    상기 반도체 기판을 관통하는 제 3 관통 전극;
    상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 5 단자로서, 상기 제 3 관통 전극과 수직으로 정렬되고 상기 제 3 관통 전극에 전기적으로 접속되는, 상기 제 5 단자;
    상기 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 제 6 단자로서, 상기 제 3 관통 전극과 수직으로 정렬되고 상기 제 3 관통 전극에 전기적으로 접속되는, 상기 제 6 단자; 및
    상기 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 셀렉터로서, 상기 제 3 관통 전극에 전기적으로 접속된 출력 노드 및 상기 제 2 관통 전극들 중 연관된 전극에 각각 전기적으로 접속된 복수의 입력 노드들을 포함하는, 상기 셀렉터를 더 포함하는, 디바이스.
  7. 제 1 반도체 칩으로서,
    서로 반대되는 제 1 메인 면 및 제 2 메인 면을 포함하는 제 1 반도체 기판,
    상기 제 1 반도체 기판을 관통하는 제 1 관통 전극,
    상기 제 1 반도체 기판을 각각 관통하는 복수의 제 2 관통 전극들,
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 1 단자로서, 상기 제 1 관통 전극과 수직으로 정렬되고 상기 제 1 관통 전극에 전기적으로 접속되는, 상기 제 1 단자,
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 복수의 제 2 단자들로서, 상기 제 2 단자들 각각은 상기 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 2 관통 전극들 중 상기 연관된 전극과 수직으로 정렬되지 않는 상기 제 2 관통 전극들 중 다른 전극에 전기적으로 접속되는, 상기 복수의 제 2 단자들,
    상기 제 1 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 제 3 단자로서, 상기 제 1 관통 전극과 수직으로 정렬되고 상기 제 1 관통 전극에 전기적으로 접속되는, 상기 제 3 단자,
    상기 제 1 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 복수의 제 4 단자들로서, 상기 제 4 단자들 각각은 상기 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 2 관통 전극들 중 연관된 전극에 전기적으로 접속되는, 상기 복수의 제 4 단자들, 및
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 1 도전성 라인으로서, 상기 제 1 단자에 전기적으로 접속된 제 1 단부 및 상기 제 2 단자들 중 하나에 전기적으로 접속된 제 2 단부를 포함하는, 상기 제 1 도전성 라인을 포함하는, 상기 제 1 반도체 칩; 및
    상기 제 1 반도체 칩과 적층되는 제 2 반도체 칩으로서,
    서로 반대되는 제 3 메인 면 및 제 4 메인 면을 포함하는 제 2 반도체 기판,
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측에 형성된 제 5 단자로서, 상기 제 1 반도체 칩의 상기 제 3 단자에 전기적으로 접속되는, 상기 제 5 단자,
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측에 형성된 복수의 제 6 단자들로서, 상기 제 6 단자들 각각은 상기 제 1 반도체 칩의 상기 제 4 단자들 중 연관된 단자에 전기적으로 접속되는, 상기 복수의 제 6 단자들, 및
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측에 형성된 제 2 도전성 라인으로서, 상기 제 5 단자에 전기적으로 접속된 제 3 단부 및 상기 제 6 단자들 중 하나에 전기적으로 접속된 제 4 단부를 포함하는, 상기 제 2 도전성 라인을 포함하는, 상기 제 2 반도체 칩을 포함하는, 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 칩의 상기 제 2 단자들 중 하나는 상기 제 2 반도체 칩의 상기 제 6 단자들 중 하나와 수직으로 정렬되는, 디바이스.
  9. 제 7 항에 있어서,
    상기 제 2 반도체 칩은,
    상기 제 2 반도체 기판을 관통하는 제 3 관통 전극으로서, 상기 제 5 단자와 수직으로 정렬되고 상기 제 5 단자에 전기적으로 접속되는, 상기 제 3 관통 전극,
    상기 제 2 반도체 기판을 각각 관통하는 복수의 제 4 관통 전극들로서, 상기 제 4 관통 전극들 각각은 상기 제 6 단자들 중 연관된 단자와 수직으로 정렬되고 상기 제 6 단자들 중 상기 연관된 단자와 수직으로 정렬되지 않는 상기 제 6 단자들 중 다른 단자에 전기적으로 접속되는, 상기 복수의 제 4 관통 전극들,
    상기 제 2 반도체 기판의 상기 제 4 메인 면의 일 측에 형성된 제 7 단자로서, 상기 제 3 관통 전극과 수직으로 정렬되고 상기 제 3 관통 전극에 전기적으로 접속되는, 상기 제 7 단자, 및
    상기 제 2 반도체 기판의 상기 제 4 메인 면의 일 측에 형성된 복수의 제 8 단자들로서, 상기 제 8 단자들 각각은 상기 제 4 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 4 관통 전극들 중 연관된 전극에 전기적으로 접속되는, 상기 복수의 제 8 단자들을 더 포함하는, 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 반도체 칩의 상기 제 2 단자들 중 하나는 상기 제 2 반도체 칩의 상기 제 6 단자들 중 하나와 수직으로 정렬되는, 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 반도체 칩은,
    상기 제 1 반도체 기판을 관통하는 제 5 관통 전극,
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 9 단자로서, 상기 제 5 관통 전극과 수직으로 정렬되고 상기 제 5 관통 전극에 전기적으로 접속되는, 상기 제 9 단자,
    상기 제 1 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 제 10 단자로서, 상기 제 5 관통 전극과 수직으로 정렬되고 상기 제 5 관통 전극에 전기적으로 접속되는, 상기 제 10 단자, 및
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 1 셀렉터로서, 상기 제 5 관통 전극에 전기적으로 접속된 제 1 출력 노드 및 상기 제 2 관통 전극들 중 연관된 전극에 각각 전기적으로 접속된 복수의 제 1 입력 노드들을 포함하는, 상기 제 1 셀렉터를 더 포함하고,
    상기 제 2 반도체 칩은,
    상기 제 2 반도체 기판을 관통하는 제 6 관통 전극,
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측에 형성된 제 11 단자로서, 상기 제 5 관통 전극과 수직으로 정렬되고 상기 제 5 관통 전극에 전기적으로 접속되며, 상기 제 1 반도체 칩의 상기 제 10 단자에 또한 전기적으로 접속되는, 상기 제 11 단자,
    상기 제 2 반도체 기판의 상기 제 4 메인 면의 일 측에 형성된 제 12 단자로서, 상기 제 6 관통 전극과 수직으로 정렬되고 상기 제 6 관통 전극에 전기적으로 접속되는, 상기 제 12 단자, 및
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측에 형성된 제 2 셀렉터로서, 상기 제 6 관통 전극에 전기적으로 접속된 제 2 출력 노드 및 상기 제 4 관통 전극들 중 연관된 전극에 각각 전기적으로 접속된 복수의 제 2 입력 노드들을 포함하는, 상기 제 2 셀렉터를 더 포함하는, 디바이스.
  12. 삭제
  13. 삭제
  14. 제 7 항에 있어서,
    제 3 반도체 칩을 더 포함하고,
    상기 제 3 반도체 칩은, 상기 제 1 반도체 칩이 상기 제 2 반도체 칩과 상기 제 3 반도체 칩 사이에 개재되도록 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩과 적층되고,
    상기 제 3 반도체 칩은,
    서로 반대되는 제 5 메인 면 및 제 6 메인 면을 포함하는 제 3 반도체 기판;
    상기 제 3 반도체 기판을 관통하는 제 7 관통 전극;
    상기 제 3 반도체 기판을 각각 관통하는 복수의 제 8 관통 전극들;
    상기 제 3 반도체 기판의 상기 제 5 메인 면의 일 측에 형성된 제 13 단자로서, 상기 제 7 관통 전극과 수직으로 정렬되고 상기 제 7 관통 전극에 전기적으로 접속되는, 상기 제 13 단자;
    상기 제 3 반도체 기판의 상기 제 5 메인 면의 일 측에 형성된 복수의 제 14 단자들로서, 상기 제 14 단자들 각각은 상기 제 8 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 8 관통 전극들 중 상기 연관된 전극과 수직으로 정렬되지 않는 상기 제 8 관통 전극들 중 다른 전극에 전기적으로 접속되는, 상기 복수의 제 14 단자들;
    상기 제 3 반도체 기판의 상기 제 6 메인 면의 일 측에 형성된 제 15 단자로서, 상기 제 7 관통 전극과 수직으로 정렬되고 상기 제 7 관통 전극에 전기적으로 접속되며, 상기 제 1 반도체 칩의 상기 제 1 단자에 또한 전기적으로 접속되는, 상기 제 15 단자;
    상기 제 3 반도체 기판의 상기 제 6 메인 면의 일 측에 형성된 복수의 제 16 단자들로서, 상기 제 16 단자들 각각은 상기 제 8 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 8 관통 전극들 중 연관된 전극에 전기적으로 접속되며, 상기 제 16 단자들 각각은 상기 제 1 반도체 칩의 상기 제 2 단자들 중 연관된 단자에 또한 전기적으로 접속되는, 상기 복수의 제 16 단자들; 및
    상기 제 3 반도체 기판의 상기 제 5 메인 면의 일 측에 형성된 제 3 도전성 라인으로서, 상기 제 13 단자에 전기적으로 접속된 제 5 단부 및 상기 제 16 단자들 중 하나에 전기적으로 접속된 제 6 단부를 포함하는, 상기 제 3 도전성 라인을 포함하는, 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 반도체 칩의 상기 제 2 단자들 중 하나, 상기 제 2 반도체 칩의 상기 제 6 단자들 중 하나 및 상기 제 3 반도체 칩의 상기 제 16 단자들 중 하나는 서로 수직으로 정렬되는, 디바이스.
  16. 제 1 반도체 칩으로서,
    서로 반대되는 제 1 메인 면 및 제 2 메인 면을 포함하는 제 1 반도체 기판,
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 1 메모리 회로,
    상기 제 1 반도체 기판을 관통하는 제 1 관통 전극,
    상기 제 1 반도체 기판을 각각 관통하는 복수의 제 2 관통 전극들,
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 1 단자로서, 상기 제 1 관통 전극과 수직으로 정렬되고 상기 제 1 관통 전극에 전기적으로 접속되는, 상기 제 1 단자,
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 복수의 제 2 단자들로서, 상기 제 2 단자들 각각은 상기 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 2 관통 전극들 중 상기 연관된 전극과 수직으로 정렬되지 않는 상기 제 2 관통 전극들 중 다른 전극에 전기적으로 접속되는, 상기 복수의 제 2 단자들,
    상기 제 1 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 제 3 단자로서, 상기 제 1 관통 전극과 수직으로 정렬되고 상기 제 1 관통 전극에 전기적으로 접속되는, 상기 제 3 단자,
    상기 제 1 반도체 기판의 상기 제 2 메인 면의 일 측에 형성된 복수의 제 4 단자들로서, 상기 제 4 단자들 각각은 상기 제 2 관통 전극들 중 연관된 전극과 수직으로 정렬되고 상기 제 2 관통 전극들 중 연관된 전극에 전기적으로 접속되는, 상기 복수의 제 4 단자들, 및
    상기 제 1 반도체 기판의 상기 제 1 메인 면의 일 측에 형성된 제 1 도전성 라인으로서, 상기 제 1 단자에 전기적으로 접속된 제 1 단부 및 상기 제 2 단자들 중 하나에 전기적으로 접속된 제 2 단부를 포함하는, 상기 제 1 도전성 라인을 포함하는, 상기 제 1 반도체 칩;
    상기 제 1 반도체 칩과 적층되어 칩-스택 구조를 형성하는 제 2 반도체 칩으로서,
    서로 반대되는 제 3 메인 면 및 제 4 메인 면을 포함하는 제 2 반도체 기판,
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측에 형성된 제 2 메모리 회로,
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측에 형성된 제 5 단자로서, 상기 제 1 반도체 칩의 상기 제 3 단자에 전기적으로 접속되는, 상기 제 5 단자,
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측 상에 형성된 복수의 제 6 단자들로서, 상기 제 6 단자들 각각은 상기 제 1 반도체 칩의 상기 제 4 단자들 중 연관된 단자에 전기적으로 접속되는, 상기 복수의 제 6 단자들, 및
    상기 제 2 반도체 기판의 상기 제 3 메인 면의 일 측 상에 형성된 제 2 도전성 라인으로서, 상기 제 5 단자에 전기적으로 접속된 제 3 단부 및 상기 제 6 단자들 중 하나에 전기적으로 접속된 제 4 단부를 포함하는, 상기 제 2 도전성 라인을 포함하는, 상기 제 2 반도체 칩; 및
    상기 칩-스택 구조에 커플링되어 상기 제 1 메모리 회로 및 상기 제 2 메모리 회로 각각에서 데이터 판독/기록 동작들을 수행하는 제어기 칩을 포함하는, 디바이스.
  17. 제 16 항에 있어서,
    와이어링 보드를 더 포함하고,
    상기 제어기 칩은 상기 와이어링 보드 위에 탑재되고, 상기 칩-스택 구조는 상기 제어기 칩 위에 탑재되는, 디바이스.
  18. 제 17 항에 있어서,
    상기 제어기 칩 및 상기 칩-스택 구조를 봉지하기 위해 상기 와이어링 보드 상에 형성된 절연 재료를 더 포함하는, 디바이스.
  19. 제 17 항에 있어서,
    인터페이스 칩, 및 제 1 및 제 2 와이어링 보드를 더 포함하고,
    상기 인터페이스 칩은, 상기 제어기 칩과 상기 칩-스택 사이에 개재하여 상기 제어기 칩의 제어 하에서 상기 칩-스택 구조를 제어하고, 상기 제 1 와이어링 보드 위에 탑재되고,
    상기 칩-스택 구조는 상기 인터페이스 칩 위에 탑재되고,
    상기 제 1 와이어링 보드는 상기 제 2 와이어링 보드 위에 탑재되며,
    상기 제어기 칩은 상기 제 2 와이어링 보드 위에 탑재되는, 디바이스.
  20. 제 19 항에 있어서,
    상기 인터페이스 칩 및 상기 칩-스택 구조를 봉지하기 위해 상기 제 1 와이어링 보드 상에 형성된 절연 재료를 더 포함하는, 디바이스.
KR1020120052643A 2011-05-18 2012-05-17 칩 크랙 검출 구조를 갖는 반도체 디바이스 KR101364410B1 (ko)

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