JP5420671B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5420671B2
JP5420671B2 JP2011530722A JP2011530722A JP5420671B2 JP 5420671 B2 JP5420671 B2 JP 5420671B2 JP 2011530722 A JP2011530722 A JP 2011530722A JP 2011530722 A JP2011530722 A JP 2011530722A JP 5420671 B2 JP5420671 B2 JP 5420671B2
Authority
JP
Japan
Prior art keywords
power supply
vias
lsi
power
tsv
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011530722A
Other languages
English (en)
Other versions
JPWO2011030467A1 (ja
Inventor
雅直 山岡
健一 長田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of JPWO2011030467A1 publication Critical patent/JPWO2011030467A1/ja
Application granted granted Critical
Publication of JP5420671B2 publication Critical patent/JP5420671B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、複数の半導体集積回路がシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いて３次元に集積された半導体装置に関する。
近年、半導体集積回路（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、半導体製造プロセスの微細化に伴い、１枚のチップに集積される回路量が増加するとともに、その回路の性能も向上している。しかし、チップをパッケージに封入し、そのパッケージをボード上に搭載した場合、チップ間の通信距離が長いため通信の性能が低下し、チップ内の性能向上に追いつけない。また、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、今後はこれまでのような１チップ上への集積化による性能向上が必ずしも最適解ではなくなる。
ここで、このチップ間の性能向上を可能とする技術として、複数のチップを３次元に積層し、それぞれのチップ間はシリコン貫通ビアを用いて接続してチップ間通信を行う技術が特許文献１に開示されている。また、信号に用いられる貫通電極のショート不良を発見する技術が特許文献２に紹介されている。
特開２００８−４８５３号公報 特開２００８−９６３１２号公報
上記のように、複数のチップを３次元に積層し、ＴＳＶによりチップ間の通信を行えば、チップ間の通信距離を短縮することが出来、チップ間の通信による性能の劣化を抑えることが可能となる。その場合、チップ内の回路は高速に動作するため各チップが消費する電力は比較的大きく、それぞれのチップに十分に電力を供給する必要がある。従来のように、チップを３次元に集積してない場合には、１チップで消費される電力には限りがあったため、チップを配置しているパッケージ基板との間の配線により電力の供給を行うことが出来た。しかし、３次元にチップを集積した場合には、積層する数が大きくなればなるほど、供給する電力が増大する。従って、電源を供給するためのＴＳＶも大量に準備する必要がある。しかしながら、ＴＳＶを用いた場合には、ＬＳＩのシリコン基板を貫通する穴を開け、チップを貫通する金属配線を形成する必要があるため、貫通ビアの周辺に比較的大規模な回路、たとえばＣＰＵやオンチップメモリを配置することが難しい。従って、大量に準備した電源用のＴＳＶをどのように配置するのが効率的なのかを検討する必要がある。
さらに、３次元にチップを積層する場合、１種類のチップを積層する場合もあれば、複数種、例えばプロセッサチップとメモリチップといった異なるチップを積層する必要がある。この場合に、それぞれのチップに搭載されている回路に最適化した貫通ビアの配置を採用することは困難である。
また、電源供給用のシリコン貫通ビアに不良が発生すると、積層されたＬＳＩは全く動作しなかったり、異常動作が発生したりする。更に、不良の発生数が全体の電極数に対して少数の場合、ＬＳＩの特定の動作状態のみ異常動作が発生する場合もある。従来のＬＳＩの電源テスト手法は、製造時にウェハ表面に出ている電極にプローブを当てることにより検査する手法が取られていた。しかしながらシリコン貫通ビアにより接続された積層ＬＳＩのテスト手法、特にシリコン貫通ビアの接続状態のテスト手法は、従来のテスト手法で想定されていない点が存在する。即ち、従来のシリコン・ウェハ片面のみのデバイステスト手法では、ウェハ表面に出ている電極にプローブを当てることによりテストを行うが、貫通ビアを用いた積層ＬＳＩでは、当然のことだが、積層後にしかテストができない。そうすると、下層にあるＬＳＩの電極が上層にあるＬＳＩにより隠されてしまい、プローブをあてて検査することはできない。また、信号に用いられる貫通電極とＬＳＩ基板との間のショート不良を発見する特許文献２に紹介されている方法は、複数のＬＳＩを積層後に生じる貫通電極の断線不良や貫通電極同士の接触不良等を検出することはできない。断線不良や接触不良が生じると必要十分な電源が供給されなくなり、動作不良が生じるためこれらの不良の有無も検査する必要がある。
更には、積層型半導体装置では、同一構成のチップから積層枚数を変更することで、多種の製品へ展開する。従って、装置外部からテストを行う場合は、積層枚数毎にテスト手順を変更する必要があり、検査工程が煩雑になるという課題がある。
したがって、本発明の目的とするところは、３次元に積層したＬＳＩチップに十分な電力を供給するとともに、異なる種類のチップにおいて共通の貫通ビアの配置を行うことである。また、電源用シリコン貫通ビアのための新しいテスト手法を提案することにある。
本発明の代表的な半導体装置は、以下の通りである。まず電源用貫通ビアの配置に関し、第１の方向に延びる第１及び第２の辺と、第１の方向と交差する第２の方向に延びる第３及び第４の辺とを有する第１半導体基板上に形成された第１回路ブロックと、第１半導体基板と接続され、第１回路ブロックから出力される信号を他の第２半導体基板に形成された第２回路ブロックに伝達する複数の信号線用貫通ビアと、第１回路ブロックに電源を供給するための複数の電源用貫通ビアとを具備し、複数の電源用貫通ビアは、第３の辺及び第４の辺に沿って、第１半導体基板の端に形成され、かつ、第１の方向に複数列形成されることを特徴とする。
また、電源用貫通ビアのテストに関し、ノーマルモードと電力消費モードを有する第１プロセッシング・ユニットと、第１電源テスト回路を有する第１ＬＳＩと、第１ＬＳＩと積層され、ノーマルモードと電力消費モードを有する第２プロセッシング・ユニットと第２電源テスト回路とを有する第２ＬＳＩと、第１ＬＳＩと第２ＬＳＩとを接続し、第１ＬＳＩ及び第２ＬＳＩに動作電圧を供給する電源用貫通ビアとを具備し、電力消費モードにおける第１プロセッシング・ユニットの消費電力は、ノーマルモードにおける第１プロセッシング・ユニットの消費電力より大きく、電力消費モードにおける第２プロセッシング・ユニットの消費電力は、ノーマルモードにおける第２プロセッシング・ユニットの消費電力より大きく、第１電源テスト回路は、第１プロセッシング・ユニットが電力消費モードとなっている場合に、電源用貫通ビアを介して供給される動作電圧の電圧値を測定し、第２電源テスト回路は、第２プロセッシング・ユニットが電力消費モードとなっている場合に、電源用貫通ビアを介して供給される動作電圧の電圧値を測定することを特徴とする。
本発明によれば、積層されたＬＳＩに対し、電源を確実に供給することが可能となる。
本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶおよび回路の配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶおよび回路の配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩの電源配線の概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの電源配線の概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶおよび回路配置の概略図である。 本発明が適用された積層ＬＳＩのＴＳＶおよび回路配置の概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明が適用された積層ＬＳＩのＴＳＶの配置概略図である。 本発明が適用された積層ＬＳＩの断面図である。 本発明に係る半導体装置の断面方向の概念図である。 本発明に係る半導体装置の主要部の構成を示す回路図である。 本発明に係る半導体装置において、搭載する機能ブロックにおける最大電力を模擬させるための回路構造の一部分を示した概略図である。 本発明に係る半導体装置において、電源テストを行う機能ブロックの構成の一実施形態を示した概略図である。 本発明に係る半導体装置における電源テストの手順を示したものである。 本発明に係る半導体装置における電源テスト結果を記録するテーブル構成を示したものである。 本発明に係る半導体装置の電源の構成を示す回路図である。 本発明に係る半導体装置の主要部の構成を示す回路図である。 本発明に係る半導体装置において、電源テストを行う機能ブロックの構成の一実施形態を示した概略図である。 本発明に係る半導体装置における電源テストの手順を示したものである。
＜実施例１−１＞
図１に本発明を用いた３次元に積層するＬＳＩのシリコン貫通ビア（ＴＳＶ）の配置概略図を示す。図１において、黒丸は電源を積層したチップに供給するための電源用ＴＳＶ、白丸は積層したチップ間で信号を伝送する信号線用ＴＳＶである。チップの外周部に電源用のＴＳＶが複数列配置され、その内側に信号線用のＴＳＶが配置されている。このＴＳＶの配置構成を用いて、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が複数搭載されているＣＰＵチップとメモリアレイが搭載されたメモリチップを２枚ずつ積層した場合の断面構造を図２に示す。図２は、図１のチップをＡ−Ａ’で切断した場合の断面である。それぞれのチップ間を接続する電源用ＴＳＶと信号線用ＴＳＶは上下方向に同じ場所に配置されている。ぞれぞれのチップはメタル配線層が下向きに積層され、ＴＳＶは上に積層されているチップの金属配線層に接続され、そこから下に積層されているチップのシリコン層を貫通して下に積層されているチップの金属配線層に接続される。この様子を図７に示す。ここで、一番下のチップは、パッケージ基板と接続する。ここで、一番下のチップはパッケージ基板との間の信号線の距離を短くするためメタル配線層を下向きとし、また、それに合わせてすべてのチップを下向きに積層している。
図３に本発明を用いたＣＰＵチップのＴＳＶの配置とＣＰＵの配置の一例を示す。このＬＳＩチップには、８個のＣＰＵコアＣＰＵ１〜８が集積されている。電源用および信号線用のＴＳＶがチップの周囲に配置され、チップの中央部にＣＰＵが配置されている。このように、ＣＰＵなどの回路ブロックは、ＴＳＶの置かれない領域に配置される。
図４に本発明を用いたメモリチップのＴＳＶの配置とメモリの配置の一例を示す。電源用および信号線用のＴＳＶがチップの周囲に配置され、チップの中央部にメモリアレイであるＲＡＭ１およびＲＡＭ２が配置されている。このように、メモリなどの回路ブロックは、ＴＳＶの置かれない領域に配置される。
ここで、図３及び図４に共通しているのは、第１にチップの最外周に電源用ＴＳＶを複数列配置している点である。このように最外周に電源用ＴＳＶを複数列まとめて配置することで、必要な電力を供給することが可能となる。また、最外周に配置しているため、回路ブロックや信号線用ＴＳＶを内側に自由に配置・配線することが可能となる。第２に、チップの最外周に電源用ＴＳＶを配置し、電源用ＴＳＶと回路ブロックの間に信号線用ＴＳＶを配置している点である。電源用ＴＳＶ及び信号線用ＴＳＶを回路ブロックの外周に配置したのは、回路ブロックが配置できる領域を大きく確保するためであり、また、電源用ＴＳＶより信号線用ＴＳＶを内側に配置したのは、回路ブロックと信号線用ＴＳＶの距離を短くすると共に、後述するように異種チップ間の積層を考慮したものである。
図５にＣＰＵチップとメモリチップをそれぞれ２枚、さらにパッケージ基板にＬＳＩを接続するためのインタフェースチップとパッケージ基板の断面を示す。この図では、ＬＳＩチップとパッケージ基板は金属バンプで接続される。本実施例では、上に積層されるチップの上層の金属配線とＴＳＶが接続され、そのＴＳＶは下に積層されるチップのシリコンを貫通して形成され、下のチップの上層の金属配線と接続される。よって、それぞれのチップの上層の金属配線はＴＳＶに接続される形状に設計される。つまり、図５の例では、２枚のメモリチップが同じ形状で作られている場合には、下側のメモリチップの上層の金属配線はＴＳＶに接続するための構造となっている。通常、ＴＳＶ間のピッチは、数多くのＴＳＶを配置するため、パッケージ基板の配線ピッチより狭い。従って、ここにパッケージ基板と接続するための金属バンプを直接接続することは難しい。よって、最下層のメモリチップとパッケージ基板間にインタフェースチップを挿入し、ＴＳＶと金属バンプに接続可能な形状に金属配線を設計することで、積層されたＣＰＵチップおよびメモリチップとパッケージ基板を接続することが可能となる。即ち、インタフェースチップでは、最上層の配線で外周に設けられたＴＳＶから内側に向けて配線を延ばすことによりバンプ接続用の配線を形成することが可能となる。さらに、この構造をとった場合には、インタフェースチップに、ＤＤＲやＰＣＩなどの信号を外部と接続するためのインタフェースを持つ回路を搭載すれば、個々のメモリチップに外部と接続するためのインタフェース回路を搭載することなく、外部とＤＤＲやＰＣＩなどのプロトコルで通信することが可能となる。また、本発明では、信号用ＴＳＶが電源用ＴＳＶより内側に設けられているためパッケージ基板との接続に用いるバンプと信号用ＴＳＶとの距離を短くすることが可能となる。ＴＳＶと金属バンプのピッチが等しい場合や、同じ金属配線構造でＴＳＶと金属バンプを接続できる場合、または最下層のチップを金属バンプに対応した配線構造と出来る場合には、このインタフェースチップを挿入することなく積層されたＬＳＩチップとパッケージ基板を接続することが可能である。
図６には、本発明を用いたＬＳＩチップのＴＳＶに接続する電源用配線の配置例を示す。電源用配線は、最上層の配線層により第１の方向（本図では左右方向）に延びた電源用配線と、下層の配線により第２の方向（本図では上下方向）に延びた電源用配線で構成され、各交点若しくは任意の交点で上下の電源用配線を接続し、メッシュ状に配線される。ここで、チップの最外周部には電源用ＴＳＶのみが配置されるため、金属配線に関しても電源用の配線で占めることが可能となり、抵抗値を下げることが可能となる。チップの中央部を通る電源用配線は、２本中１本等、間隔をあけて通すように構成される。これにより、電源用ＴＳＶの内側に設けられた信号線用ＴＳＶの信号配線を容易に通すことが可能となる。また、ＴＳＶに接続する金属配線層は、ＴＳＶの上側に接続するためにチップの上層配線に必要な上に、シリコンを貫通したＴＳＶの下側に接続するためにチップの下層配線に必要となる。チップの下層配線は、通常配線にも使用されるため、動作回路が置かれる領域の占有率はなるべく下げたいという要求がある。本発明のように、チップ外周部に電源用ＴＳＶを配置すれば、ＴＳＶに接続する部分に関しては電源配線の密度を高くし、ＣＰＵ回路などの動作回路を配置する部分に関しては電源配線の密度を低くして、信号配線を通すことが可能となる。
図７に、本発明を用いたＬＳＩチップおよびパッケージ基板、ＴＳＶ、金属バンプの接続を示す断面図を示す。ＴＳＶは、上に積層されるチップの上層の金属配線に接続され、下に積層されるチップのシリコン部分を貫通しそのチップの下層の金属配線に接続される。各バンプは、最下層に積層されているチップの上層の金属配線とパッケージ基板を接続している。
図８（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。ＬＳＩの電源には、接地電位電源であるＶＳＳと高い電位の電源であるＶＤＤが存在する。それぞれ用のＴＳＶを交互に配置することで、それぞれの電源間の容量を大きくすることが可能となり、電源の安定性を向上することが可能となる。また、図８（ｂ）に、電源用ＴＳＶと最上層の電源用配線との接続関係を示す。本図では、電源用ＴＳＶの間にＶＳＳとＶＤＤの２本の電源配線が通っている。なお、本図では、ＴＳＶおよび電源線の配置を明確化になるよう、ＴＳＶを大きく示しているため、配線およびＴＳＶが高い密度で配置されているように見える。しかし、実際にはＴＳＶの密度は低く、配線を容易に通すことが出来る。例えば、５０ｕｍピッチで直径１０ｕｍのＴＳＶを配置することが可能であり、この場合にはＴＳＶ間に４０ｕｍのスペースをとることができ、ＴＳＶ間に容易に複数の電源配線を配置することが可能である。また、電源線と電源用ＴＳＶを接続部分において、電源線を太くし、凸状とする。これにより、確実に電源線と電源用ＴＳＶを接続することが可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給することが可能となる。また、電源用ＴＳＶを複数列配置することによって、複数チップが積層されて多くの電流が消費される積層ＬＳＩに大電流を供給することが可能となる。
＜実施例１−２＞
図９に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＡは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＢは例えばメモリが搭載されたメモリチップである。メモリチップ等は比較的消費電力が低いため、電源用のＴＳＶの数は少なくすることが可能である。よって、電源用のＴＳＶはチップＡの方がチップＢよりも多くなっている。また、チップＡとチップＢでは、別チップとの通信に必要な信号線用のＴＳＶ数は異なっている。図１０は、図９のチップをＢ−Ｂ’で切断した場合の断面である。チップの左および上半面では、それぞれのチップ間を接続する電源用ＴＳＶと信号線用ＴＳＶは上下方向に同じ場所に配置されており、さらに右および下半面のＴＳＶはチップＢの接続に関しては存在していない。このように、最外周に電源用ＴＳＶ、その内側に信号用ＴＳＶを配置しているため、チップの２辺の位置をそろえて配置し、電源用および信号線用ＴＳＶの位置を揃えることで、異なる大きさのチップを積層することが可能となる。また、同様の考え方で、１辺を揃えれば、さらに規模の小さいチップを積層することも可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、チップ外周部に電源用ＴＳＶを配置することによって、大きさの異なるＬＳＩを積層した場合に、電源を供給するＴＳＶを容易に配置することが可能となる。
＜実施例１−３＞
図１１に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＡは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＣは例えばメモリが搭載されたメモリチップである。メモリチップ等は比較的消費電力が低いため、電源用のＴＳＶの数は少なくすることが可能であり、電源用のＴＳＶはチップＡの方がチップＢよりも多くなっている。また、本実施例では、実施例１−２とは異なり、信号用ＴＳＶの数を等しくできる。これは、電源用ＴＳＶを最外周に複数列配置しているため、大きなチップの電源用ＴＳＶの一部を小さいチップに接続しないことで、信号用ＴＳＶの位置を併せることが可能となっている。よって、この場合には、チップＡとチップＣで信号線用のＴＳＶの位置を揃える必要がある。
図１２は、図１１のチップをＣ−Ｃ’で切断した場合の断面である。それぞれのチップ間を接続する信号線用ＴＳＶは上下方向に同じ場所に配置されている。それに対して、電源用のＴＳＶは大きい電力を供給する必要のあるチップＡ上には存在するがチップＣ上には存在しない部分がある。このように、信号線用ＴＳＶの位置を揃えれば、異なる大きさで信号線の数が等しいチップを積層することが可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、チップ外周部に電源用ＴＳＶを配置することによって、大きさの異なるＬＳＩを積層した場合に、電源を供給するＴＳＶを容易に配置するとともに通信用のＴＳＶを異なるチップ間で同数配置することが可能となる。
＜実施例１−４＞
図１３に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＡは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＤは例えばメモリが搭載されたメモリチップである。チップＡおよびチップＤともに同様に外周部分に電源用のＴＳＶおよび信号線用のＴＳＶを配置する必要があるチップを積層する必要がある場合には、チップＡとチップＤ間で電源配線および信号配線を接続するためにインタフェースチップを挿入する必要がある。
図１４は、インタフェースチップを含んだ、図１３のチップをＤ−Ｄ’で切断した場合の断面である。チップＡとチップＤでは、電源用および信号線用のＴＳＶが上下方向に同じ位置に配置されていない。そのため、間にインタフェースチップが挿入され、その部分で上下のチップＡとチップＤの電源配線および信号線を接続している。このように、異なる大きさを持ち、さらに電源線や信号線のＴＳＶの異なるチップを積層する場合には、インタフェースチップを挿入して積層することによって、それぞれの電源および信号線を接続することが可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、チップ外周部に電源用ＴＳＶを配置することによって、大きさの異なるＬＳＩを積層した場合に、すべてのチップにほぼ同等の電流を供給することが可能となる。
＜実施例１−５＞
図１５（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。チップ最外周のＴＳＶにＶＤＤを割り当て、その内側のＴＳＶにＶＳＳが割り当てられている以外は、実施例１−１と同等である。このように、同じ役割を持つ電源を隣り合って配置することにより、電源配線とＴＳＶを接続するパターンを容易に作ることが可能となる。即ち、図１５（ｂ）に示すように、各電源用ＴＳＶの間にＶＤＤ若しくはＶＳＳの電源配線のいずれか一方を配線すればよく、図８と比較して、電源線の本数を少なくすることができる。よって、１本あたりの電源線を太くすることが可能となり、抵抗値を下げることが可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、ＴＳＶのＶＤＤとＶＳＳへの割り当てを外周部から固定することによって、１つのＴＳＶ列に対して１本の電源線を通すことが可能となり、電源線の幅を大きく取ることが可能となる。
＜実施例１−６＞
図１６（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。この例では、チップ外周の４列に電源線用のＴＳＶが割り当てられている例を示している。このチップでは、近傍の４つのＴＳＶに同じ種類の電源、つまりＶＤＤおよびＶＳＳが割り当てられ、それらが千鳥格子状に配置されている。また、それ以外の構成に関しては、実施例１−１と同様である。この構成をとった場合には、電源用のＴＳＶの数をＶＤＤとＶＳＳで揃えることが可能になるとともに、例えば一つのＴＳＶが製造時に破壊されるなどのなんらかの理由で動作しない状態となった場合にも周りに同種類の電源用のＴＳＶが配置されているため、電流の集中が起きない。つまり、この構成をとることで、製造時の破壊等に強い電源用ＴＳＶ配置が可能となる。更に本実施例では、実施例１−５と同様に、各電源用ＴＳＶの間にＶＤＤ若しくはＶＳＳのいずれか一方の電源線を配線すればよく（図１６（ｂ））、１本の電源線を太くすることが可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、ＴＳＶのＶＤＤとＶＳＳへの割り当てを複数ＴＳＶでまとめることによって、製造時の破壊等に強い電源用ＴＳＶを形成することが可能であると共に、１つのＴＳＶ列に対して１本の電源線を通すことが可能となり、電源線の幅を大きく取ることが可能となる。
＜実施例１−７＞
図１７には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。この例では、チップ外周の４列に電源線用のＴＳＶが割り当てられている例を示している。このチップでは、横方向に並ぶ同一の行のＴＳＶには同じ種類の電源、つまりＶＤＤおよびＶＳＳが割り当てられている。また、それ以外の構成に関しては、実施例１−１と同様である。この構成をとった場合には、電源用のＴＳＶの数をＶＤＤとＶＳＳで揃えることが可能となるとともに、ＴＳＶが接続される電源配線層をＴＳＶに沿ってチップの横方向に並べることが可能となる。ＴＳＶに接続される電源配線層の構成を図１８に示す。図に示すとおり、同じ種類の電源、ＶＤＤとＶＳＳが同一行状に並ぶため、電源用の金属配線をストライプ状に配置することが容易となる。特に、今までの実施例では、電源用ＴＳＶの間に電源線を配線していたが、本実施例では、同種の電源が左右方向に並ぶため、電源用ＴＳＶの間に配線するのではなく、電源用ＴＳＶ上に、配線することが可能となり、更に電源線を太くすることが可能となる。言い換えれば、上述の実施例では、電源配線と電源用ＴＳＶとを接続するために、電源線の一部を太くした凸型形状とする必要があるが、本実施例では、電源用ＴＳＶのすべてを包含する（電源用ＴＳＶより太い）配線とすることが可能となり、凸型形状を形成する必要がない。また、この配線層は、ＴＳＶの上面に接続するチップ上層の配線層であるとともに、シリコンを貫通したＴＳＶが接続するチップの下層の配線層の様子を示している。実際には、チップの下層の配線層は、ＴＳＶが突き抜ける形なるため、他の実施例においては、上述の凸型形状を設けることにより、下層においても電源用ＴＳＶとの接続が可能となる。しかしながら、凸型形状とＴＳＶの位置を合わせる必要があるため、位置ずれ等を考慮する必要がある。一方、本実施例では、電源線をＴＳＶより太くしているため、凸型形状が不要で、配線のどの部分と接触してもよいことになり、下層の配線層での電源線と電源用ＴＳＶの接続が容易となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、横方向に配置されるＴＳＶの供給する電源種を揃えることで、電源を供給する電源配線をＴＳＶ上に配置することが可能となる。
＜実施例１−８＞
図１９（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。この例では、チップ外周の４列に電源線用のＴＳＶが割り当てられている例を示している。また、このチップでは、高い電源電圧ＶＤＤＨと低い電源電圧ＶＤＤＬおよび接地電位電源ＶＳＳを持つ構成を示している。このチップでは、近傍の４つのＴＳＶに同じ種類の電源、つまりＶＤＤＨ、ＶＤＤＬおよびＶＳＳが割り当てられ、それらが千鳥格子状に配置されている。また、ＴＳＶの数は、ＶＤＤＨ用のＴＳＶの個数とＶＤＤＬ用のＴＳＶの個数を加えた数がＶＳＳと等しくなっている。これは、ＶＤＤＨおよびＶＤＤＬから供給された電流はＶＳＳを経由して流れる必要があるため、電流容量によってＴＳＶの個数が決められているためである。この構成をとった場合には、電源用のＴＳＶの数をＶＤＤＨとＶＤＤＬを加えた数とＶＳＳの数で揃えることが可能となるとともに、例えば一つのＴＳＶが製造時に破壊されるなどのなんらかの理由で動作しない状態となった場合にもまわりに同種類の電源用のＴＳＶが配置されているため、電流の集中が起きない。つまり、この構成をとることで、製造時の破壊等に強い電源用ＴＳＶ配置が可能となる。また、この実施例では、電源の種類が３種類の場合の例を示しているが、同様の考え方で４種類以上の電源を持つ場合にも対応可能である。さらに、本実施例では４つのＴＳＶをまとめて千鳥格子状に並べる例を示したが、２ｘ３の６つや３ｘ３の９つのＴＳＶごとにまとめて千鳥格子状に並べる構成も可能となる。
また、ＶＤＤＨ又はＶＤＤＬ用のＴＳＶは、左右方向若しくは上下方向に対し、同一行（列）に配置されている。よって、図１９（ｂ）に示されるように各電源用ＴＳＶの間には、ＶＤＤＨ，ＶＤＤＬ，ＶＳＳの電源線のうち、いずれか１本のみを配線すればよく、電源線を太くすることが可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。また、３種類の電源種を固めて配置することで、１つのＴＳＶ列に対して１本の電源線を通すことが可能となり、電源線の幅を大きく取ることが可能となる。
＜実施例１−９＞
図２０（ａ）には、本発明を用いたＬＳＩの電源用ＴＳＶの割り当て図を示す。この例では、チップ外周の４列に電源線用のＴＳＶが割り当てられている例を示している。また、このチップでは、高い電源電圧ＶＤＤＨと低い電源電圧ＶＤＤＬおよび接地電位電源ＶＳＳを持つ構成を示している。このチップでは、近傍の４つのＴＳＶにＶＤＤ側およびＶＳＳ側の電源が割り当てられ、それらが千鳥格子状に配置されている。また、ＴＳＶの数は、ＶＤＤＨ用のＴＳＶの個数とＶＤＤＬ用のＴＳＶの個数を加えた数がＶＳＳと等しくなっている。これは、ＶＤＤＨおよびＶＤＤＬから供給された電流はＶＳＳを経由して流れる必要があるため、電流容量によってＴＳＶの個数が決められているためである。さらに、ＶＤＤＨはＶＤＤＬよりも高い電位を供給しているため多くの電流を供給する必要があると考えられるため、電流容量を揃えるために、ＶＤＤＨにＶＤＤＬよりも多くのＴＳＶが割り当てられている。また、図２０（ｂ）に示されるように、ＴＳＶに隣接する最上層の電源配線はＶＤＤＨおよびＶＳＳに割り当てられ、それぞれのＴＳＶから配線で接続される。また、最上層の１層下のＴＳＶに隣接する電源配線はＶＤＤＨ、ＶＤＤＬおよびＶＳＳに割り当てられ、それぞれのＴＳＶから配線で接続される。この構造を持つことによって、３種類以上ある電源用のすべてのＴＳＶから各電源配線に接続することが可能となる。本図では、ＴＳＶに隣接する電源配線のみ図示したが、実際にはＴＳＶ間には十分のスペースがあるため、追加の配線層が配置されている。たとえば、最上層にはＶＤＤＨおよびＶＳＳの配線層のみ図示しているが、その間にＶＤＤＬの配線や、ＶＤＤＨおよびＶＳＳの余分な配線を配置することで、電源配線の抵抗を下げることは可能である。また、本実施例では、電源の種類が３種類の場合の例を示しているが、同様の考え方で４種類以上の電源を持つ場合にも対応可能である。さらに、本実施例では４つのＴＳＶをまとめて千鳥格子状に並べる例を示したが、２ｘ３の６つや３ｘ３の９つのＴＳＶごとにまとめて千鳥格子状に並べる構成も可能となる。その場合には、さらに細かくＶＤＤＨとＶＤＤＬの比率を設定することも可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
＜実施例１−１０＞
図２１に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＡは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＥは例えばメモリが搭載されたメモリチップである。基本的には、実施例１−２と同じ考え方に基づくが、この例では、チップＥの大きさがチップＡの約１／４となっている場合の例を示す。この場合、チップＡの外周部に電源用のＴＳＶを配置し、その上部の同じ位置にチップＥのＴＳＶを配置して積層することによって、異なる面積のチップを積層することが可能となる。
図２２は、図２１のチップをＥ−Ｅ’で切断した場合の断面である。それぞれのチップ間を接続する電源用および信号線用ＴＳＶは上下方向に同じ場所に配置されている。このように、信号線用ＴＳＶの位置を揃えれば、異なる大きさで信号線の数が等しいチップを積層することが可能となる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
＜実施例１−１１＞
図２３に、本発明を用いて、複数の種類のチップを積層する場合のＴＳＶの配置概略図を示す。この構成では、実施例１同様電源用ＴＳＶをチップ外周部に配置するとともに、信号線用ＴＳＶは実施例１と異なり、チップ中央部に配置している。
図２４は、図２３のチップをＦ−Ｆ’で切断した場合の断面である。この例では、ＣＰＵを複数搭載したＣＰＵチップを２枚と、メモリを搭載したメモリチップを２枚積層した構成を示している。それぞれのチップ間を接続する電源用および信号線用ＴＳＶは上下方向に同じ場所に配置されている。
さらに、ＣＰＵチップ内での各ＣＰＵ回路の配置構成例を図２５に示す。このチップにはＣＰＵが８個搭載され、外周部には電源用ＴＳＶが配置されている。さらにチップ中央部のＣＰＵが配置されていない部分に信号線用ＴＳＶが配置されている。図２６にはメモリチップ内での各メモリの配置構成例を示す。メモリチップにおいてもＣＰＵチップと同様、チップ中央部にメモリ回路が配置され、その中でメモリ回路が置かれていない部分に信号線用ＴＳＶが配置されている。この構成では、チップ外周部に電源配線用ＴＳＶを配置することで必要な電流供給能力を確保し、さらに内部回路の隙間に信号線用のＴＳＶを配置することでチップ内を有効に利用して信号線用ＴＳＶを配置することが可能となる。さらに、内部の動作回路の近傍に信号線用のＴＳＶを配置することが可能となるため、信号線を通して通信を行う際の性能が向上する。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
＜実施例１−１２＞
図２７に、本発明を用いて、複数の種類のチップを積層する場合のＴＳＶの配置概略図を示す。この構成では、実施例１−１と異なり、チップの左右の外周部に電源用のＴＳＶを複数列配置し、その内側に信号線用のＴＳＶを複数列配置している。積層されたチップはすべて同様のＴＳＶ配置の構成をしている。この構成では、実施例１−１と異なり、チップの上下側の外周部にはＴＳＶが配置されていない。内部の回路の形状が縦に長く、外周部に近い場所まで内部回路を置く必要がある場合には、本実施例の構成をとることで、チップ面積を縮小することが可能となる。
また、図２７は面積がほぼ等しいチップを積層する場合について示したが、小さい面積のチップを複数積層する場合に、本実施例の構成が有利となる場合がある。この場合のＴＳＶの配置例と、それぞれのチップの概略図を図２８に示す。この例では、チップＧが面積の大きいチップを、チップＨがチップＧの面積の約１／８の面積のチップを示している。チップＧでは左右方向のチップ外周部にＴＳＶを配置している。そのＴＳＶと同じ位置に、小さい面積のチップが複数積層されている。本実施例の構成では、このように例えば１／８の面積のチップを８枚積層する場合には、実施例１−２の構成よりも配置効率が高くなる。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
＜実施例１−１３＞
図２９に、本発明を用いて、複数の種類のチップを積層する場合のＴＳＶとチップ間の通信に用いられるコイルの配置概略図を示す。実施例１−１〜１−１２では、チップを３次元に積層した場合に、チップ間の信号通信にＴＳＶを用いる例を示した。本実施例では、チップ間の通信に、コイルによる誘導結合通信を用いる場合の構成例を示す。この構成では、チップの外周部に電源用のＴＳＶを複数列配置している。さらに、チップの中央部にはそれぞれのチップの動作回路、たとえばＣＰＵやメモリが配置されるが、その上層の配線を用いて、チップ貫通信用のコイルが形成される。
図３０は、図２９のチップをＩ−Ｉ’で切断した場合の断面である。この例では、ＣＰＵを複数搭載したＣＰＵチップを２枚と、メモリを搭載したメモリチップを２枚積層した構成を示している。それぞれのチップ間を接続する電源用のＴＳＶは上下方向に同じ場所に配置され、さらにチップ間の通信を行う通信用コイルも上下方向に同じ場所に配置される。
このように、チップ外周部に電源用のＴＳＶを配置すれば、チップ間の通信にＴＳＶを用いない場合には、チップ中央部に動作回路とチップ間通信に用いる回路を配置することが可能となり、チップ内の領域を有効に利用して、積層チップ用の回路を配置することが可能となる。さらに、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
＜実施例１−１４＞
図３１に、本発明を用いて、異なる大きさのチップを３次元に積層する場合のＴＳＶの配置概略図を示す。チップＪは例えばＣＰＵが複数搭載されたＣＰＵチップ、チップＡは例えばメモリが搭載されたメモリチップである。メモリチップ等の比較的消費電力が低いチップに関しては、電源用のＴＳＶの数は少なくすることが可能であり、逆にＣＰＵチップ等の電力が大きいチップに関しては、電源用のＴＳＶの数が多く必要となる。また、チップＡとチップＪで必要な信号線用ＴＳＶの数は等しい。
図３２は、図３１のチップをＪ−Ｊ’で切断した場合の断面図である。それぞれのチップ間を接続する信号線用ＴＳＶは上下方向に同じ場所に配置されている。それに対して、電源用のＴＳＶは大きい電力を供給する必要のあるチップＪ上には存在するがチップＡ上には存在しない部分がある。このように、信号線用ＴＳＶの位置を揃えれば、異なる大きさで信号線の数が等しいチップを積層することが可能となる。さらに、本構成では、大きいチップＪが小さいチップＡ上配置されているため、チップＪ下のチップＡが存在しない領域は、絶縁層等を充填する必要がある。また、本構成では、積層チップの上側に電力の大きいチップが積層されているため、ワイヤボンディング等によって、電力消費量の大きいチップ側から電源を供給する必要がある。
以上のように、本発明を用いると、３次元に積層されるＬＳＩチップに電源を供給し、さらに異種のＬＳＩチップを積層することが可能となる。
次に電源用のＴＳＶに不良が発生したか否かをテストする手法について説明する。以下、説明するテスト手法は、実施例１に記載される発明以外の構成についても適用可能である。しかし、実施例１に記載される発明のように外周部に多数の電源用のＴＳＶを配置した場合、一つのＴＳＶに不良があったとしても積層型ＬＳＩ全体としては十分動作可能な場合があり、これから説明する発明は、このような状況をも考慮できるため、特に有用となる。
＜実施例２−１＞
図３３は、本発明の実施例２に係る半導体装置の積層断面図と不良の発生の様相を示したものである。
本形態においては、半導体集積回路ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃが、この順でパッケージ基板ＰＫＣＢの上方に積層された構成を示している。３つのＬＳＩは、それぞれ回路実装面を下向き（フェイス・ダウン）に積層される。最下層のＬＳＩ＿Ａは、半田バンプＢＭＰを介してパッケージ基板ＰＫＣＢと電気的に接続され、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃは、マイクロバンプＭＢＭＰとシリコン貫通ビアＴＳＶを介して下層のＬＳＩと電気的に接続される。
ＴＳＶ＿ＶＳＳは、接地電位を各チップに供給するためのシリコン貫通ビアであり、ＴＳＶ＿ＶＤＤは電源電位を各チップに供給するためのシリコン貫通ビアである。ＴＳＶ＿ＶＳＳ、ＴＳＶ＿ＶＤＤは、それぞれ各ＬＳＩで同一の位置に配置されており、マイクロバンプＭＢＭＰを介して、上下のチップを電気的に接続する。即ち、ＬＳＩ＿Ｂは、ＬＳＩ＿Ａを介して電源の供給を受け、ＬＳＩ＿ＣはＬＳＩ＿Ｂを介して電源の供給を受ける。また、ＬＳＩ＿Ａはパッケージ基板ＰＫＣＢを介して外部から電源の供給を受ける。
ここで、例えば図３３のＴＳＶ＿ＶＳＳ、ＴＳＶ＿ＶＤＤにおいて、Ｘで示した部分全てに断線が発生した場合、ＬＳＩ＿ＡおよびＬＳＩ＿Ｂには電源が供給されるが、ＬＳＩ＿Ｃには電源が供給されないため、ＬＳＩ＿Ｃは動作しない。また、図３３におけるＸで示した部分において接触不良が発生し抵抗値が上昇していた場合、ＬＳＩ＿Ｃにおいて大電力を消費する処理を行おうとすると、その処理が電力不足のため正しく動作しない可能性がある。これは、Ｘで示した部分の一部において断線していた場合も、同様の事象が発生する可能性がある。本実施例に係る積層ＬＳＩは、このような断線もしくは接触不良による電源不良を検出する電源テスト手段を提供する。
図３３において、電源テスト制御回路ＰＴＥＳＴ＿ＣＴＲＬは、積層ＬＳＩパッケージの電源テストシーケンスを制御するための機能ブロックであり、最下層のＬＳＩ＿Ａに搭載される。電源テスト回路ＰＴＥＳＴは、搭載されたＬＳＩ単体の電源テストを実行するための機能ブロックであり、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃに搭載される。ＰＴＥＳＴは、ＰＴＥＳＴ＿ＣＴＲＬからの制御信号により各ＬＳＩの電源テストを実行する。
ＴＳＶ＿ＳＩＧは、ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃとの間で、データ通信を行うための信号用のシリコン貫通ビアである。
ＴＳＶ＿ＴＲＥＱ、ＴＳＶ＿ＳＣＫ、ＴＳＶ＿ＴＤＩ（ＴＳＶ＿ＴＤＩ＿Ａ、ＴＳＶ＿ＴＤＩ＿Ｂ、ＴＳＶ＿ＴＤＩ＿Ｃ）、ＴＳＶ＿ＴＤＯ（ＴＳＶ＿ＴＤＯ＿Ｂ、ＴＳＶ＿ＴＤＯ＿Ｃ）は、電源テストに用いられる信号用シリコン貫通ビアである。ＴＳＶ＿ＴＲＥＱとＴＳＶ＿ＳＣＫは、それぞれＰＴＥＳＴ＿ＣＴＲＬから出力された信号をＰＴＥＳＴへ伝送するためのシリコン貫通ビアであり、ＴＳＶ＿ＴＲＥＱはＰＴＥＳＴが行う電源テストを制御するために用いられ、ＴＳＶ＿ＳＣＫは電源テスト結果を読み出すクロック信号をＰＴＥＳＴに与えるシリコン貫通ビアである。ＴＳＶ＿ＴＤＩとＴＳＶ＿ＴＤＯは、他のシリコン貫通ビアと異なり、シリコン貫通ビアがＬＳＩ内部で電気的に分離されている。即ち、ＴＳＶ＿ＴＤＯ＿ＣはＴＳＶ＿ＴＤＩ＿Ｂと、ＴＳＶ＿ＴＤＯ＿ＢはＴＳＶ＿ＴＤＩ＿Ａと、電気的に接続された構成を取る。
図３４は、図３３におけるＬＳＩ＿ＡとＬＳＩ＿Ｂとに実装される機能ブロックの論理的な構成と接続の一実施の形態を示したものである。なお、図３４において、ＬＳＩ＿Ｃの論理的な構成と接続とは図示されないが、ＬＳＩ＿Ｂと同一である。また、ＴＳＶ＿ＳＩＧ、ＴＳＶ＿ＴＲＥＱ、ＴＳＶ＿ＳＣＫ、ＴＳＶ＿ＴＤＩ、ＴＳＶ＿ＴＤＯは、図３３における同一の符号で示された電極と同一のものを示し、破線は電気的な接続があることを示す。
図３４において、ＬＳＩ＿Ａは、演算命令の実行処理部であるプロセッシング・ユニットＰＵ＿Ａ０と、積層ＬＳＩ間の通信インタフェースである３ＤＩと、外部デバッガや外部テスタなどと接続可能なテストアクセスポートＴＡＰと、外部のデバイスバスにアクセスするためのローカルバスコントローラＬＢＳＣと、図３３で示した積層ＬＳＩパッケージの電源テストシーケンスを制御するためのＰＴＥＳＴ＿ＣＴＲＬと、ＬＳＩ＿Ａ内部の機能ブロック間を接続するオンチップ・インタコネクトＯＣＩ＿Ａとを備える。ＰＴＥＳＴ＿ＣＴＲＬには、電源テスト結果を格納するためのテスト結果テーブルＲＳＬＴ＿ＴＢＬを備える。また、ＬＳＩ＿Ａは、ＬＢＳＣを介して外部の不揮発メモリＮＶＭＥＭと接続する。不揮発メモリＮＶＭＥＭには、電源テストシーケンスが記載された電源テストプログラムＰＴＥＳＴＰＲＯＧなどが記憶される。
ＬＳＩ＿Ｂは、演算命令の実行処理部であるプロセッシング・ユニットを４つ（ＰＵ＿Ｂ０、ＰＵ＿Ｂ１、ＰＵ＿Ｂ２、ＰＵ＿Ｂ３）と、特定の演算処理や制御処理を行う機能モジュールＩＰ＿Ｂ０およびＩＰ＿Ｂ１と、積層ＬＳＩ間の通信インタフェースである３ＤＩと、固定の記憶素子の配列などで構成された読み出し専用メモリＲＯＭと、ＬＳＩ＿Ｂ内部の機能ブロック間を接続するオンチップ・インタコネクトＯＣＩ＿Ｂと、動作モード制御部ＭＤ＿ＣＴＲＬと、図３３に示したＬＳＩ＿Ｂの電源テストを制御するためのＰＴＥＳＴと、を備える。ＭＤ＿ＣＴＲＬは、動作モードを設定するためのレジスタＭＤＲＥＧを備える。読み出し専用メモリＲＯＭには、最大電力消費プログラムＭＡＸＰＰＲＯＧが記憶されている。
ＬＳＩ＿Ｂは、通常の処理を実行する他に、電源供給用シリコン貫通ビアの不良を検出する為のＬＳＩ＿Ｂに搭載されるプロセッシング・ユニットや機能モジュールを全て活性化させて最大電力を消費する動作を模擬する機構を備えることを特徴とする。以下、この機構を最大電力消費機構と呼び、これについて詳細に説明する。なお、本明細書における「最大電力消費」とは、そのプロセッシング・ユニット若しくは機能モジュールの論理的に考えられる最も大きく電力を消費することを意味するものでなく、所定の期間における平均消費電力が、通常動作時（ノーマルモードにおいて、通常のプログラムを処理する動作時）より大きくなる状態を言う。
最大電力消費機構の動作開始・終了はＰＴＥＳＴによって制御される。ＰＴＥＳＴがテスト要求信号ＴＲＥＱをアサートすると、ＭＤ＿ＣＴＲＬは内部のレジスタＭＤＲＥＧ内の特定のビット（電力消費モード遷移ビット）に１を書き込む。また、ＰＴＥＳＴがテスト要求信号ＴＲＥＱをネゲートすると、ＭＤ＿ＣＴＲＬはＭＤＲＥＧ内の電力消費モード遷移ビットに０を書き込む。
ＭＤ＿ＣＴＲＬは、ＭＤＲＥＧ内の電力消費モード遷移ビットの内容に応じて、電力消費モード遷移要求信号ＭＡＸＰＲＥＱのアサート／ネゲートを切り替える。ＭＤ＿ＣＴＲＬが電力消費モード遷移要求信号ＭＡＸＰＲＥＱをアサートすることにより、プロセッシング・ユニットＰＵ＿Ｂ０〜ＰＵ＿Ｂ３と機能モジュールＩＰ＿Ｂ０・ＩＰ＿Ｂ１とは電力消費モードに遷移する。一方、ＭＤ＿ＣＴＲＬがＭＡＸＰＲＥＱをネゲートすると、電力消費モード遷移前の状態に復帰する。
プロセッシング・ユニットＰＵ＿Ｂ０〜ＰＵ＿Ｂ３は、電力消費モードに遷移すると、オンチップ・インタコネクトＯＣＩ＿Ｂを介して、最大電力消費プログラムＭＡＸＰＰＲＯＧを読み出し専用メモリＲＯＭからロードして実行する。最大電力消費プログラムには、プロセッシング・ユニットが内包する全てもしくは大部分の回路ブロックを活性化させる処理を定義しておく。これは例えば、特定命令シーケンスをループ実行することにより実現できる。この最大電力消費プログラムを実行することにより、プロセッシング・ユニットは最大電力消費動作を行う。この最大電力消費動作では、ノーマルモードに比べ定常的により多くの回路ブロックが活性化されるため、所定の期間においてはノーマルモードにおける消費電力より大きな電力を消費する。
機能モジュール（ＩＰ＿Ｂ０・ＩＰ＿Ｂ１）は、電力消費モードに遷移すると、内部に予め設定された最大電力消費動作を行う。これは、機能モジュールが実現しうる処理の中で最も処理負荷が重い内容を実行することなどで実現できる。しかし、このような処理に他のＬＳＩとの通信が必要となる場合は、以下に述べるような特定の動作モードを内部に備え、その動作モードに遷移することで最大電力消費動作を行う。
機能モジュールが備える最大電力消費動作を行うための特定の動作モードの一実施の形態を説明する。図３４において、ＩＰ＿Ｂ０・ＩＰ＿Ｂ１が他のＬＳＩとの通信を必要とするような機能ブロック、例えば積層ＬＳＩ外部との通信を行うイーサネット・インタフェースブロックなどの場合、受信側のイーサネット・インターフェースが受信可能な状態となっているかは不明であり、また通信インタフェース３ＤＩＣなどを介した外部入出力ピンまでの通信経路も動作しているか不明であるため、通常の通信を行ってしまう上述の方法では最大の電力を消費させる動作をさせることができない。その場合、例えば内包するフリップ・フロップの全てもしくは大部分を活性化することで、最大電力を消費する動作を模擬する。これは次のような方法で実現する。図３５は、このような機能ブロックにおいて、最大電力を模擬させるための回路構造の一部分を示した概略図である。
図３５において、ＦＦはフリップ・フロップであり、ＣＬＯＧＩＣは組み合わせ論理によって構成された回路ブロックであり、ＲＮＤＧＥＮは擬似乱数発生器であり、ＳＥＬは制御信号に応じて二つの入力から出力を選択するセレクタ回路である。ＭＡＸＰＲＥＱは、前述の電力消費モード遷移要求信号であり、ＣＬＫは動作クロック信号である。ＭＡＸＰＲＥＱがネゲート、つまり通常動作においては、各フリップ・フロップＦＦから動作クロック信号ＣＬＫのサイクル毎に出力される信号は、組み合わせ論理ＣＬＯＧＩＣによって演算され、次のステージのフリップ・フロップＦＦに入力される。このとき、信号遷移がなかった回路部分や、演算に使用していない回路ブロックが存在すると、機能モジュールＩＰ＿Ｂ０全体の消費電力は最大とはならない。一方、ＭＡＸＰＲＥＱがアサート、つまり電力消費モードにおいては、各フリップ・フロップＦＦの出力が近傍のフリップ・フロップの入力に直接接続され、即ちフリップ・フロップＦＦ全体で１つのチェーン状の構成をとる。そして、このフリップフロップチェーンの始点は、擬似乱数発生器ＲＮＤＧＥＮに接続される。この電力消費モードにおいては、動作クロック信号ＣＬＫのサイクル毎にフリップフロップチェーンに順次乱数列が入力されることになり、各フリップ・フロップＦＦおよび組み合わせ論理回路ＣＬＯＧＩＣの全てもしくは大部分が常に信号が遷移する状態となる。機能モジュールにおける消費電力は、フリップ・フロップ動作のためのクロック供給に要する電力と、組み合わせ論理回路ＣＬＯＧＩＣの信号遷移に要する電力が大部分を占めるため、このようにフリップフロップチェーンによって乱数的に動作させることで、ＩＰ＿Ｂ０全体が活性化し消費電力が最大値となる動作を模擬することが可能となる。
このようにして、フリップ・フロップＦＦの大部分を活性化する状態の消費電力は、機能ブロックの通常動作の消費電力より大きくなる場合が多いが、強制的に機能ブロックを電力消費動作状態にさせることが可能であるため、供給電源の検査という観点からは確実性の高いテストが実施できる。なお、このフリップ・フロップをチェーン状に接続する構成は、従来のＬＳＩテスト設計によって組み込まれていることが多く、それを流用して構成しても良い。また、このフリップフロップチェーンを利用して最大消費電力を模擬する動作を、プロセッシング・ユニットＰＵ＿Ｂ０〜ＰＵ＿Ｂ３に適用しても良い。
以上のようにして、ＬＳＩ＿Ｂ内に搭載される機能ブロックＰＵ＿Ｂ０〜ＰＵ＿Ｂ３、ＩＰ＿Ｂ０・ＩＰ＿Ｂ１の全てが、消費電力が最大となる動作を行うことにより、ＬＳＩ＿Ｂは最大電力消費状態となる。このとき、３ＤＩを介した積層ＬＳＩ間の通信は発生しない。
このように、本発明に係る積層ＬＳＩにおいては、シリコン貫通ビアを介して電源が供給されるＬＳＩ＿Ｂが、ＬＳＩ＿Ｂが実現する動作の中で最大の電力を消費する状態を、他のＬＳＩやパッケージ外部にアクセスすることなく実現する動作機構を備えることを特徴とする。
本実施例に係る積層ＬＳＩにおいて、この動作機構を用いて、電源供給用シリコン貫通ビアの接続不良を判定する方法を以下に示す。
図３３において、積層ＬＳＩ外部からＰＫＣＢおよびＬＳＩ＿Ａ上のＴＳＶ＿ＶＤＤを介したＬＳＩ＿Ｂへの電源電位の供給経路においては、ＴＳＶ＿ＶＤＤが持つ固有の抵抗値などから決まる寄生抵抗が存在する。この寄生抵抗によって、ＬＳＩ＿Ｂの動作時に電源供給経路上を流れる電流量に応じて、ＬＳＩ＿Ｂの電源電位は積層ＬＳＩ外部から与えた電位より降下する。ＬＳＩによって定まる所定の電源電位を下回ると、トランジスタのスイッチング速度の低下による誤動作の発生や、トランジスタが正常にスイッチングしないといった不具合が生じる。そこで、通常は、設計時にＬＳＩ＿Ｂで消費される電力を見積もり、この電源電位の降下が十分小さくなるようにＴＳＶ＿ＶＤＤを多数設けるため、動作時のＬＳＩ＿Ｂの電源電位は所定の値まで上昇する。
ここで、ＬＳＩ＿Ｂに電源を供給するＴＳＶ＿ＶＤＤの一部もしくは全てに断線もしくは接触不良が発生していた場合、電源供給経路の寄生抵抗値が上昇し、設計時に見積もられた所定の電源電位より降下する。即ち、ＬＳＩ＿Ｂの動作時に、電源電位が所定の値を上回っていれば、電源供給用シリコン貫通ビアに断線および接触不良が発生していない、もしくは発生していてもＬＳＩ＿Ｂの動作に影響しないと判断できる。そこで、本実施例に係る積層ＬＳＩにおいては、最大電力消費機構によりＬＳＩ＿Ｂの電力を最大にした状態、即ちＬＳＩ＿Ｂへの電源供給経路に最大の電流が流れた状態で、ＬＳＩ＿Ｂ上の電源電位が所定の値まで上昇しているか電圧モニタで判定することで、電源供給用シリコン貫通ビアの不良をテストする。
一方、ＬＳＩ＿Ｂ上の電源電位が平均的に所定の電源電位まで上昇していても、回路の特定箇所の動作により、一時的もしくは局所的な電圧降下が引き起こされて、ＬＳＩ＿Ｂが誤動作する場合がある。このような一時的もしくは局所的な電圧降下を測定する電圧モニタを実装することは困難なことが多い。そこで、本実施例に係る積層ＬＳＩにおいては、最大電力消費動作状態において、このような一時的もしくは局所的な電圧降下の発生によって回路の誤動作が発生していないか判定するために、ＬＳＩ＿Ｂ内に搭載される回路の中で最もタイミング制約が厳しい論理経路（クリティカル・パス）が正しく動作しているか判定するディレイ・モニタを更に備える。通常、半導体集積回路ＬＳＩを積層する前の段階で、それぞれの半導体集積回路ＬＳＩ単体で動作テストを行い、動作不良が生じないことを確認する。従って、最大電力動作機構を作動させた状態で、ＬＳＩ＿Ｂ内のクリティカル・パスに誤動作が発生した場合は、その原因は、積層時にＬＳＩ＿Ｂに電源を供給するシリコン貫通ビアにおける接続不良が生じたものと考えられる。なお、ディレイ・モニタは必要に応じて設ければよく、電圧モニタのみで動作不良を検出可能であれば設ける必要はない。逆に、ディレイ・モニタによりクリティカル・パスが正しく動作していることのみでテストしてもよく、この場合、ディレイ・モニタのみ設けてもよい。
このようにして、ＬＳＩ＿Ｂの電源電位およびクリティカル・パスの動作チェックを行うことにより、ＬＳＩ＿Ｂの電源供給用シリコン貫通ビアにおける接続不良のテストを行うことが可能となる。なお、ＬＳＩ＿Ｃも同様の特徴を備えることは言うまでもない。
図３６は、図３４におけるＬＳＩ＿Ｂの電源テストを行うＰＴＥＳＴの構成の一実施形態を示したものである。図３６において、ＰＴＥＳＴは、電源テスト制御ブロックＴＥＳＴＣＴＲＬと、ディレイ・モニタＤＥＬＡＹＭＯＮと、電圧モニタＶＭＯＮと、ＤＥＬＡＹＭＯＮとＶＭＯＮのそれぞれ内部の値を取り込むシフトレジスタＳＨＩＦＴＲＥＧとを備える。また、ＴＳＶ＿ＴＲＥＱ、ＴＳＶ＿ＳＣＫ、ＴＳＶ＿ＴＤＩ、ＴＳＶ＿ＴＤＯは、それぞれ図３４に示した信号と同一のものを示す。
電源テスト制御ブロックＴＥＳＴＣＴＲＬは、電源テストの開始・終了を制御する機能ブロックである。電源テストには、上述のように電源電位および回路動作のチェックが必要である。まず、ＴＥＳＴ＿ＣＴＲＬは、ＴＳＶ＿ＴＲＥＱがアサートされると、テスト要求信号ＴＲＥＱをアサートする。同時に、ＴＥＳＴ＿ＣＴＲＬは、ディレイ・モニタＤＥＬＡＹＭＯＮと電圧モニタＶＭＯＮとを稼動させ、ＬＳＩ＿Ｂの動作状態の測定を行う。
シフトレジスタＳＨＩＦＴＲＥＧは、ＴＳＶ＿ＳＣＫから周期サイクル信号が入力されていない場合は、それぞれ接続されたモニタブロック（ディレイ・モニタＤＥＬＡＹＭＯＮもしくは電圧モニタＶＭＯＮ）から入力される値を内部のレジスタに記録する。一方、ＴＳＶ＿ＳＣＫから周期サイクル信号が入力されると、内部のレジスタの値を１ビットずつ上位にシフトさせ、最上位ビットを外部にＯＵＴ端子に出力し、最下位ビットにＩＮ端子から入力された値を付与する。
電圧モニタＶＭＯＮは、ＬＳＩ＿Ｂ内に供給される電圧を測定するブロックである。これは、例えばリングオシレータと、カウンタ回路などを組み合わせることにより構成する。電圧モニタＶＭＯＮは、次のように動作する。まず、電圧モニタＶＭＯＮに接続されるシフトレジスタＳＨＩＦＴＲＥＧには、予め測定前に電圧モニタＶＭＯＮが測定でき得る最大電圧値を記録する。測定動作中の電圧モニタＶＭＯＮは、ＬＳＩの電圧値を周期的に測定する。また、その測定値と、電圧モニタＶＭＯＮに接続されるシフトレジスタＳＨＩＦＴＲＥＧに記録されている値（記録値）とを比較し、測定値が記録値を下回った場合は、その測定値をシフトレジスタＳＨＩＦＴＲＥＧに記録する。即ち、測定動作が終了すると、その測定動作期間における電圧最小値がシフトレジスタＳＨＩＦＴＲＥＧに記録されている状態になる。
ディレイ・モニタＤＥＬＡＹＭＯＮは、ＬＳＩ＿Ｂ内に搭載される回路の中で最もタイミング制約が厳しい論理経路（クリティカル・パス）が正しく動作するか判定するブロックである。これは、例えばクリティカル・パスを模倣する回路構成と、その演算結果の正否を判定する回路などにより構成する。ディレイ・モニタＤＥＬＡＹＭＯＮは、測定動作期間中に一度でもクリティカル・パス模倣回路の演算結果に不正が発生した場合、接続されるシフトレジスタＳＨＩＦＴＲＥＧに、ディレイ不正が発生したことを記録する。搭載されるＬＳＩの供給電圧値が低下してＬＳＩの誤動作が発生する場合、大半の原因はクリティカル・パスの誤動作である。即ち、クリティカル・パス模倣回路のディレイ不正を判定することにより、ＬＳＩ＿Ｂの電源不良による誤動作を検査できる。
以上のように、ＰＴＥＳＴにより、電源テストの開始および終了を制御することに加えて、テスト期間における搭載ＬＳＩの電圧値の測定、および電源不良の影響による誤動作検査を行うことが可能となる。
図３７は、図３３における積層ＬＳＩの電源テスト手順の一形態を示す。本形態は、積層ＬＳＩの起動時に電源テストを実行する手順である。テストの手順は、（１）ＰＵ＿Ａ０による電源テストプログラムの読み込み、（２）ＰＵ＿Ａ０による電力テストプログラムの実行、（３）電源テスト結果の処理の３段階に分かれる。
まず、（１）において、積層ＬＳＩに電源が投入されると（パワーオン）、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃに搭載されるプロセッサユニット（ＰＵ＿Ｂ０〜ＰＵ＿Ｂ３、ＰＵ＿Ｃ０〜ＰＵ＿Ｃ３）および機能モジュール（ＩＰ＿Ｂ０、ＩＰ＿Ｂ１、ＩＰ＿Ｃ０、ＩＰ＿Ｃ１）は待機状態となり、ＬＳＩ＿Ａに搭載されるＰＵ＿Ａ０のみ動作を開始する。ここで言う、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃの待機状態とは、ＬＳＩ＿Ａの動作およびＬＳＩ＿Ｂ・ＬＳＩ＿Ｃそれぞれに搭載されるＰＴＥＳＴの動作を妨げない状態を指す。具体的には、クロック供給停止もしくは電源遮断など実動作を停止させる状態などが望ましい。これらは、電源供給用のシリコン貫通ビアの品質に特に依存しない状態であるからである。
ＰＵ＿Ａ０は動作を開始すると、ＬＳＩ＿Ａ上のローカルバスコントローラＬＢＳＣを介して外部の不揮発メモリＮＶＲＡＭから、電源テストプログラムＰＴＥＳＴＰＲＯＧを読み込む。ここで読み込むとは、特に内部のメモリやメインメモリにプログラムをロードすることに限定せず、ＰＵ＿Ａ０のプログラムカウンタが指すアドレスをＰＴＥＳＴＰＲＯＧに設定することを意味する。
次に、（２）において、ＰＵ＿Ａ０は電源テストプログラムを実行する。まず、ＰＵ＿Ａ０は、オンチップ・インタコネクトＯＣＩ＿Ａを介して、ＰＴＥＳＴ＿ＣＴＲＬを制御し、次の（２−１）および（２−２）に示す電源テストシーケンスを開始する。
（２−１）において、ＰＴＥＳＴ＿ＣＴＲＬは電源テストシーケンスが開始すると、ＴＳＶ＿ＴＲＥＱ信号をアサートする。ＴＳＶ＿ＴＲＥＱ信号は、シリコン貫通ビアを介して積層されるＬＳＩ＿ＢとＬＳＩ＿Ｃとに備えられるＰＴＥＳＴへと伝播する。すると、上述したように、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃに搭載されるプロセッシング・ユニット（ＰＵ＿Ｂ０〜ＰＵ＿Ｂ３もしくはＰＵ＿Ｃ０〜ＰＵ＿Ｃ３）や機能モジュール（ＩＰ＿Ｂ０・ＩＰ＿Ｂ１もしくはＩＰ＿Ｃ０・ＩＰ＿Ｃ１）を電力消費モードへ遷移し、また同時に各ＬＳＩ上のＰＴＥＳＴにおいて電源電位の測定および誤動作検査が開始される。この状態を電源テストとし、電源テストは電源テストプログラムによって定められる所定の期間継続して実施される。ここで、ＬＳＩ＿Ｂ及びＬＳＩ＿Ｃの電源テストは、並行して実行するほうがよい。テスト時間の短縮化ができることはもちろんだが、ＬＳＩ＿ＢとＬＳＩ＿Ｃが貫通ビアで電源が供給されているためである。即ち、ＬＳＩ＿ＢとＬＳＩ＿Ｃは、電源の供給元が同じであり、ＬＳＩ＿Ｂで多くの電力を消費すると、ＬＳＩ＿Ｃに電源を供給する貫通ビアでは電圧降下が起こる可能性がある。一方、上述したとおり、電源用ＴＳＶでは、一部に接触不良・断線不良があったとしても、その他の正常なＴＳＶで十分な電力が供給できる場合がある。従って、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃ単体でテストした場合は、他の正常な電源用ＴＳＶを介して十分な電力が供給されてしまい、テストを行ったとしてもパスしてしまうことがある。しかしながら、通常動作時では、ＬＳＩ＿ＢとＬＳＩ＿Ｃは並列して動作することが多い。よって、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃを並行して電力消費モードにてテストすることにより、各ＬＳＩでの電力消費も考慮したテストを行うことが可能となる。
次に（２−２）において、ＰＵ＿Ａ０は電源テスト結果の読み出しを行う。ここでは、まず、ＰＵ＿Ａ０は、ＰＴＥＳＴ＿ＣＴＲＬを制御し、ＴＳＶ＿ＴＲＥＱ信号をネゲートする。すると、ＬＳＩ＿ＢおよびＬＳＩ＿Ｃに搭載されるプロセッシング・ユニット（ＰＵ＿Ｂ０〜ＰＵ＿Ｂ３もしくはＰＵ＿Ｃ０〜ＰＵ＿Ｃ３）や機能モジュール（ＩＰ＿Ｂ０・ＩＰ＿Ｂ１もしくはＩＰ＿Ｃ０・ＩＰ＿Ｃ１）を電力消費モードから元の状態（待機状態）に復帰する。続いて、ＰＵ＿Ａ０は、ＰＴＥＳＴ＿ＣＴＲＬを制御し、ＴＳＶ＿ＳＣＫに周期サイクル信号を発生させる。ＴＳＶ＿ＳＣＫは、シリコン貫通ビアを介して積層されるＬＳＩ＿ＢとＬＳＩ＿Ｃとに備えられるＰＴＥＳＴへと伝播される。すると、図３６に示したように、各ＰＴＥＳＴ内のシフトレジスタＳＨＩＦＴＲＥＧに記録されている値が、ＴＳＶ＿ＴＤＩ・ＴＳＶ＿ＴＤＯを介して、１ビットずつシリアル状にＬＳＩ＿ＡのＰＴＥＳＴ＿ＣＴＲＬへと出力される。即ち、ＰＵ＿Ａ０は、周期サイクル信号を所定の期間継続することで、ＰＴＥＳＴによって検査された積層するＬＳＩ＿ＢとＬＳＩ＿Ｃとの最低電源電位およびディレイ不正判定結果を、下層にあるＬＳＩから順番に、ＰＴＥＳＴ＿ＣＴＲＬへと読み出すことが可能である。このように、シフトレジスタＳＨＩＦＴＲＥＧに記録されている結果を、チェーン状に順次読み出すことにより、電源テストに用いられるシリコン貫通ビアの数を減らすことが可能となる。更に、積層順にテスト結果を読み出すことが出来るため、図３３に示したようにＬＳＩ＿Ｃがシリコン貫通ビアの電源不良により動作していない場合でも、ＬＳＩ＿Ｂの結果を取り出すことが可能となる。また、読み出されるシリアル状のビット列において、それぞれのＬＳＩでのテスト結果が記録されている箇所は、積層の順番によって自ずと決定される。これにより、詳細は（３）において後述するが、テスト結果と各ＬＳＩを対応付ける処理を、ＬＳＩ＿Ａ単体で行うことが可能である。
（３）において、ＰＵ＿Ａ０は、ＰＴＥＳＴ＿ＣＴＲＬに読み出されたテスト結果の解析処理を行う。前述のように、読み出されたビット列は、各ＬＳＩでの電源測定値とクリティカル・パスのディレイ不正判定結果が、積層順に格納されている。ＰＵ＿Ａ０は、各ＬＳＩにおいて、電源測定値が所定の閾値以下である場合と、ディレイ不正が発生している場合とを解析し、それぞれのどちらかが発生している場合は、そのＬＳＩに搭載されるプロセッシング・ユニットおよび機能モジュールは使用不能であると判定する。こうした解析処理の結果は、ＰＴＥＳＴ＿ＣＴＲＬ内のテスト結果テーブルＲＳＬＴ＿ＴＢＬに記録する。
なお、図３７において（２−２）の処理と（３）の処理とが行われる期間は、明確に別に記載されているが、本発明はこれに限定するものではない。即ち、（３）の処理を、（２−２）と並行して行うことで、ＰＴＥＳＴ＿ＣＴＲＬにテスト結果を格納するための記憶領域を減らすことが可能となり、また、並行動作により処理時間の短縮も期待できる。
以上のような手順を経ることにより、積層ＬＳＩに搭載されるプロセッシング・ユニットおよび機能モジュールのうち、使用可能なものがテスト結果テーブルＲＳＬＴ＿ＴＢＬに記録される。この、テスト結果テーブルＲＳＬＴ＿ＴＢＬの記録形態の一例を図３８に示す。図３８において示される表のように、テスト結果テーブルＲＳＬＴ＿ＴＢＬには、使用可能なプロセッシング・ユニットおよび機能モジュールが、使用可能な場合は対応ビットを「１」、使用不可能な場合は対応ビット「０」と記録される。
また、図３７においては、積層ＬＳＩの起動時に電源テストを行った後、通常のプログラムの実行を行う。本形態において、ＰＵ＿Ａ０が積層ＬＳＩ全体のタスクを管理し、テスト結果テーブルＲＳＬＴ＿ＴＢＬを参照しながら、使用可能なプロセッシング・ユニットおよび機能モジュールにタスクを割り付けてゆく処理を示している。なお、ここで言うタスクとは、プロセッシング・ユニットもしくは機能モジュールが実行する処理全般を指す。
以上、本発明を実施の形態に従って具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、図３４において、ＬＳＩ＿ＡとＬＳＩ＿Ｂは異なる構成のＬＳＩを用いているが、全て同一の構成を持つＬＳＩを積層する場合も想定される。この場合、各ＬＳＩ上に入力パッドを備えたＰＴＥＳＴ＿ＣＴＲＬを予め実装しておく。このＰＴＥＳＴ＿ＣＴＲＬは入力パッドに何も接続されない場合は非活性状態、設置電位を与えた場合にのみ活性状態になるよう構成する。ＬＳＩを積層後、最下層のＬＳＩ、即ちパッケージ基板ＰＫＣＢと接続されているＬＳＩのみ、ＰＴＥＳＴ＿ＣＴＲＬに接続された入力パッドにワイヤボンディングなどにより接地電位を与えてＰＴＥＳＴ＿ＣＴＲＬを活性化させ、その他のＬＳＩ上のＰＴＥＳＴ＿ＣＴＲＬに接続された入力パッドは解放して不活性化させる。このような構成を取ることで、最下層のＬＳＩのみＰＴＥＳＴ＿ＣＴＲＬを動作させることが可能となり、図３７に示したテスト手順を変更することなく電源テストを行うことが可能である。
図３６において、ＰＴＥＳＴには電圧モニタＶＭＯＮおよび、ディレイ・モニタＤＥＬＡＹＭＯＮは、それぞれ１つずつ搭載されている様相が図示されているが、ＰＴＥＳＴに複数の電圧モニタＶＭＯＮやディレイ・モニタＤＥＬＡＹＭＯＮを搭載しても良い。一般に、ＬＳＩの各箇所において電源変動は異なる。従って、電圧モニタＶＭＯＮやディレイ・モニタＤＥＬＡＹＭＯＮを複数搭載し、搭載ＬＳＩ上の多数の箇所における電源電位やディレイ不正を測定することにより、電源供給用のシリコン貫通ビアの不良による影響を、より正確にテストすることが可能となる。なお、当然のことながら、電圧モニタＶＭＯＮやディレイ・モニタＤＥＬＡＹＭＯＮに接続されるシフトレジスタＳＨＩＦＴＲＥＧも複数搭載する。この場合も、シフトレジスタＳＨＩＦＴＲＥＧのチェーン状に接続することで、図３７に示したテスト手順を変更することなく電源テストを行うことが可能である。
図３７のテスト手順においては、ＬＳＩ＿Ａ上のＰＵ＿Ａ０が電源テストプログラムを実行することにより、積層ＬＳＩの電源テストを行ったが、本発明はこれに限定するものではない。例えば、外部デバッガや外部テスタを用いて、図３４におけるＴＡＰを介して直接ＰＴＥＳＴ＿ＣＴＲＬを制御することにより電源テストプログラムを実行することが可能となる。これにより、特に不揮発性メモリＮＶＲＡＭを積層ＬＳＩに接続する必要がない。従って、製造におけるパッケージ後などのタイミングで電源テストを行うことが可能となり、テストコストの削減が見込まれる。
＜実施例２−２＞
次に、図３３における電源供給用のシリコン貫通ビアで短絡による不良が発生している場合について言及する。具体的には、図３３においてＴＳＶ＿ＶＤＤもしくはＴＳＶ＿ＶＳＳの間で電気的な接続が発生してしまう不良に相当する。
図３９は、本発明による第２の実施形態に係る積層ＬＳＩにおける、電源供給構成の一実施の形態を模式的に示した概略構成図である。以下、図３９の説明において、「＊＊」と記載された部分は、Ａ０、Ｂ０などで示される符号を全て示すものとする。
ＶＤＤ＿ＳＷ＿Ａ０、ＶＤＤ＿ＳＷ＿Ａ１、ＶＳＳ＿ＳＷ＿Ａ０、ＶＳＳ＿ＳＷ＿Ａ１、ＶＤＤ＿ＳＷ＿Ｂ０、ＶＤＤ＿ＳＷ＿Ｂ１、ＶＳＳ＿ＳＷ＿Ｂ０、ＶＳＳ＿ＳＷ＿Ｂ１は、それぞれ、二つの端子間の導通・遮断を制御する導通スイッチであり、例えばＭＯＳトランジスタスイッチと制御回路の組み合わせで構成される。
ＶＤＤ＿Ａは、ＬＳＩ＿Ａにおける電源電位を与える配線であり、ＶＳＳ＿Ａは、ＬＳＩ＿Ａにおける接地電位を与える配線である。ＶＤＤ＿ＳＴＡＣＫは、ＬＳＩ＿Ａ上にあって、ＬＳＩ＿Ａの上方に積層されるＬＳＩへ電源電位を与えるための配線であり、ＶＳＳ＿ＳＴＡＣＫは、ＬＳＩ＿Ａ上にあって、ＬＳＩ＿Ａの上方に積層されるＬＳＩへ電源電位を与えるための配線である。ＶＤＤ＿ＡおよびＶＤＤ＿ＳＴＡＣＫ、ＶＳＳ＿ＡおよびＶＳＳ＿ＳＴＡＣＫは、図では示されないが、パッケージ基板ＰＫＣＢを介して、それぞれ外部から電源電位および接地電位が供給されている。なお、このように、ＰＵ＿Ａ０の電源配線と、積層されるＬＳＩへ電源を与える配線を別にすることで、シリコン貫通ビア形成の不良により、電源供給用のシリコン貫通ビアに短絡が発生していた場合でも、ＰＵ＿Ａ０のみ動作させることが可能となる。なお、図３９では、ＰＵ＿Ａ０のみ図示されているが、ＬＳＩ＿Ａ上に搭載される全ての機能ブロックはＶＤＤ＿ＡおよびＶＳＳ＿Ａを電源配線とするように構成する。
ＶＤＤ＿Ｂ０は、ＬＳＩ＿ＢにおけるＰＵ＿Ｂ０に電源電位を与える配線であり、ＶＳＳ＿Ｂ０は、ＰＵ＿Ｂ０に接地電位を与える配線である。この対応関係と同様に、ＶＤＤ＿＊＊は、ＰＵ＿＊＊に電源電位を与える配線であり、ＶＳＳ＿＊＊は、ＰＵ＿＊＊に接地電位を与える配線を示す。
ＴＳＶ＿ＶＤＤ＿Ｃ０は、ＶＤＤ＿Ｃ０とＶＤＤ＿ＳＷ＿Ｂ０とを電気的に接続するシリコン貫通ビアおよびマイクロバンプで形成された配線である。また、ＶＤＤ＿ＳＷ＿Ｂ０は、ＶＤＤ＿Ｂ０と電気的に接続されている。同様に、ＴＳＶ＿ＶＤＤ＿Ｃ１は、ＶＤＤ＿Ｃ１とＶＤＤ＿ＳＷ＿Ｂ１とを、ＴＳＶ＿ＶＳＳ＿Ｃ０はＶＳＳ＿Ｃ０とＶＳＳ＿ＳＷ＿Ｂ０とを、ＴＳＶ＿ＶＳＳ＿Ｃ１はＶＳＳ＿Ｃ１とＶＳＳ＿ＳＷ＿Ｂ１とを、それぞれ電気的に接続しており、ＶＤＤ＿ＳＷ＿Ｂ１とＶＤＤ＿Ｂ１、ＶＳＳ＿ＳＷ＿Ｂ０とＶＳＳ＿Ｂ０、ＶＳＳ＿ＳＷ＿Ｂ１とＶＳＳ＿Ｂ１は電気的に接続されている。
ＴＳＶ＿ＶＤＤ＿Ｂ０は、ＶＤＤ＿Ｂ０とＶＤＤ＿ＳＷ＿Ａ０とを電気的に接続するシリコン貫通ビアとマイクロバンプとで形成された配線である。また、ＶＤＤ＿ＳＷ＿Ａ０は、ＶＤＤ＿ＳＴＡＣＫと電気的に接続されている。同様に、ＴＳＶ＿ＶＤＤ＿Ｂ１はＶＤＤ＿Ｂ１とＶＤＤ＿ＳＷ＿Ａ１とを、ＴＳＶ＿ＶＳＳ＿Ｂ０はＶＳＳ＿Ｂ０とＶＳＳ＿ＳＷ＿Ａ０とを、ＴＳＶ＿ＶＳＳ＿Ｂ１はＶＳＳ＿Ｂ１とＶＳＳ＿ＳＷ＿Ａ１とを、それぞれ電気的に接続しており、ＶＤＤ＿ＳＷ＿Ａ１とＶＤＤ＿ＳＴＡＣＫ、ＶＳＳ＿ＳＷ＿Ａ０およびＶＳＳ＿ＳＷ＿Ａ１とＶＳＳ＿ＳＴＡＣＫは電気的に接続されている。
ＴＳＶ＿ＶＤＤ＿Ｂ０とＴＳＶ＿ＶＳＳ＿Ｂ０とが、シリコン貫通ビア形成の不良などにより電気的に短絡していた場合について説明する。この場合、導通スイッチ（ＶＤＤ＿ＳＷ＿＊＊、ＶＳＳ＿ＳＷ＿＊＊）の全てが、それぞれ導通状態にある場合は、ＬＳＩ＿Ａより上方に積層されているＬＳＩで電源配線は短絡を起こしていることになり、電源電位が所定の値まで上昇しなかったり、積層ＬＳＩに過剰な電流が流入したりする。そのため、ＰＵ＿Ｂ０、ＰＵ＿Ｂ１、ＰＵ＿Ｃ０、ＰＵ＿Ｃ１は全て動作させることが不可能であったり、過剰な電力を消費したりすることになる。
ここで、ＶＤＤ＿ＳＷ＿Ａ０とＶＳＳ＿ＳＷ＿Ａ０とを遮断状態にした場合、ＴＳＶ＿ＶＤＤ＿Ｂ０およびＴＳＶ＿ＶＳＳ＿Ｂ０とが短絡していても、電源を供給する経路が存在しなくなるため、電源短絡は発生しない。これにより、ＶＤＤ＿Ｂ０、ＶＳＳ＿Ｂ０、ＶＤＤ＿Ｃ０、ＶＳＳ＿Ｃ０にはそれぞれ電位が供給されないため、ＰＵ＿Ｂ０およびＰＵ＿Ｃ０は動作させることができないが、その他のＰＵ＿Ａ０、ＰＵ＿Ｂ１、ＰＵ＿Ｃ１は動作させることが可能となる。
同様にして、ＴＳＶ＿ＶＤＤ＿Ｂ１とＴＳＶ＿ＶＳＳ＿Ｂ１とが短絡している場合はＶＤＤ＿ＳＷ＿Ｂ１とＶＳＳ＿ＳＷ＿Ｂ１とを、ＴＳＶ＿ＶＤＤ＿Ｃ０とＴＳＶ＿ＶＳＳ＿Ｃ０とが短絡している場合はＶＤＤ＿ＳＷ＿Ｃ０とＶＳＳ＿ＳＷ＿Ｃ０とを、ＴＳＶ＿ＶＤＤ＿Ｃ１とＴＳＶ＿ＶＳＳ＿Ｃ１とが短絡している場合はＶＤＤ＿ＳＷ＿Ｃ１とＶＳＳ＿ＳＷ＿Ｃ１とを、それぞれ遮断状態にすることで、積層ＬＳＩの一部のプロセッシング・ユニットを動作させることが可能となる。また、ＴＳＶ＿ＶＳＳ＿Ｂ０とＴＳＶ＿ＶＤＤ＿Ｂ１というように、異なるプロセッシング・ユニットの電源を供給しているシリコン貫通ビアが電気的に短絡している場合は、ＶＤＤ＿ＳＷ＿Ａ０とＶＳＳ＿ＳＷ＿Ａ０の組、もしくはＶＤＤ＿ＳＷ＿Ａ１とＶＳＳ＿ＳＷ＿Ａ１の組のどちらか一方を遮断状態にすれば良い。
このように、本実施例に係る積層ＬＳＩは、電源を供給するシリコン貫通ビア群に短絡が発生していた場合、それを遮断状態にすることで救済することを特徴とする。
なお、初期状態においてそれぞれの導通スイッチ（ＶＤＤ＿ＳＷ＿＊＊、ＶＳＳ＿ＳＷ＿＊＊）が導通状態であると、電源供給用のシリコン貫通ビアに短絡があった場合は、積層ＬＳＩの電源投入時に電源短絡状態で起動することとなる。従って、これらの導通スイッチの初期状態は遮断状態であることが望ましい。シリコン貫通ビアの短絡テストが完了した後に、それぞれの導通スイッチの導通・遮断状態を設定する。この短絡テストの手順については後述する。また、図３９において、ＴＳＶ＿ＶＤＤ＿＊＊およびＴＳＶ＿ＶＳＳ＿＊＊は、それぞれ１本の配線として図示されているが、これが複数のシリコン貫通ビアとマイクロバンプで形成される場合がある場合も、同様にして短絡状態を救済できることは言うまでもない。
図４０は、本発明による第２の実施形態に係る積層ＬＳＩにおいて、図３３におけるＬＳＩ＿ＡとＬＳＩ＿Ｂとに実装される機能ブロックの論理的な構成と接続の一実施の形態を示したものであり、図３４と対比される図である。図４０において、ＬＳＩ＿Ｂは、プロセッシング・ユニットをＰＵ＿Ｂ０〜ＰＵ＿Ｂ３の４つが具備しているが、図３９に記載されていないＰＵ＿Ｂ２、ＰＵ＿Ｂ３については、図３９におけるＰＵ＿Ｂ０、ＰＵ＿Ｂ１と同様の電源供給経路を持つものとする。なお、図４０において、図３４と対応する部分については同一符号を付し、その詳細な説明は繰り返さない。図４０において、図３４で示される構成と異なる点は、以下の通りである。
図４０において、ＬＳＩ＿Ａは、外部から積層ＬＳＩに電源を供給するレギュレータＲＥＧＵＬＡＴＯＲから割込み信号を受信する割込みコントローラＩＮＴＣを備える。レギュレータＲＥＧＵＬＡＴＯＲは、積層ＬＳＩに所定の値を超える過剰な電流が流入した場合は、割込みコントローラＩＮＴＣに対して割込み信号を入力する。これにより、ＬＳＩ＿ＡのＰＵ＿Ａ０は電源の短絡があったことを検知できる。
ＬＳＩ＿Ｂは、ＰＴＥＳＴおよびＭＤ＿ＣＴＲＬに代わり、ＰＴＥＳＴ＿Ｂ０、ＰＴＥＳＴ＿Ｂ１、ＰＴＥＳＴ＿Ｂ２、ＰＴＥＳＴ＿Ｂ３の４つの電源テストを行う機能ブロックを備え、それぞれＰＴＥＳＴ＿Ｂ０はＰＵ＿Ｂ０に、ＰＴＥＳＴ＿Ｂ１はＰＵ＿Ｂ１というように、特定のプロセッシング・ユニットに接続されている。
なお、ここでは、プロセッシング・ユニット毎に１つの電源テスト機能ブロックが接続されている場合を示しているが、これに限定するものではない。複数のプロセッシング・ユニットが電源を供給される配線を共有する場合は、その共有しているグループ毎に電源テスト機能ブロックを具備する構造であれば良い。
図４１は、図４０におけるＰＵ＿Ｂ０、ＰＵ＿Ｂ１、ＰＴＥＳＴ＿Ｂ０、ＰＴＥＳＴ＿Ｂ１との間の接続構成を示したものである。図３６に示されるＰＴＥＳＴと、ＰＴＥＳＴ＿Ｂ０およびＰＴＥＳＴ＿Ｂ１との間で異なる点は、ＴＳＶ＿ＴＲＥＱ＿Ｉ信号がＰＴＥＳＴ＿Ｂ０内のシフトレジスタＳＨＩＦＴＲＥＧに入力され、シフトレジスタＳＨＩＦＴＲＥＧに入力された値がＴＥＳＴＣＴＲＬに入力される点である。また、ＰＴＥＳＴ＿Ｂ０のシフトレジスタＳＨＩＦＴＲＥＧの出力は、ＰＴＥＳＴ＿Ｂ１のシフトレジスタに入力される。このようにシフトレジスタをチェーン状に構成することにより、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫから周期サイクル信号を入力すると、ＴＳＶ＿ＴＲＥＱ＿Ｉに入力されている値がＰＴＥＳＴ＿Ｂ３のシフトレジスタＳＨＩＦＴＲＥＧ取り込まれ、これまでＰＴＥＳＴ＿Ｂ３内のシフトレジスタＳＨＩＦＴＲＥＧに記録されていた値が、ＰＴＥＳＴ＿Ｂ２内のシフトレジスタＳＨＩＦＴＲＥＧに取り込まれる。同様に、電圧モニタＶＭＯＮおよびディレイ・モニタＤＥＬＡＹＭＯＮの値を記録するシフトレジスタＳＨＩＦＴＲＥＧもチェーン状に構成される。また、図４１には示されないが、ＰＵ＿Ｂ２に接続されるＰＴＥＳＴ＿Ｂ２やＰＵ＿Ｂ３に接続されるＰＴＥＳＴ＿Ｂ３も同様の構成であり、ＰＴＥＳＴ＿Ｂ３内のシフトレジスタＳＨＩＦＴＲＥＧの値は、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫの周期サイクル信号によって、ＴＳＶ＿ＴＲＥＱ＿Ｏを介して上方に積層されるＬＳＩ＿Ｃへと、もしくはＴＳＶ＿ＴＤＯ＿Ｂを介して下方に積層されるＬＳＩ＿Ａへと伝播される。
また、ＰＴＥＳＴ＿Ｂ０内のＴＥＳＴＣＴＲＬは、接続されているシフトレジスタＳＨＩＦＴＲＥＧの値に応じて、接続されるプロセッシング・ユニットＰＵ＿Ｂ０に対して、電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ０のアサート／ネゲートを切り替える。即ち、このシフトレジスタＳＨＩＦＴＲＥＧ内の値が「１」の場合は、プロセッシング・ユニットＰＵ＿Ｂ０に対して電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ０をアサートする。これにより、ＰＵ＿Ｂ０は実施例１で述べた電力消費モードに遷移する。また、この構成はＰＴＥＳＴ＿Ｂ１においても同様である。
以上のような構成により、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫの周期サイクル信号に対応してＴＳＶ＿ＴＲＥＱ＿Ｉから所定のビット列を入力することで、ＬＳＩ＿Ｂに搭載されるプロセッシング・ユニットＰＵ＿Ｂ０〜ＰＵ＿Ｂ３において任意の組み合わせのプロセッサを電力消費モードで動作させることが可能となる。
図４２は、本実施の形態において、ＬＳＩ＿Ｂにおける電源供給用のシリコン貫通ビアの短絡テストを行う手順の一例を示したものである。まず、初期状態においては、ＰＴＥＳＴ＿Ｂ０〜ＰＴＥＳＴ＿Ｂ３内のシフトレジスタＳＨＩＦＴＲＥＧ内の値は「０」と設定しておき、また図３９における電源スイッチＶＤＤ＿ＳＷ＿＊＊、ＶＳＳ＿ＳＷ＿＊＊は全て遮断状態に設定する。このため、ＬＳＩ＿Ｂ上のＰＵ＿Ｂ０〜ＰＵ＿Ｂ３には電源が供給されず停止状態で起動する。従って、ＴＳＶ＿ＶＤＤ＿＊＊およびＴＳＶ＿ＶＳＳ＿＊＊において短絡不良が存在する場合でも、積層ＬＳＩは短絡不良の影響を受けずに起動することができる。一方、ＬＳＩ＿Ａ上にあるＰＵ＿Ａ０は、ＶＤＤ＿Ａ、ＶＳＳ＿Ａを介して電源が供給されるため、動作可能な状態で起動する。
次に、まず図３９における電源スイッチＶＤＤ＿ＳＷ＿Ａ０およびＶＳＳ＿ＳＷ＿Ａ０の遮断を解除する。すると、ＰＵ＿Ｂ０が起動し、このＰＵ＿Ｂ０のみ電源テストが実行可能な状態となる。ここで、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫの周期サイクル信号に応じて、ＴＳＶ＿ＴＲＥＱ＿Ｉより「１」を１周期のみ入力する。次のＴＳＶ＿ＴＲＥＱ＿ＳＣＫのサイクルにおいて、ＰＴＥＳＴ＿Ｂ０内のＳＨＩＦＴＲＥＧに信号「１」が書き込まれ、ＰＵ＿Ｂ０に対する導通テストを開始する。ＰＴＥＳＴ＿Ｂ０はＰＵ＿Ｂ０に対して電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ０をアサートし、ＰＵ＿Ｂ０は電力消費モードとして動作する。そして、次のＴＳＶ＿ＴＲＥＱ＿ＳＣＫの周期サイクルにおいては、ＰＴＥＳＴ＿Ｂ０内のＳＨＩＦＴＲＥＧは信号「０」に、ＰＴＥＳＴ＿Ｂ１内のＳＨＩＦＴＲＥＧは信号「１」に遷移し、図３９における電源スイッチＶＤＤ＿ＳＷ＿Ａ０およびＶＳＳ＿ＳＷ＿Ａ０を再び遮断状態に戻し、電源スイッチＶＤＤ＿ＳＷ＿Ａ１およびＶＳＳ＿ＳＷ＿Ａ１の遮断を解除する。ＰＴＥＳＴ＿Ｂ０は電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ０をネゲートし、ＰＵ＿Ｂ０の電力消費モード動作は終了する。同時に、ＰＴＥＳＴ＿Ｂ１が導通テストを実施するためにＰＵ＿Ｂ１に対して電力消費モード遷移要求信号ＭＡＸＰＲＥＱ＿Ｂ１をアサートし、ＰＵ＿Ｂ１は電力消費モードとして動作する。このようにして、ＴＳＶ＿ＴＲＥＱ＿ＳＣＫのサイクル毎に、順次ＰＵ＿０、ＰＵ＿Ｂ１、ＰＵ＿Ｂ２、ＰＵ＿Ｂ３の順で、それぞれ１つずつプロセッシング・ユニットを電力消費モードで動作させることが可能である。
これらの導通テスト期間を通じて、ＬＳＩ＿Ａ上のＰＵ＿Ａ０は、レギュレータＲＥＧＵＬＡＴＯＲからの割込みを監視しておく。図４２においては、ＰＵ＿Ｂ１の導通テスト期間に、レギュレータＲＥＧＵＬＡＴＯＲからの割込み信号が入力された様相を示している。上述のように、積層ＬＳＩに過剰な電流が流入した場合にのみレギュレータＲＥＧＵＬＡＴＯＲからの割込み信号が入力される。即ち、ＰＵ＿Ｂ１に電源を供給しているシリコン貫通ビアおよびそれに接続される配線上に短絡が発生していることを判別可能となる。
短絡が発生している場合は、ＰＵ＿Ａ０は、ＰＴＥＳＴ＿ＣＴＲＬ内のＲＳＬＴ＿ＴＢＬにＰＵ＿Ｂ１が使用不可能であることを記録し、また、図３９で説明したように、ＰＵ＿Ｂ１へ電源を供給しているシリコン貫通ビアに接続されている導通スイッチＶＤＤ＿ＳＷ＿Ａ１およびＶＳＳ＿ＳＷ＿Ａ０を遮断する。
以上のようにして、本形態に係る半導体装置は、電源用シリコン貫通ビアの短絡テストおよび短絡発生時の救済手段を提供する。
ＣＰＵ１〜ＣＰＵ８…プロセッサ、ＲＡＭ１・ＲＡＭ２…メモリ、ＰＫＣＢ・・・パッケージ基板、ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ、ＬＳＩ＿Ｃ・・・積層向けＬＳＩ、ＢＭＰ・・・半田バンプ、ＭＢＭＰ・・・マイクロバンプ、ＴＳＶ＿ＶＤＤ、ＴＳＶ＿ＶＳＳ・・・電源用シリコン貫通ビア、ＴＳＶ＿ＳＩＧ・・・信号用シリコン貫通ビア、ＴＳＶ＿ＳＣＫ、ＴＳＶ＿ＴＲＥＱ、ＴＳＶ＿ＴＤＩ＿Ａ、ＴＳＶ＿ＴＤＩ＿Ｂ、ＴＳＶ＿ＴＤＩ＿Ｃ、ＴＳＶ＿ＴＤＯ＿Ａ、ＴＳＶ＿ＴＤＯ＿Ｂ、ＴＳＶ＿ＴＤＯ＿Ｃ・・・電源テスト信号用シリコン貫通ビア、ＰＴＥＳＴ・・・電源テスト回路、ＰＴＥＳＴ＿ＣＴＲＬ・・・電源テスト制御回路、ＰＵ＿Ａ０、ＰＵ＿Ｂ０、ＰＵ＿Ｂ１、ＰＵ＿Ｂ２、ＰＵ＿Ｂ３・・・プロセッシング・ユニット、ＩＰ＿Ｂ０、ＩＰ＿Ｂ１・・・機能ブロック、ＯＣＩ＿Ａ、ＯＣＩ＿Ｂ・・・オンチップ・インタコネクト、３ＤＩ・・・積層ＬＳＩ間通信インタフェース、ＴＡＰ・・・テストアクセスポート、ＬＢＳＣ・・・ローカルバスコントローラ、ＮＶＭＥＭ・・・不揮発性メモリ、ＰＴＥＳＴＰＲＯＧ・・・電源テストプログラム、ＲＳＬＴ＿ＴＢＬ・・・テスト結果テーブル、ＴＲＥＱ・・・テスト要求信号、ＭＡＸＰＲＥＱ・・・電力消費モード遷移要求信号、ＭＤ＿ＣＴＲＬ・・・動作モード制御部、ＭＤＲＥＧ・・・動作モードレジスタ、ＲＯＭ・・・読み出し専用メモリ、ＭＡＸＰＰＲＯＧ・・・最大電力消費プログラム、ＳＥＬ・・・セレクタ、ＦＦ・・・フリップ・フロップ、ＣＬＫ・・・クロック信号、ＴＥＳＴＣＴＲＬ・・・電源テスト制御ブロック、ＤＥＬＡＹＭＯＮ・・・ディレイ・モニタ、ＶＭＯＮ・・・電圧モニタ、ＳＨＩＦＴＲＥＧ・・・シフトレジスタ、ＴＳＶ＿ＶＤＤ＿Ｂ０、ＴＳＶ＿ＶＤＤ＿Ｂ１、ＴＳＶ＿ＶＤＤ＿Ｃ０、ＴＳＶ＿ＶＤＤ＿Ｃ１、ＴＳＶ＿ＶＳＳ＿Ｂ０、ＴＳＶ＿ＶＳＳ＿Ｂ１、ＴＳＶ＿ＶＳＳ＿Ｃ０、ＴＳＶ＿ＶＳＳ＿Ｃ１・・・電源用シリコン貫通ビア、ＶＤＤ＿ＳＴＡＣＫ、ＶＳＳ＿ＳＴＡＣＫ・・・積層ＬＳＩへ電源電位を与える配線、ＶＤＤ＿Ａ、ＶＤＤ＿Ｂ０、ＶＤＤ＿Ｂ１、ＶＤＤ＿Ｃ０、ＶＤＤ＿Ｃ１、ＶＳＳ＿Ａ、ＶＳＳ＿Ｂ０、ＶＳＳ＿Ｂ１、ＶＳＳ＿Ｃ０、ＶＳＳ＿Ｃ１・・・各ＬＳＩの電源配線、ＶＤＤ＿ＳＷ＿Ａ０、ＶＤＤ＿ＳＷ＿Ａ１、ＶＤＤ＿ＳＷ＿Ｂ１、ＶＤＤ＿ＳＷ＿Ｂ２、ＶＳＳ＿ＳＷ＿Ａ０、ＶＳＳ＿ＳＷ＿Ａ１、ＶＳＳ＿ＳＷ＿Ｂ０、ＶＳＳ＿ＳＷ＿Ｂ１・・・電源スイッチ、ＰＴＥＳＴ＿Ｂ０、ＰＴＥＳＴ＿Ｂ１、ＰＴＥＳＴ＿Ｂ２、ＰＴＥＳＴ＿Ｂ３・・・電源テスト機能ブロック。

Claims (18)

  1. 複数のＬＳＩが積層され、各ＬＳＩの間が貫通ビアで接合され、
    前記複数のＬＳＩは、第１ＬＳＩ及び第２ＬＳＩを有する半導体装置であって、
    前記第１ＬＳＩは、第１の方向に延びる第１及び第２の辺と、前記第１の方向と交差する第２の方向に延びる第３及び第４の辺とを有する第１半導体基板上に形成された第１回路ブロックを有し、
    前記第２ＬＳＩは、前記第１の方向に延びる第１及び第２の辺と、前記第２の方向に延びる第３及び第４の辺とを有する第２半導体基板上に形成され、前記第１回路ブロックとは異なる第２回路ブロックを有し、
    前記半導体装置は、前記第１回路ブロックから出力される信号を前記第２回路ブロックに伝達する複数の信号線用貫通ビアと、前記第１回路ブロックに電源を供給するための複数の電源用貫通ビアとを有し、
    前記第１ＬＳＩ及び前記第２ＬＳＩの最外周の前記第１〜第４の４辺に、前記複数の電源用貫通ビアの列が複数設けられ、
    前記複数の電源用貫通ビアの内側の前記第１〜第４の４辺に、前記複数の信号線用貫通ビアの列が複数設けられ、
    前記複数の信号線用貫通ビアの内側に、前記第１回路ブロック又は前記第２回路ブロックが設けられていることを特徴とする半導体装置。
  2. 請求項１において、
    前記複数の電源用貫通ビアは、前記第１半導体基板の前記第３の辺に沿った第１の領域と前記第４の辺に沿った第２の領域に形成され、前記第１回路ブロック及び前記複数の信号線用貫通ビアは、前記第１の領域と前記第２の領域との間の第３の領域に形成され、
    前記第１の領域に形成された前記複数の電源用貫通ビアを接続する第１電源線は、前記第１の方向に延在すると共に、前記第２の方向に並んだ前記複数の電源用貫通ビアの間のすべてに形成され、
    前記第２の領域に形成された前記複数の電源用貫通ビアを接続する第２電源線は、前記第１の方向に延在すると共に、前記第２の方向に並んだ前記複数の電源用貫通ビアの間のすべてに形成され、
    前記第１の領域に形成された前記複数の電源用貫通ビアと前記第２の領域に形成された前記複数の電源用貫通ビアとを接続する第３電源線の数は、前記第１電源線及び前記第２電源線の数より少ないことを特徴とする半導体装置。
  3. 請求項１において、
    前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアとを含み、
    前記第２の方向に一列に並んで形成された前記複数の電源用貫通ビアは、前記第１電源用貫通ビアと、前記第２電源用貫通ビアとが交互に設けられ、
    前記第１の方向に一列に並んで形成された複数の電源用貫通ビアは、前記第１電源用貫通ビアと前記第２電源用貫通ビアとが交互に設けられることを特徴とする半導体装置。
  4. 請求項１において、
    前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアとを含み、
    前記複数の第１電源用貫通ビアは、前記第２の方向に一列に形成され、
    前記複数の第２電源用貫通ビアは、前記複数の第１電源用貫通ビアと前記複数の信号線用貫通ビアの間に、前記第２の方向に一列に形成されることを特徴とする半導体装置。
  5. 請求項１において、
    前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアとを含み、
    前記第２の方向に一列に並んで形成された前記複数の電源用貫通ビアは、前記第１電源用貫通ビアと、前記第２電源用貫通ビアとが所定数毎に交互に設けられ、
    前記第１の方向に一列に並んで形成された複数の電源用貫通ビアは、前記第１電源用貫通ビアと前記第２電源用貫通ビアとが前記所定数毎に交互に設けられることを特徴とする半導体装置。
  6. 請求項１において、
    前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアとを含むと共に、前記第１半導体基板の前記第３の辺に沿った第１の領域と前記第４の辺に沿った第２の領域に形成され、
    前記第１及び第２の領域に形成された複数の第１電源用貫通ビアは、前記第１の方向に一列に配置され、
    前記第１及び第２の領域に形成された複数の第２電源用貫通ビアは、前記第１の方向に一列に配置され、
    前記第１及び第２の領域に形成された複数の電源用貫通ビアを接続する電源線は、前記第１の方向に延在することを特徴とする半導体装置。
  7. 請求項１において、
    前記複数の電源用貫通ビアは、第１の電圧を供給する複数の第１電源用貫通ビアと、前記第１の電圧とは異なる電圧を供給する複数の第２電源用貫通ビアと、前記第１及び第２の電圧とは異なる第３の電圧を供給する複数の第３電源用貫通ビアとを含み、
    前記複数の第１電源用貫通ビアは、前記複数の第２及び第３電源用貫通ビアから前記第１回路ブロックを介して電流が流れ、
    前記複数の第１電源用貫通ビアの数は、前記複数の第２電源用貫通ビアの数、及び、前記複数の第３電源用貫通ビアの数の夫々より多いことを特徴とする半導体装置。
  8. 請求項７において、
    前記複数の第１電源用貫通ビアの数は、前記複数の第２電源用貫通ビア及び前記複数の第３電源用貫通ビアの数の合計と同数であることを特徴とする半導体装置。
  9. 請求項１において、
    前記第１回路ブロックは、プロセッシング・ユニットを有し、
    前記プロセッシング・ユニットは、通常動作を行うノーマルモードにおける電力消費より大きい電力を消費する電力消費モードを有することを特徴とする半導体装置。
  10. 請求項９において、
    前記第１回路ブロックは、機能モジュールを更に有し、
    前記機能モジュールは、スキャン・チェーン部と、前記スキャン・チェーン部に接続された乱数発生部と、を有し、
    前記プロセッシング・ユニットが前記電力消費モードとなった場合に、前記乱数発生部から前記スキャン・チェーン部に乱数を送出することを特徴とする半導体装置。
  11. 請求項９において、
    前記第１回路ブロックは、前記電力消費モードにおいて、前記複数の電源用貫通ビアより供給された電圧を計測する電圧モニタを有することを特徴とする半導体装置。
  12. 請求項１１において、
    前記第１回路ブロックは、前記電力消費モードにおいて、クリティカル・パスのディレイを計測するディレイ・モニタを有することを特徴とする半導体装置。
  13. 請求項１において、
    前記第１ＬＳＩは、ノーマルモードと電力消費モードを有する第１プロセッシング・ユニットと、第１電源テスト回路とを有し、
    前記第２ＬＳＩは、前記第１ＬＳＩと積層され、前記ノーマルモードと前記電力消費モードを有する第２プロセッシング・ユニットと、第２電源テスト回路とを有し、
    前記第１ＬＳＩと前記第２ＬＳＩとを接続し、前記第１ＬＳＩ及び前記第２ＬＳＩに動作電圧を供給する電源用貫通ビアを有し、
    前記電力消費モードにおける前記第１プロセッシング・ユニットの消費電力は、前記ノーマルモードにおける前記第１プロセッシング・ユニットの消費電力より大きく、
    前記電力消費モードにおける前記第２プロセッシング・ユニットの消費電力は、前記ノーマルモードにおける前記第２プロセッシング・ユニットの消費電力より大きく、
    前記第１電源テスト回路は、前記第１プロセッシング・ユニットが前記電力消費モードとなっている場合に、前記電源用貫通ビアを介して供給される前記動作電圧の電圧値を測定し、
    前記第２電源テスト回路は、前記第２プロセッシング・ユニットが前記電力消費モードとなっている場合に、前記電源用貫通ビアを介して供給される前記動作電圧の電圧値を測定することを特徴とする半導体装置。
  14. 請求項１３において、
    前記第１プロセッシング・ユニットが前記電力消費モードで動作する期間は、前記第２プロセッシング・ユニットが前記電力消費モードで動作する期間と並行し、
    前記第１電源テスト回路が前記動作電圧の電圧値を測定する期間及び前記第２電源テスト回路が前記動作電圧の電圧値を測定する期間は、前記第１プロセッシング・ユニットと前記第２プロセッシング・ユニットが前記電力消費モードにて動作している期間と並行していることを特徴とする半導体装置。
  15. 請求項１３において
    前記第１ＬＳＩは、前記電力消費モードにおいて、前記第１プロセッシング・ユニットが実行する最大電力消費プログラムを格納する第１メモリを更に具備し、
    前記第２ＬＳＩは、前記電力消費モードにおいて、前記第２プロセッシング・ユニットが実行する最大電力消費プログラムを格納する第２メモリを更に具備することを特徴とする半導体装置。
  16. 請求項１３において、
    前記第１ＬＳＩは、動作モードが設定される第１レジスタを有し、
    前記第２ＬＳＩは、動作モードが設定される第２レジスタを有し、
    前記半導体装置は、外部から前記第１レジスタに動作モードを設定するためにデータを転送する第１テスト用貫通ビアと、前記第１ＬＳＩから前記第２レジスタに動作モードを設定するためにデータを転送する第２テスト用貫通ビアを更に具備することを特徴とする半導体装置。
  17. 請求項１３において、
    前記第１電源テスト回路は、前記第１プロセッシング・ユニットのクリティカル・パスを模擬した第１ディレイ・モニタを有し、
    前記第２電源テスト回路は、前記第２プロセッシング・ユニットのクリティカル・パスを模擬した第２ディレイ・モニタを有し、
    前記第１及び第２ディレイ・モニタは、前記電力消費モードにおいて、前記クリティカル・パスを正しく動作しているか否かを判定することを特徴とする半導体装置。
  18. 請求項１３において、
    前記第１ＬＳＩは、第１スキャン・チェーンと前記第１スキャン・チェーンに接続される第１乱数発生部とを有する第１機能モジュールを更に有し、
    前記第２ＬＳＩは、第２スキャン・チェーンと前記第２スキャン・チェーンに接続される第２乱数発生部とを有する第２機能モジュールを更に有し、
    前記第１及び第２乱数発生部は、前記電力消費モードにおいて、前記第１及び第２スキャン・チェーンに乱数を送出することを特徴とする半導体装置。
JP2011530722A 2009-09-14 2009-09-14 半導体装置 Expired - Fee Related JP5420671B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/066040 WO2011030467A1 (ja) 2009-09-14 2009-09-14 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2011030467A1 JPWO2011030467A1 (ja) 2013-02-04
JP5420671B2 true JP5420671B2 (ja) 2014-02-19

Family

ID=43732152

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011530722A Expired - Fee Related JP5420671B2 (ja) 2009-09-14 2009-09-14 半導体装置

Country Status (3)

Country Link
US (2) US8653645B2 (ja)
JP (1) JP5420671B2 (ja)
WO (1) WO2011030467A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069623B2 (en) 2018-05-15 2021-07-20 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5643665B2 (ja) * 2011-01-24 2014-12-17 学校法人慶應義塾 積層型半導体集積回路装置
JP2012243910A (ja) * 2011-05-18 2012-12-10 Elpida Memory Inc 半導体チップのクラックのチェックテスト構造を有する半導体装置
JP5775787B2 (ja) * 2011-10-07 2015-09-09 株式会社日立製作所 半導体装置
US9368437B2 (en) * 2011-12-31 2016-06-14 Intel Corporation High density package interconnects
US9099477B2 (en) * 2012-05-10 2015-08-04 Panasonic Intellectual Property Management Co., Ltd. Three-dimensional integrated circuit having stabilization structure for power supply voltage, and method for manufacturing same
JP2013258271A (ja) * 2012-06-12 2013-12-26 Ps4 Luxco S A R L 半導体装置
KR101960496B1 (ko) * 2012-08-29 2019-03-20 에스케이하이닉스 주식회사 반도체 장치
JP6058336B2 (ja) * 2012-09-28 2017-01-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6121677B2 (ja) * 2012-10-02 2017-04-26 株式会社日立製作所 半導体装置
KR102032887B1 (ko) * 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US9482720B2 (en) * 2013-02-14 2016-11-01 Duke University Non-invasive pre-bond TSV test using ring oscillators and multiple voltage levels
US9030025B2 (en) * 2013-03-15 2015-05-12 IPEnval Consultant Inc. Integrated circuit layout
JP6207228B2 (ja) * 2013-05-10 2017-10-04 キヤノン株式会社 集積回路装置およびその構成方法
KR20140148179A (ko) * 2013-06-21 2014-12-31 삼성전자주식회사 반도체 패키지 장치 및 이의 제조 방법
CN108847263B (zh) 2013-10-23 2021-03-23 钰创科技股份有限公司 具有嵌入式内存的系统级封装内存模块
US9726691B2 (en) 2014-01-07 2017-08-08 International Business Machines Corporation 3D chip testing through micro-C4 interface
US8929169B1 (en) * 2014-05-13 2015-01-06 Sandisk Technologies Inc. Power management for nonvolatile memory array
US10147658B2 (en) * 2014-06-09 2018-12-04 SK Hynix Inc. Stacked semiconductor apparatus being electrically connected through through-via and monitoring method
JP6235423B2 (ja) * 2014-06-30 2017-11-22 東芝メモリ株式会社 半導体装置
JP6295863B2 (ja) * 2014-07-16 2018-03-20 富士通株式会社 電子部品、電子装置及び電子装置の製造方法
JP6495692B2 (ja) * 2015-03-11 2019-04-03 東芝メモリ株式会社 半導体装置及びその製造方法
US9439330B1 (en) * 2015-03-29 2016-09-06 Banqiu Wu 3D IC computer system
JP6528592B2 (ja) * 2015-08-17 2019-06-12 富士通株式会社 半導体装置
CN107305861B (zh) * 2016-04-25 2019-09-03 晟碟信息科技（上海）有限公司 半导体装置及其制造方法
US10170448B2 (en) * 2016-12-07 2019-01-01 Micron Technology, Inc. Apparatus and method of power transmission sensing for stacked devices
JP6822253B2 (ja) * 2017-03-22 2021-01-27 富士通株式会社 電子装置及びその製造方法、電子部品
JP2019046951A (ja) * 2017-09-01 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置、半導体システム、及び、半導体装置の製造方法
JP7010428B2 (ja) * 2017-10-20 2022-01-26 電子商取引安全技術研究組合 半導体装置
WO2019146039A1 (ja) * 2018-01-25 2019-08-01 ソフトバンク株式会社 三次元積層集積回路の冷媒による冷却方式と、それを用いた三次元積層集積回路
FR3077925B1 (fr) * 2018-02-14 2021-06-18 Commissariat Energie Atomique Circuit integre tridimensionnel face a face de structure simplifiee
JP2019169565A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置
JP6850336B1 (ja) * 2019-12-05 2021-03-31 ソフトバンク株式会社 半導体パッケージならびに穴開きインターポーザーによる液浸冷却方式を用いた三次元積層集積回路
US11107771B2 (en) * 2019-12-26 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Segregated power and ground design for yield improvement
CN115087876A (zh) * 2020-02-28 2022-09-20 索尼半导体解决方案公司 半导体装置和测试系统
JP7424580B2 (ja) 2020-03-06 2024-01-30 本田技研工業株式会社 半導体装置とその製造方法
CN115842013B (zh) * 2023-02-13 2023-06-09 浙江力积存储科技有限公司 一种三维堆叠存储器及其数据处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150208A (ja) * 2005-11-30 2007-06-14 System Fabrication Technologies Inc 半導体装置
JP2008004853A (ja) * 2006-06-26 2008-01-10 Hitachi Ltd 積層半導体装置およびモジュール
JP2008096312A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc 積層型半導体装置及びそのテスト方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566848B2 (en) * 2000-12-26 2003-05-20 Intel Corporation Auto-calibrating voltage regulator with dynamic set-point capability
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
CN101507379A (zh) * 2005-09-06 2009-08-12 超刀片公司 三维多层模块化计算机体系结构
US8106520B2 (en) * 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US7835207B2 (en) * 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150208A (ja) * 2005-11-30 2007-06-14 System Fabrication Technologies Inc 半導体装置
JP2008004853A (ja) * 2006-06-26 2008-01-10 Hitachi Ltd 積層半導体装置およびモジュール
JP2008096312A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc 積層型半導体装置及びそのテスト方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069623B2 (en) 2018-05-15 2021-07-20 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
US20120136596A1 (en) 2012-05-31
WO2011030467A1 (ja) 2011-03-17
US9318397B2 (en) 2016-04-19
US20140159041A1 (en) 2014-06-12
US8653645B2 (en) 2014-02-18
JPWO2011030467A1 (ja) 2013-02-04

Similar Documents

Publication Publication Date Title
JP5420671B2 (ja) 半導体装置
US6734549B2 (en) Semiconductor device having a device for testing the semiconductor
JP5416200B2 (ja) 半導体装置
JP5165404B2 (ja) 半導体装置と半導体装置の製造方法及びテスト方法
US7816154B2 (en) Semiconductor device, a method of manufacturing a semiconductor device and a testing method of the same
US20130159587A1 (en) Interconnect Redundancy for Multi-Interconnect Device
TW201507087A (zh) 半導體裝置
KR20120045331A (ko) 반도체 장치와 그 테스트 방법 및 제조방법
Xu et al. Yield enhancement for 3D-stacked ICs: Recent advances and challenges
US11842985B2 (en) Semiconductor devices having through-stack interconnects for facilitating connectivity testing
JP2013197576A (ja) 半導体装置
Cheng On 3-d ic design for test
Taouil et al. Interconnect test for 3D stacked memory-on-logic
JP2008140530A (ja) 半導体装置およびそのテスト方法
KR20170034178A (ko) 반도체 패키지 장치
KR20130070249A (ko) 시스템 집적회로
JP2011100898A (ja) 半導体デバイス
Yang et al. A TSV repair scheme using enhanced test access architecture for 3-D ICs
JP2011211113A (ja) 半導体装置の製造方法
Taouil et al. Exploring test opportunities for memory and interconnects in 3D ICs
Garita-Rodríguez et al. Challenges for High Volume Testing of Embedded IO Interfaces in Disaggregated Microprocessor Products
JP2005156479A (ja) 半導体集積回路装置およびそのテスト方法
JP2011151084A (ja) 剥離テスト装置及び剥離テスト方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130925

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131120

LAPS Cancellation because of no payment of annual fees