JP2005156479A - 半導体集積回路装置およびそのテスト方法 - Google Patents

半導体集積回路装置およびそのテスト方法 Download PDF

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Abstract

【課題】 従来、パッケージピンに接続されていない、即ち内蔵チップ間でのみ接続される信号間に、実装上の接続不具合や要望されるAC規格を満たさない等の問題が発生した場合に、外部から検出することが不可能であった。
【解決手段】 パッケージピンに接続されない、即ち内蔵チップ間でのみ接続される出力端子11、17であれば最終段のFF8、或いは入力端子12、16であれば初段のFF8に対し、各チップA、B内でスキャンチェーンを張り、更に各々のチップA、B間を跨いでスキャンチェーンをシリアル接続することにより、各チップA、B間の実測テスト及び接続テストを実現でき、チップ間の接続不具合の検出や要望されるAC規格を満足しているか否かの確認が可能となる。
【選択図】 図1

Description

本発明は、マルチチップ実装した半導体集積回路およびそのテスト方法に関するものである。
近年のLSI製造プロセスの微細化により、周辺アナログ、周辺IPや周辺LSI等の集積化が進み、低コストで大規模なLSIが次々と開発されてきた。
しかし、プロセスの微細化が進むにつれ、高集積化に伴う新たな課題が発生し始めた。例えば、アナログコアを微細化することに伴い、特性を出すことが困難になってきたことやアナログに対するノイズ影響等の課題である。
そこで、低コストのまま、これらの課題を解決する手段として、近年複数のチップを1つにパッケージングするマルチチップ実装がクローズアップされてきた。例えば、ユーザーが要望する特性を十分に実現できるプロセスを使用したアナログチップと微細プロセスを使用した高集積デジタルチップをマルチチップ実装することにより、ユーザーが要望する機能を安いコストで提供することが可能となる。しかし、マルチチップ実装を行なった場合、内蔵される複数チップの全機能をテストすることは、テスト時間増に伴うコスト増やテスター設備等の課題があり、実質不可能である。
このような中で、短時間で且つカバレッジの高いテストを如何に行なうかが、マルチチップ実装化推進及び他社との差別化を図る上で、重要な案件となってきている。
従来のマルチチップ実装におけるテスト方法は、内蔵される1つのチップ内で閉じる自己診断機能やテスト機能を有する方法である。
すなわち、内蔵される1つのチップの機能のみを自己診断機能やテスト機能を用いてテストを行い、その結果を外部でモニターすることを可能にした手法が取られている(例えば、特許文献1参照。)。
特開平3−248441号公報
従来の方法は、マルチチップ実装される複数チップのうち、各々チップ単体の機能を保証する場合には有効な手段となる。しかし、従来の方法では、パッケージピンに接続されていない、即ち内蔵チップ間でのみ接続される信号間に、実装上の接続不具合や要望されるAC規格を満たさない等の問題が発生した場合に、外部から検出することが不可能である。
また、上記課題の対策を実施する場合、如何にテスト回路を工夫してパッケージング後のテストコストを低く抑えるか、また、如何にテストに必要な端子数を削減するかも重要である。
本発明の目的は、内蔵チップ間でのみ接続される信号間における不具合を検出できるマルチチップ実装半導体集積回路装置およびそのテスト方法を提供することである。
上記目的を達成するために、本発明の第1の発明の半導体集積回路装置は、複数のチップを搭載し、各チップ間でチップ間出力端子とチップ間入力端子とが接続された半導体集積回路装置であって、各チップは、内部の回路からチップ間出力端子へ出力される第1の信号の経路上にある最終のフリップフロップおよびチップ間入力端子から入力される第2の信号の経路上にある最初のフリップフロップを含むチップ内スキャンチェーンを構成し、複数の各チップに構成された複数のチップ内スキャンチェーンをシリアルに接続してマルチチップスキャンチェーンを構成している。
この構成によれば、各チップ内でスキャンチェーンを張り、更に各々のチップ間を跨いでスキャンチェーンをシリアル接続することにより、各チップ間の実測テスト及び接続テストを実現でき、チップ間の接続不具合の検出や要望されるAC規格を満足しているか否かの確認が可能となる。
第2の発明の半導体集積回路装置は、第1の発明において、複数のチップのうちの少なくとも1つのチップ内に、チップ内スキャンチェーンの出力信号と第1の信号とを入力し、スキャンテストモード時にはチップ内スキャンチェーンの出力信号を選択し、スキャンテストモード時以外の時には第1の信号を選択してチップ間出力端子へ出力する選択回路を設けたことを特徴とする。
この構成によれば、第1の発明の効果に加え、マルチチップスキャンテストモード時のシフトデータを出力させる出力端子を通常モード時の出力端子と共有化させることにより、テスト用端子数を削減することが可能となる。
第3の発明の半導体集積回路装置は、第1の発明において、複数のチップのうちの1つのチップ内に、マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路と、マルチチップスキャンチェーンから出力されるデータの期待値を発生する期待値発生回路と、マルチチップスキャンチェーンから出力されるデータが期待値と一致するか否かを判定する期待値比較回路とを設けたことを特徴とする。
この構成によれば、第1の発明の効果に加え、テスト時間短縮を図るとともに高額なテスターを使用しなくてもテストできるように、パターン発生回路と期待値発生回路と期待値比較回路とを設けてあり、複数チップ間を跨るマルチチップスキャンチェーンの自己診断テストを実施することができる。
第4の発明の半導体集積回路装置は、第1の発明において、複数のチップのうちの1つのチップ内に、マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路と、マルチチップスキャンチェーンから出力されるデータの期待値を記憶し、記憶する期待値を書き換え可能である期待値記憶回路と、マルチチップスキャンチェーンから出力されるデータが期待値データと一致するか否かを判定する期待値比較回路とを設けたことを特徴とする。
この構成によれば、第1の発明の効果に加え、マルチチップに搭載するチップが決定していない場合、第3の発明のような期待値発生回路を予めチップ内に搭載することができない対策として、搭載チップ決定後にその期待値を期待値記憶回路に格納することにより、自己診断テストを実現することを可能にする。
第5の発明の半導体集積回路装置は、第1の発明において、複数のチップのうちの1つのチップ内に、マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路を設けたことを特徴とする。
この構成によれば、第1の発明の効果に加え、高額なテスターを使用しなくてもテストできるように、マルチチップに搭載されたチップに搭載したパターン発生回路で発生させたデータパターンをマルチチップスキャンモード時に、データをキャプチャ、シフトさせた結果をチップ外に出力させる。更に、例えば外部の検査ボード上に期待値格納メモリと期待値比較回路を搭載させることにより、マルチチップからの出力結果と期待値格納メモリからの出力を期待値比較回路で比較することによって、高額なテスターを使用しなくても良品判定テストを実現できる。
第6の発明の半導体集積回路装置のテスト方法は、第1または第2の発明の半導体集積回路装置のテスト方法であって、半導体集積回路装置の各チップにおいて、第1の信号の経路上にある最終のフリップフロップに第1の信号を保持させるとともに第2の信号の経路上にある最初のフリップフロップに第2の信号を保持させた後、マルチチップスキャンチェーンにデータパターンを入力し、マルチチップスキャンチェーンから出力されるデータとその期待値とが一致するか否かを判定することを特徴とする。
この方法によれば、チップ間の接続不具合の検出や要望されるAC規格を満足しているか否かの確認が可能となる。
本発明によれば、マルチチップ実装される半導体集積回路装置において、パッケージピンに接続されない、即ち内蔵チップ間でのみ接続される出力端子であれば最終段のFF、或いは入力端子であれば初段のFFに対し、各チップ内でスキャンチェーンを張り、更に各々のチップ間を跨いでスキャンチェーンをシリアル接続することにより、各チップ間の実測テスト及び接続テストを実現でき、チップ間の接続不具合の検出や要望されるAC規格を満足しているか否かの確認が可能となる。
また本発明において、マルチチップスキャンテストモード時のシフトデータを出力させる出力端子を通常モード時の出力端子と共有化させることにより、テスト用端子数を削減することが可能となる。
また本発明において、マルチチップ実装されるチップのうち1つのチップ内にパターン発生回路、期待値発生回路及び期待値比較回路を搭載して、自己診断テストを実施可能にすることにより、テスト時間短縮と高額なテスターを使用しなくても良品判定テストを実現することが可能となる。
また本発明において、マルチチップに内蔵されるチップが替わったとしても、期待値を書き換え可能なメモリに格納させることにより、どんなマルチチップ構成にも対応した、内蔵チップ間の接続、ACタイミングテストを低コストで実現することが可能となる。
また、本発明において、パターン発生回路を内蔵し、外部に期待値格納メモリと期待値比較回路を搭載した検査ボードを用いることにより、本テストを実施する為のテスト回路増加を最小限に抑え、且つ低コストで良品判定テストを実現することが可能となる。
(実施の形態1)
以下、本発明の実施の形態1について、図面を参照しながら説明する。
図1は、本発明の実施の形態1におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。図1において、1はマルチチップ外部からのテストデータ入力端子、2はチップ内部のロジック回路(図示せず)からの信号またはチップ間入力端子12、16から組み合わせ回路10を介して入力される信号、3はチップ単体SCAN用データ入力信号、4はチップ単体SCANテストモードとマルチチップSCANテストモードを選択する単体/マルチチップSCANテストモード選択信号、5は通常モードとSCANテストモードにおけるシフト動作とキャプチャ動作を選択する動作選択信号、6は選択信号4によって入力を選択出力する単体/マルチチップSCANデータ選択回路、7は選択信号5によって入力を選択出力するFF(フリップフロップ)入力選択回路、8は内蔵チップ間でのみ接続される入力信号の初段FF(フリップフロップ)または出力信号の最終段FF、9は内蔵チップ間でのみ接続される入力信号の初段FF8または出力信号の最終段FF8の出力信号、10はFF以外の一般的なゲート回路(例えば、AND、NAND、OR、NOR等で構成される回路)からなる通常系組み合わせ回路、11は内蔵チップ間接続用のチップAの出力端子、12は内蔵チップ間接続用のチップAの入力端子、13はチップA内のマルチチップSCANシフトデータ出力信号、14はチップA内のマルチチップSCANシフトデータ出力端子、15はチップBへのマルチチップSCANシフトデータ入力端子、16は内蔵チップ間接続用のチップBの入力端子、17は内蔵チップ間接続用のチップBの出力端子、18はマルチチップ外部へのマルチチップSCANシフトデータ出力専用端子である。
本実施の形態の構成では、チップAとBをマルチチップに搭載する前に各チップ単体でスキャンテストを行うチップ単体SCANテストモードと、マルチチップに搭載後の通常モードおよびマルチチップSCANテストモードを実現できる。
FF入力選択回路7は、選択信号5が通常モード時およびマルチチップSCANテストモードのキャプチャ動作時を示すとき、信号2を選択し出力する。また、選択信号5がマルチチップSCANテストモードのシフト動作時およびチップ単体SCANテストモード時を示すとき、単体/マルチチップSCANデータ選択回路6からの入力を選択し出力する。
単体/マルチチップSCANデータ選択回路6は、選択信号4がチップ単体SCANテストモード時を示すとき、チップ単体SCAN用データ入力信号3を選択し出力する。また、選択信号4がマルチチップSCANテストモード時を示すとき、チップ単体SCAN用データ入力信号3ではない方の入力(テストデータ入力端子1、マルチチップSCANチェーン(図1の太線の経路)における前段のFF8の出力)を選択し出力する。
以下、動作について詳しく説明する。
チップA、チップBにおいて、チップAからチップBに出力される信号、又はチップBからチップAに出力される信号の場合、通常モード時及びマルチチップSCANテストモードのキャプチャ動作時には、チップA又はチップB内の回路から出力される信号2が、FF入力選択回路7を通り最終段FF8、組み合せ回路10を通って、チップAの出力端子11又はチップBの出力端子17より出力される。
チップA、チップBにおいて、チップAからチップBに入力される信号、又はチップBからチップAに入力される信号の場合、通常モード時及びマルチチップSCANテストモードのキャプチャ動作時には、チップAの入力端子12又はチップBの入力端子16から入力される信号が、組み合せ回路10を通り、FF入力選択回路7を通り最初段FF8を通って、信号9よりチップA又はチップB内の回路へ出力される。
また、チップ単体SCANテストモード時の動作は以下のようになる。
1.(いわゆるスキャンテストモードでの動作であるため、スキャンチェーンの方の回路が有効になる。)テストデータ入力端子1よりテストデータをFFをシリアル接続させたFF数に等しいデータ数分、入力する(シフト動作)。すると、各FF8には、テスト入力データがセットされる。こうすることで、それぞれのFFに対して簡単に所望の値をセットすることができる。
2.(いわゆる通常モードでの動作であるため、スキャンチェーンの方の回路でなく、通常動作する回路が有効になる。)各FF8の出力値により、FF間の各組み合わせ回路(図示されていない)が活性化され、組み合せ回路後段のFF入力手前の値が決定する。その値をFFにセット(キャプチャ動作)する。
3.(いわゆるスキャンテストモードでの動作)再度スキャンチェーンを有効にして、それぞれのFFにセット(保持)されたデータを順番に出力端子14に出力させる。
4.出力した値はテスターにより観測され、ATPG(Auto Test Pattern Generater)と呼ばれるソフト等によるシミュレーションによって予め用意しておいた期待値と比較し、その結果、期待値と一致していれば故障なし、不一致が発生した場合は故障有り、となる。なお、故障にはいくつか種類があるが、主たる故障は縮退故障と呼ばれる故障で、回路の一部がショートすることで“0”または“1”しかとることができなくなり、本来“1”になるはずなのに“0”になったままのときは、出力の値に不一致が生じることになる。
本実施の形態では、FF入力選択回路7のSCANモード側のデータラインに更に、単体/マルチチップSCANデータ選択回路6を挿入することにより、マルチチップSCANテストモードのシフト動作時には、マルチチップ外部からのテストデータ入力端子1から入力されるデータ信号が、単体/マルチチップSCANデータ選択回路6を通り、FF入力選択回路7、最終段FF8を通って、次段の単体/マルチチップSCANデータ選択回路6に接続され、更に、FF入力選択回路7、FF8を通って、次段の単体/マルチチップSCANデータ選択回路6に接続というように、チップBとの接続端子数分同様の回路を経由し、最終的にチップA内のマルチチップSCANシフトデータ出力信号13が出力端子14よりチップB側に出力される。
チップAから出力されたシフトデータ信号13は、チップBの入力端子15から入力され、チップA内と同様に、単体/マルチチップSCANデータ選択回路6を通り、FF入力選択回路7、FF8を通って、次段の単体/マルチチップSCANデータ選択回路6に接続され、更に、FF入力選択回路7、FF8を通って、次段の単体/マルチチップSCANデータ選択回路6に接続というように、チップAとの接続端子数分同様の回路を経由し、最終的に外部出力端子18よりマルチチップ外部へ出力される。
このように、マルチチップSCANテストモードのキャプチャ動作時に、通常モード動作をさせそのデータを各FF8に保存し、シフト動作時に各FF8をSCANチェーン接続させ、保持データをシフト動作により外部へ出力させることにより、チップA、チップB間の接続が正しくされているか否か、又、チップA、チップB間のデータ受け渡しが要望されるACタイミング仕様通りにされているか否かを確認することが可能となる。
このマルチチップSCANテストモード時、テストデータ入力端子1から入力される値により、チップA、チップBの回路構成から、SCANシフトデータ出力専用端子18から出力される値は、一義的に決まる。チップAとチップB間に未接続やACタイミング不具合があった場合には、SCANシフトデータ出力用端子18から出力される値が、期待していた値と異なることになる。よって、テスター上で、予め入力データと出力期待値を入力し、出荷テストの際に実チップから出力される値を比較すれば、正しい、誤りの判定を行うことができる。
なお、例えば、シフト1→キャプチャ1→シフト2→キャプチャ2→シフト3→・・・→シフトFin、という動作をするとすると、テストデータ入力端子1とSCANシフトデータ出力用端子18のそれぞれの入出力データは、シフト1入力:キャプチャ1のためのテスト入力、シフト1出力:比較なし、シフト2入力:キャプチャ2のためのテスト入力、シフト2出力:比較1、・・・・・、シフトFin入力:意味なし、シフトFin出力:比較(Fin-1)、というようになり、例えばシフト2のときにスキャンインから入力するデータは、次にFFにセットする値を入力し、最初のテスト出力と、最後のテスト入力の値は意味を持たない。
(実施の形態2)
以下、本発明の実施の形態2について、図面を参照しながら説明する。
図2は、本発明の実施の形態2におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。
本実施の形態2では、実施の形態1において、チップA内のマルチチップSCANシフトデータ出力信号13をチップBへ出力するための端子として、専用の出力端子14(図1)を設けずに、選択信号5によって制御される選択回路19を設けて通常モード時の出力端子11を兼用するとともに、チップAからのシフトデータ出力信号13をチップBに入力するための端子として、専用の入力端子15(図1)を設けずに通常モード時の入力端子16を兼用している。これによりチップ間接続用のテスト端子の削減を実現できる。ただし、この場合、チップAのマルチチップSCANシフトデータ出力信号13が、出力信号の最終段FF8から出力されるようにスキャンチェーンを構成する必要がある。
さらに、本実施の形態2では、マルチチップSCANテストモードのシフト動作時にシフトデータを外部に出力させる端子18の出力前段に、選択信号5によって制御され(図示せず)、テスト時のシフトデータと通常モード時の出力信号2との選択回路19を設け、出力端子18をテスト専用ではなく、通常モード時の外部出力端子と兼用させることにより、テスト用外部端子の削減を実現している。
(実施の形態3)
以下、本発明の実施の形態3について、図面を参照しながら説明する。
図3は、本発明の実施の形態3におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。
本実施の形態3では、実施の形態1において、テスト時間短縮と高額なテスターを使用しなくてもテストできるように、マルチチップに内蔵される1つのチップ内にパターン発生回路31、期待値発生回路32、期待値比較回路33を内蔵し、複数チップ間の自己診断テストを実現させる構成である。また、実施の形態2と同様に選択回路19を設けてテスト端子を削減している。
本実施の形態3の場合、マルチチップSCANテストモードのシフト動作時には、外部入力端子1の代わりにチップAに内蔵したパターン発生回路31で発生させたパターン信号20が単体/マルチチップSCANデータ選択回路6を通り、FF入力選択回路7、FF8を通って、次段の単体/マルチチップSCANデータ選択回路6に接続され、更に、FF入力選択回路7、FF8を通って、次段の単体/マルチチップSCANデータ選択回路6に接続というように、チップBとの接続端子数分同様の回路を経由し、最終的にチップA内のマルチチップSCANシフトデータ出力信号13が選択回路19を通り出力端子11よりチップB側に出力される。
チップAから出力されたシフトデータ信号13は、チップBの入力端子15から入力され、チップA内と同様に、単体/マルチチップSCANデータ選択回路6を通り、FF入力選択回路7、FF8を通って、次段の単体/マルチチップSCANデータ選択回路6に接続され、更に、FF入力選択回路7、FF8を通って、次段の単体/マルチチップSCANデータ選択回路6に接続というように、チップAとの接続端子数分同様の回路を経由し、最終的に通常モード出力信号とマルチチップSCANテストモードシフトデータ出力信号の選択回路19を通り、チップBから出力させる。その信号22を再度、チップAに入力し、チップAに内蔵した期待値発生回路32で発生させた期待値信号21と期待値比較回路33にて比較させ、一致しているかどうかの比較結果23をマルチチップ外部端子24から出力させることにより、複数チップ間の自己診断テストを実現できる。
(実施の形態4)
以下、本発明の実施の形態4について、図面を参照しながら説明する。
図4は、本発明の実施の形態4におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。
実施の形態3において、マルチチップ内に搭載されるチップ構成が替わる場合、搭載チップが決まっているのを前提に作成した期待値発生回路32では、正しい期待値比較が実施できない。
本実施の形態4では、期待値発生回路32の代わりに期待値格納用メモリ34を搭載することにより、マルチチップに搭載されるチップ構成が替わった場合でも、要望に即したチップ構成用の期待値を外部端子から書き換え可能にすることにより、本テストを実現することが可能となる。
(実施の形態5)
以下、本発明の実施の形態5について、図面を参照しながら説明する。
図5は、本発明の実施の形態5におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。
実施の形態1において、テスト時間短縮と高額なテスターを使用しなくてもテストできるように、且つ、マルチチップ内部の内蔵チップ構成が変わったとしてもマルチチップ外部で自己診断テスト対応可能なように、マルチチップSCANテストモードのシフト動作時にテスターからシフトデータを入力させる代わりに、マルチチップに搭載されるチップにパターン発生回路31を搭載することにより、シフトデータを自動発生させ、発生させたパターン信号20をマルチチップ内のチップを繋げるマルチチップSCANチェーンに接続させ、シフトデータさせたデータをマルチチップの外部出力端子18から出力させる。
検査ボード上に期待値格納用メモリ34と期待値比較回路33を搭載し、マルチチップから出力させたパターンに即した期待値を格納した期待値格納用メモリ34からの期待値データ21と、実際に出力させるデータ22とを期待値比較回路33により比較し、一致しているかどうかの信号23を出力させることにより、本テストを実施する為のテスト回路増加を最小限に抑え、且つ低コストで良品判定テストを実現できる。
なお、上記に述べた各実施の形態1〜5では、2つのチップでマルチチップを構成したが、3つ以上のチップを用いて同様にして構成することができる。
本発明に係る半導体集積回路装置は、マルチチップ実装される半導体集積回路装置における各チップ間の実測テスト及び接続テストを実現することを可能にする等の効果を有し、マルチチップ実装半導体集積回路装置等として有用である。
本発明の実施の形態1におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。 本発明の実施の形態2におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。 本発明の実施の形態3におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。 本発明の実施の形態4におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。 本発明の実施の形態5におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。
符号の説明
1 マルチチップ外部からのテストデータ入力端子
2 フリップフロップ入力選択回路7の一つの入力信号
3 チップ単体SCAN用データ入力信号
4 単体/マルチチップSCANテストモード選択信号
5 選択信号
6 単体/マルチチップSCANデータ選択回路
7 フリップフロップ入力選択回路
8 フリップフロップ
9 フリップフロップの出力信号
10 通常系組み合わせ回路
11 チップAの内蔵チップ間接続用出力端子
12 チップAの内蔵チップ間接続用入力端子
13 チップA内のマルチチップSCANシフトデータ出力信号
14 チップA内のマルチチップSCANシフトデータ出力端子
15 チップBへのマルチチップSCANシフトデータ入力端子
16 チップBの内蔵チップ間接続用入力端子
17 チップBの内蔵チップ間接続用出力端子
18 マルチチップ外部へのデータ出力端子
19 通常出力信号とマルチチップSCANシフトデータ出力信号の選択回路
20 パターン発生回路31により生成されたテストデータ信号
21 期待値データ信号
22 マルチチップSCANシフトデータ信号
23 マルチチップSCANシフトデータ信号と期待値データ信号の比較結果出力信号
24 期待値比較結果出力信号用端子
31 パターン発生回路
32 期待値発生回路
33 期待値比較回路
34 期待値格納用メモリ

Claims (6)

  1. 複数のチップを搭載し、各チップ間でチップ間出力端子とチップ間入力端子とが接続された半導体集積回路装置であって、
    前記各チップは、内部の回路からチップ間出力端子へ出力される第1の信号の経路上にある最終のフリップフロップおよびチップ間入力端子から入力される第2の信号の経路上にある最初のフリップフロップを含むチップ内スキャンチェーンを構成し、
    複数の前記各チップに構成された複数の前記チップ内スキャンチェーンをシリアルに接続してマルチチップスキャンチェーンを構成した半導体集積回路装置。
  2. 前記複数のチップのうちの少なくとも1つのチップ内に、前記チップ内スキャンチェーンの出力信号と前記第1の信号とを入力し、スキャンテストモード時にはチップ内スキャンチェーンの出力信号を選択し、スキャンテストモード時以外の時には前記第1の信号を選択して前記チップ間出力端子へ出力する選択回路を設けたことを特徴とする請求項1の半導体集積回路装置。
  3. 前記複数のチップのうちの1つのチップ内に、
    前記マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路と、
    前記マルチチップスキャンチェーンから出力されるデータの期待値を発生する期待値発生回路と、
    前記マルチチップスキャンチェーンから出力されるデータが前記期待値と一致するか否かを判定する期待値比較回路とを設けたことを特徴とする請求項1の半導体集積回路装置。
  4. 前記複数のチップのうちの1つのチップ内に、
    前記マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路と、
    前記マルチチップスキャンチェーンから出力されるデータの期待値を記憶し、記憶する期待値を書き換え可能である期待値記憶回路と、
    前記マルチチップスキャンチェーンから出力されるデータが前記期待値データと一致するか否かを判定する期待値比較回路とを設けたことを特徴とする請求項1の半導体集積回路装置。
  5. 前記複数のチップのうちの1つのチップ内に、
    前記マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路を設けたことを特徴とする請求項1の半導体集積回路装置。
  6. 請求項1または2の半導体集積回路装置のテスト方法であって、
    前記半導体集積回路装置の各チップにおいて、前記第1の信号の経路上にある最終のフリップフロップに前記第1の信号を保持させるとともに前記第2の信号の経路上にある最初のフリップフロップに前記第2の信号を保持させた後、
    前記マルチチップスキャンチェーンにデータパターンを入力し、前記マルチチップスキャンチェーンから出力されるデータとその期待値とが一致するか否かを判定することを特徴とする半導体集積回路装置のテスト方法。
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