WO2009122635A1 - 半導体集積回路の検査回路 - Google Patents

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WO2009122635A1
WO2009122635A1 PCT/JP2009/000237 JP2009000237W WO2009122635A1 WO 2009122635 A1 WO2009122635 A1 WO 2009122635A1 JP 2009000237 W JP2009000237 W JP 2009000237W WO 2009122635 A1 WO2009122635 A1 WO 2009122635A1
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circuit
semiconductor integrated
inspection
expected value
external terminal
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PCT/JP2009/000237
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市川修
石村貴志
北元大樹
Original Assignee
パナソニック株式会社
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31703—Comparison aspects, e.g. signature analysis, comparators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318566—Comparators; Diagnosing the device under test

Definitions

  • the present invention relates to a semiconductor integrated circuit having a built-in self-test (BIST: Built-In Self-Test) circuit, and a set substrate or package (System In Chip) on which a plurality of the semiconductor integrated circuits are mounted.
  • BIST Built-In Self-Test
  • Set substrate or package System In Chip
  • an inspection pattern is input to the input of the inspection target circuit, and the output pattern from the inspection target circuit matches the output pattern (normal output pattern) when no failure exists in the inspection target circuit. Whether or not is determined.
  • An inspection device such as an LSI tester is used to inspect the semiconductor integrated circuit.
  • the LSI tester includes a memory for storing a test pattern and a normal output pattern, a test pattern generator for generating the test pattern, and whether or not the output pattern from the test target circuit matches the normal output pattern. And an output response analyzer for making a judgment.
  • the inspection pattern and the normal output pattern are read into the memory built in the tester. Thereafter, the inspection pattern is input to the inspection target circuit, and the output pattern from the inspection target circuit is compared with the normal output pattern. When a mismatch occurs in this comparison, the semiconductor integrated circuit including the circuit to be inspected is determined as a defective product.
  • BIST self-inspection
  • the BIST method is effective in performing high-quality and low-cost optimal testing of large-scale and high-speed semiconductor integrated circuits in which a plurality of circuits having different characteristics, such as system LSIs, are mounted as core blocks. Means.
  • a pseudo random pattern generator (PRPG) and a multi-input shift register (MISR) which is an output response compressor are incorporated in the device. It is mentioned.
  • PRPG generates a test pattern for the circuit to be tested. Therefore, it is not necessary to store the inspection pattern in the memory of the LSI tester. MISR compresses the output pattern from the circuit to be inspected into tens of bits of data. As can be seen from this, the data stored in the memory of the LSI tester can be greatly reduced in the BIST method, so that the above-described problems can be solved.
  • the good / bad judgment by the BIST method is performed by comparing the data compressed by MISR and the data (expected value data) when the output pattern when there is no failure in the circuit to be inspected is compressed by MISR. . If the data compressed by the MISR of the actual circuit to be inspected matches the expected value data, the inspection is a pass, and if they do not match, the inspection is a failure.
  • the first method is to have expected value data inside the semiconductor integrated circuit, compare it with the expected value data inside the semiconductor integrated circuit, and output only the pass / fail judgment signal.
  • the expected value data is stored in the memory of an external inspection device such as an LSI tester, the data compressed by the MISR is read out of the semiconductor integrated circuit, and the expected value data is read by the expected value comparator of the LSI tester. It is a method of comparing.
  • a certain conventional technique makes it unnecessary to change expected value data even when the configuration of a circuit to be inspected is changed. That is, according to this prior art, a correction value is input to the MISR when the output pattern is compressed so that the expected value can be compared with the fixed expected value according to the correction of the circuit to be inspected. The final compressed data that remains is the same as the data before the circuit to be inspected is corrected (see Patent Document 1). JP 2007-240390 A
  • the calculation for calculating the correction value to be input to the MISR becomes complicated when the correction amount of the circuit to be inspected is large, and the calculation time may be enormous. There is. Further, the correction value input to the MISR may not be able to cope with the correction of the circuit to be inspected, and the inspection itself may not be performed.
  • the present invention has been made to solve such a problem, and an object thereof is to make it possible to change the expected value of the built-in self-test without modifying the semiconductor integrated circuit.
  • the present invention provides an expectation of embedded self-inspection of a semiconductor integrated circuit to be inspected in a set substrate or package on which a plurality of semiconductor integrated circuits are mounted, by connecting the plurality of chips and mounting the chips on the set substrate.
  • the purpose is to make it possible to change the value from the outside.
  • a semiconductor integrated circuit of the present invention is a semiconductor integrated circuit having a circuit to be inspected and a built-in self-test circuit, and the built-in self-test circuit includes a multi-input shift register, an expected value storage circuit, and an expectation A value verification circuit, and when a circuit correction of the circuit to be inspected occurs, an expected value of a compression signature corresponding to the circuit correction is set in the expected value storage circuit from the outside of the semiconductor integrated circuit Is possible.
  • the set substrate of the present invention is a set substrate on which a plurality of the semiconductor integrated circuits of the present invention are mounted, and the set substrate has connection wiring between each external terminal of the plurality of semiconductor integrated circuits and the external terminal of the set substrate. It is possible to perform inspection by inputting an expected value of a compression signature corresponding to circuit correction of a circuit to be inspected on the semiconductor integrated circuit from the external terminal of the set substrate via the connection wiring.
  • the package of the present invention is a package on which a plurality of the semiconductor integrated circuits of the present invention are mounted, and the package has a connection wiring between each external terminal of the plurality of semiconductor integrated circuits and the external terminal of the package, Inspection is possible by inputting an expected value of a compression signature corresponding to circuit correction of a circuit to be inspected on the semiconductor integrated circuit from an external terminal of the package via a connection wiring.
  • the expected value of the built-in self test can be changed without correcting the semiconductor integrated circuit.
  • the connection between a plurality of chips is performed, and the expected value of the built-in self-inspection of the semiconductor integrated circuit to be inspected from the outside while the chips are mounted on the set substrate. It is possible to change.
  • FIG. 1 is an explanatory diagram of the semiconductor integrated circuit according to the first embodiment.
  • FIG. 2 is an explanatory diagram of a set substrate according to the second embodiment.
  • FIG. 3 is an explanatory diagram of a package according to the third embodiment.
  • FIG. 4 is an explanatory diagram of a set substrate according to the fourth embodiment.
  • FIG. 5 is an explanatory diagram of a wafer in the fifth embodiment.
  • FIG. 6 is an explanatory diagram of an inspection board according to the sixth embodiment.
  • FIG. 7 is an explanatory diagram of an inspection board according to the seventh embodiment.
  • FIG. 1 is a plan view of a semiconductor integrated circuit according to the first embodiment of the present invention.
  • a semiconductor integrated circuit (LSI) 100 according to this embodiment includes a circuit under test 101, a pattern generator 102, a multi-input shift register (MISR) 103, an expected value mounted on the semiconductor integrated circuit 100. It comprises a storage circuit 104, an expected value matching circuit 105, a boundary scan chain 106, and an output side selector 108.
  • MISR multi-input shift register
  • the value of the output pattern 116 output via the line 121 changes, and the value 117 compressed by the MISR 103 also changes accordingly.
  • the change in the signature compression value 117 accompanying the circuit modification of the circuit under test 101 can be calculated by logic simulation.
  • the corresponding signature compression expected value 118 is input from the external terminal (TDI) 109 from the external wiring 113 of the semiconductor integrated circuit 100 using the boundary scan chain 106, and the expected value storage circuit 104 via the boundary scan cell 111.
  • the register 119 can be set from the boundary scan chain 106.
  • the expected value matching is performed by taking the EX-NOR of the output signal 122 of the MISR 103 and the output signal 123 of the register 119, and the output of the expected value matching circuit 105
  • the signal 112 can be output from the output terminal (TDO) 110 of the boundary scan chain 106 via the output side selector 108 with the boundary scan chain 106 in which the select signal is set to “1”.
  • TDO output terminal
  • the inspection target circuit 101 can be inspected.
  • the other output wirings of the MISR 103 can be set to the corresponding registers of the expected value storage circuit 104 via the boundary scan chain 106, and the expected value matching can be performed in the expected value matching circuit 105.
  • the inspection target circuit 101 can be inspected.
  • FIG. 2 shows a plan view of a set substrate according to the second embodiment of the present invention.
  • the set substrate 200 in the present embodiment includes four semiconductor integrated circuits (LSIs) 100, 202, 203, and 204 described in the first embodiment mounted on the set substrate 200.
  • the semiconductor integrated circuit group includes wirings 206, 207, 208, 209, and 210 for connecting these semiconductor integrated circuit groups in order from the external input terminal 205 of the set substrate 200, and an external output terminal 211.
  • the pattern generator 214 on the semiconductor integrated circuit 202 is changed to the inspection target circuit 215 as described in the first embodiment.
  • the output pattern value output from the inspection target circuit 215 changes, and the value 223 signature-compressed by the MISR 216 changes accordingly.
  • the above-described change in the signature compression value accompanying the circuit modification of the inspection target circuit 215 can be calculated by logic simulation.
  • the select signals of the output side selectors 229, 233, and 235 on the semiconductor integrated circuits 201, 203, and 204 on the set substrate 200 are set to “0”, and the select signal of the output side selector 231 on the semiconductor integrated circuit 202 is set to “1”.
  • "1" as the corresponding signature compression expected value 221 is input from the external terminal 205 on the set substrate 200, via the wiring 206, the boundary scan chain 225 on the semiconductor integrated circuit 201, and the wiring 207
  • the value “1” can be set as the expected value 224 in the expected value storage circuit 217 via the boundary scan chain 213 through the input from the external terminal 219 of the semiconductor integrated circuit 202.
  • the output signal of the expected value matching circuit 218 is output from the external terminal 220 of the semiconductor integrated circuit 202 via the output side selector 231, and the wiring 208, the boundary scan chain 226 on the semiconductor integrated circuit 203, and the output side selector 233. And the output signal from the output terminal 211 of the set substrate 200 from the wiring 210 via the boundary scan chain 227 and the output side selector 235 on the semiconductor integrated circuit 204 via the wiring 209.
  • the inspection target circuit 215 on the semiconductor integrated circuit 202 on the set substrate 200 can be inspected.
  • the inspection target circuits of the other semiconductor integrated circuits 201, 203, and 204 on the set substrate 200 can be exclusively inspected.
  • an expected value corresponding to the circuit correction is set on the set substrate from the outside of the set substrate 200.
  • the circuit to be inspected can be inspected by inputting the wiring via the boundary scan chain on the semiconductor integrated circuit.
  • FIG. 3 shows a plan view of a package according to the third embodiment of the present invention.
  • the package 300 according to this embodiment includes four semiconductor integrated circuits 100, 301, 302, 303, and 304 described in the first embodiment mounted on the package 300.
  • the pattern generator 314 on the semiconductor integrated circuit 302 inputs to the inspection target circuit 315 as described in the first embodiment.
  • the output pattern value output from the inspection target circuit 315 changes with the input pattern to be changed, and the value 323 signature-compressed by the MISR 316 changes accordingly.
  • the above-described change in the signature compression value accompanying the circuit modification of the inspection target circuit 315 can be calculated by logic simulation.
  • the select signals of the output side selectors 329, 333, and 335 on the semiconductor integrated circuits 301, 303, and 304 on the package 300 are set to “0”, and the select signal of the output side selector 331 on the semiconductor integrated circuit 302 is set to “1”.
  • the value “1” as the corresponding signature compression expected value 321 is input from the external terminal 305 on the package 300, via the wiring 306, the boundary scan chain 325 on the semiconductor integrated circuit 301, and the wiring 307.
  • the value “1” can be set as the expected value 324 in the expected value storage circuit 317 via the boundary scan chain 313 using the input from the external terminal 319 of the semiconductor integrated circuit 302.
  • the output signal of the expected value matching circuit 318 is output from the external terminal 320 of the semiconductor integrated circuit 302 via the output side selector 331, and the wiring 308, the boundary scan chain 326 on the semiconductor integrated circuit 303, and the output side selector 333.
  • the inspection target circuit 315 on the semiconductor integrated circuit 302 on the package 300 can be inspected.
  • the inspection target circuits of the other semiconductor integrated circuits 301, 303, and 304 on the package 300 can be exclusively inspected.
  • the expected value corresponding to the circuit correction is set from the outside of the package 300 to the wiring on the package.
  • FIG. 4 shows a plan view of a set substrate in the fourth embodiment of the present invention.
  • the set substrate 400 in this embodiment shown in FIG. 4 four packages 300, 401, 402, 403, and 404 described in the third embodiment are mounted on the set substrate 400. It consists of wirings 406, 407, 408, 409, 410 for connecting the group in order from the external input terminal 405 of the set substrate 400, and an external output terminal 411.
  • the pattern generator 314 on the semiconductor integrated circuit 302 is inspected as described in the third embodiment.
  • the pattern value output from the inspection target circuit 315 changes with respect to the input pattern input to the circuit 315, and the value 323 signature-compressed by the MISR 316 changes accordingly.
  • the above-described change in the signature compression value accompanying the circuit modification of the inspection target circuit 315 can be calculated by logic simulation.
  • select signals of the output side selectors 329, 333, and 335 of the semiconductor integrated circuits 301, 303, and 304 on the package 402 on the set substrate 400 are set to “0”, and the select signal of the output side selector 331 of the semiconductor integrated circuit 302 is set.
  • Are set to “1” and the select signals of the output side selectors 329, 331, 333, and 335 on the semiconductor integrated circuits 301, 302, 303, and 304 of the packages 401, 403, and 404 are set to “0”.
  • the value “1” is input from the external terminal 405 on the set substrate 400 as the signature compression expected value 324 corresponding to the circuit correction of the inspection target circuit 315 on the semiconductor integrated circuit 302 on the package 402.
  • the value “1” can be set as the expected value 324 in the expected value storage circuit 317 by inputting from the external terminal 305 of the package 402 via the wiring 407. Further, the output signal of the expected value matching circuit 318 is output from the external terminal 320 of the semiconductor integrated circuit 302 via the output side selector 331, and the wiring 308, the boundary scan chain 326 on the semiconductor integrated circuit 303, and the output side selector 333. , And further via the wiring 309, the boundary scan chain 327 on the semiconductor integrated circuit 304 and the output side selector 335, and output from the wiring 310 from the output terminal 311 of the package 402. Then, the wiring 408, the package 403, the wiring 409. By observing the output signal from the external terminal 411 via the package 404 and the wiring 410, the inspection target circuit 315 on the semiconductor integrated circuit 302 on the package 402 on the set substrate 400 can be inspected.
  • each inspection target circuit on the other semiconductor integrated circuits 301, 303, and 304 on the package 402 on the set substrate 400 can be exclusively inspected.
  • each inspection target circuit on the semiconductor integrated circuit on the packages 401, 403, and 404 on the set substrate 400 can be exclusively inspected.
  • an expected value corresponding to the circuit correction from the outside of the set substrate 400 Is input via the wiring on the set substrate, the wiring on the package, and the boundary scan chain on the semiconductor integrated circuit, so that the inspection target circuit can be inspected.
  • FIG. 5 shows a plan view of a wafer in the fifth embodiment of the present invention.
  • the wafer 500 in this embodiment has two semiconductor integrated circuits 100 and 502 and 503 described in the first embodiment mounted on the wafer 500.
  • the pattern generator 102 on the semiconductor integrated circuit 503 inputs the inspection target circuit 101 as described in the first embodiment.
  • the output pattern 116 output from the inspection target circuit 101 changes with respect to the input pattern 115, and the value 117 signature-compressed by the MISR 103 also changes accordingly.
  • the above-described change in the signature compression value accompanying the circuit correction of the inspection target circuit 101 can be calculated by logic simulation.
  • the select signal of the output side selector 108 on the semiconductor integrated circuit 503 on the wafer 500 is set to “1”, and the select signal of the output side selector 108 on the semiconductor integrated circuit 502 is set to “0”.
  • the signature compression expectation value 118 is input from an external terminal 504 on the scribe line 509 on the wafer 500, and the scribe lines 509, 513, 511 are connected via the wiring 507 on the scribe line 509 and the boundary scan chain on the semiconductor integrated circuit 502.
  • the expected value can be set in the expected value storage circuit 104 via the boundary scan chain 106 by inputting from the external terminal 109 of the semiconductor integrated circuit 503 via the wiring 506 on 512, 510.
  • the output signal of the expected value matching circuit 105 is output from the external terminal 110 of the semiconductor integrated circuit 503 via the output side selector 108, and from the wiring 505 on the scribe lines 510, 512, 509 to the output terminal 509 of the wafer 500.
  • the inspection target circuit 101 on the semiconductor integrated circuit 503 on the wafer 500 can be inspected.
  • the inspection target circuits 101 of the other semiconductor integrated circuits 502 on the wafer 500 can be inspected exclusively.
  • the expected value corresponding to the circuit correction is supplied from the outside of the wafer 500 to the wiring on the wafer, the semiconductor integrated circuit.
  • the inspection target circuit can be inspected.
  • the example in which two semiconductor integrated circuits are mounted is described, but the number of mounted semiconductor integrated circuits is not limited.
  • the same inspection is possible.
  • FIG. 6 shows a plan view of an inspection board in the sixth embodiment of the present invention.
  • the inspection substrate 600 according to the present embodiment includes four semiconductor integrated circuits 100 601, 602, 603, and 604 described in the first embodiment mounted on the inspection substrate 600.
  • the semiconductor integrated circuit group is composed of wirings 606, 607, 608, 609, 610 for connecting the semiconductor integrated circuit group in order from the external input terminal 605 of the inspection substrate 600, and an external output terminal 611.
  • the pattern generator 614 on the semiconductor integrated circuit 602 is changed to the inspection target circuit 615 as described in the first embodiment.
  • the output pattern value output from the inspection target circuit 615 changes, and the value 623 signature-compressed by the MISR 616 also changes accordingly.
  • the above-described change in the signature compression value accompanying the circuit modification of the inspection target circuit 615 can be calculated by logic simulation.
  • the select signals of the output side selectors 629, 633, and 635 on the semiconductor integrated circuits 601, 603, and 604 on the inspection substrate 600 are set to “0”, and the select signal of the output side selector 631 on the semiconductor integrated circuit 602 is set to “1”.
  • the value “1” as the corresponding signature compression expected value 621 is input from the external terminal 605 on the inspection substrate 600, and passes through the wiring 606, the boundary scan chain 625 on the semiconductor integrated circuit 601, and the wiring 619.
  • the value “1” can be set as the expected value 624 in the expected value storage circuit 617 via the boundary scan chain 613 by inputting from the external terminal 619 of the semiconductor integrated circuit 602.
  • the output signal of the expected value matching circuit 618 is output from the external terminal 620 of the semiconductor integrated circuit 602 via the output side selector 631, and the wiring 608, the boundary scan chain 626 on the semiconductor integrated circuit 603, and the output side selector 633.
  • the output signal from the output terminal 611 of the inspection substrate 600 is observed from the wiring 610 via the boundary scan chain 627 and the output side selector 635 on the semiconductor integrated circuit 604 via the wiring 609.
  • the inspection target circuit 615 on the semiconductor integrated circuit 602 on the inspection substrate 600 can be inspected.
  • the inspection target circuits of the other semiconductor integrated circuits 601, 603, and 604 on the inspection substrate 600 can be exclusively inspected.
  • an expected value corresponding to the circuit correction is provided on the inspection substrate from the outside of the inspection substrate 600.
  • the circuit to be inspected can be inspected by inputting the wiring via the boundary scan chain on the semiconductor integrated circuit.
  • FIG. 7 shows a plan view of an inspection substrate in the seventh embodiment of the present invention.
  • the inspection board 700 in the present embodiment has four packages 300, 702, 703, and 704 described in the third embodiment mounted on the inspection board 700. It consists of wirings 706, 707, 708, 709, 710 for connecting the group in order from the external input terminal 705 of the inspection board 700, and an external output terminal 711.
  • the pattern generator 314 on the semiconductor integrated circuit 302 is used as described in the third embodiment.
  • the pattern value output from the test target circuit 315 changes with respect to the input pattern input to the test target circuit 315, and the value 323 signature-compressed by the MISR 316 changes accordingly.
  • the above-described change in the signature compression value accompanying the circuit modification of the inspection target circuit 315 can be calculated by logic simulation.
  • select signals of the output side selectors 329, 333, and 335 on the semiconductor integrated circuits 301, 303, and 304 on the package 702 on the inspection substrate 700 are set to “0”, and the select signal of the output side selector 331 on the semiconductor integrated circuit 302 is selected.
  • the signal is set to “1”, and the select signals of the output side selectors 329, 331, 333, and 335 on the semiconductor integrated circuits 301, 302, 303, and 304 on the packages 701, 703, and 704 are set to “0”.
  • the value “1” is input from the external terminal 705 on the inspection board 700 as the signature compression expected value 324 corresponding to the circuit correction of the inspection target circuit 315 on the semiconductor integrated circuit 302 on the package 702, and the wiring 706 and the package 701 are input.
  • the value “1” can be set as the expected value 324 in the expected value storage circuit 317 by inputting from the external terminal 305 of the package 702 via the wiring 707.
  • the output signal of the expected value matching circuit 318 is output from the external terminal 320 of the semiconductor integrated circuit 302 via the output side selector 331, and the wiring 308, the boundary scan chain 326 on the semiconductor integrated circuit 303, and the output side selector 333.
  • the wiring 309 the boundary scan chain 327 on the semiconductor integrated circuit 304 and the output side selector 335, and output from the wiring 310 from the output terminal 311 of the package 702. Then, the wiring 708, the package 703, the wiring 709. By observing an output signal from the external terminal 711 via the package 704 and the wiring 710, the inspection target circuit 315 on the semiconductor integrated circuit 302 on the package 702 on the inspection substrate 700 can be inspected.
  • each inspection target circuit on the other semiconductor integrated circuits 301, 303, and 304 on the package 702 on the inspection substrate 700 can be exclusively inspected. Further, each inspection target circuit on the semiconductor integrated circuit on the packages 701, 703, and 704 on the inspection substrate 700 can be inspected exclusively.
  • the expected value corresponding to the circuit correction from the outside of the inspection substrate 700 is input via the wiring on the set substrate, the wiring on the package, and the boundary scan chain on the semiconductor integrated circuit, so that the inspection target circuit can be inspected.
  • the present invention makes it possible to change the expected value of built-in self-test without modifying the semiconductor integrated circuit.
  • a set substrate or package on which a plurality of semiconductor integrated circuits are mounted a plurality of chips are connected, and the chip is mounted on the set substrate. Accordingly, the expected value of the built-in self-inspection of the semiconductor integrated circuit to be inspected can be changed from the outside, which is useful as a semiconductor integrated circuit inspection circuit using the BIST technology.

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Abstract

　半導体集積回路（１００）は、検査対象回路（１０１）と組み込み自己検査［ＢＩＳＴ］回路とを有する半導体集積回路であって、当該ＢＩＳＴ回路は、多入力シフトレジスタ［ＭＩＳＲ］（１０３）と期待値格納回路（１０４）と期待値照合回路（１０５）とを有する。検査対象回路（１０１）の回路修正が発生した場合に、当該回路修正に対応した圧縮シグネチャの期待値（１１８）を期待値格納回路（１０４）に半導体集積回路（１００）の外部から設定することにより検査が可能となる。

Description

半導体集積回路の検査回路
　本発明は、組み込み自己検査（ＢＩＳＴ：Ｂｕｉｌｔ－Ｉｎ　Ｓｅｌｆ－Ｔｅｓｔ）回路を有する半導体集積回路と、当該半導体集積回路を複数搭載したセット基板あるいはパッケージ（Ｓｙｓｔｅｍ　Ｉｎ　Ｃｈｉｐ）に関するものである。
　半導体集積回路（ＬＳＩ）の検査は、検査対象回路の入力に検査パターンを入力し、検査対象回路からの出力パターンが検査対象回路に故障が存在しない場合の出力パターン（正常出力パターン）と一致するか否かにより判断される。
　半導体集積回路の検査にはＬＳＩテスタ等の検査装置を用いる。ＬＳＩテスタには、検査パターン及び正常出力パターンを格納しておくためのメモリと、検査パターンを発生する検査パターン発生器と、検査対象回路からの出力パターンが正常出力パターンと一致するか否かの判断をする出力応答解析器とが備わっている。
　テストを開始するに際して、まず、検査パターン及び正常出力パターンをテスタに内蔵しているメモリへ読み込む。その後、検査パターンを検査対象回路へ入力するとともに、検査対象回路からの出力パターンを正常出力パターンと比較する。この比較で不一致が発生した場合に、検査対象回路を含む半導体集積回路は不良品と判断される。
　しかしながら、近年のプロセスの微細化に伴う半導体集積回路の大規模化により、半導体集積回路の検査パターン及び正常出力パターンが長大になり、必要な全ての検査パターン及び正常出力パターンのサイズがＬＳＩテスタのメモリの容量をオーバーしてしまうという問題が発生している。
　このような場合に有効な半導体集積回路の検査容易化技術として、組み込み自己検査（ＢＩＳＴ）方式がある。ＢＩＳＴ方式では、半導体集積回路内部に自己検査用回路を組み込むことにより、検査対象回路へ印加する検査入力パターンの生成や、検査対象回路からの出力パターンの圧縮及びその期待値の照合を簡便に行うことができる。
　ＢＩＳＴ方式は、システムＬＳＩのような、各々異なる特性を持つ複数の回路をコアブロックとして搭載した大規模かつ高速な半導体集積回路のテストを高品質かつ低コストで最適に行うことのできる効果的な手段である。
　論理回路に対する組み込み自己検査方式であるロジックＢＩＳＴの基本構成の大きな特徴として、擬似ランダムパターン発生器（ＰＲＰＧ）と、出力応答圧縮器である多入力シフトレジスタ（ＭＩＳＲ）とがデバイス内部に組み込まれていることが挙げられる。
　ＰＲＰＧは検査対象回路への検査パターンの発生を行う。したがって、検査パターンをＬＳＩテスタのメモリに格納する必要はない。ＭＩＳＲは検査対象回路からの出力パターンを数十ビットのデータに圧縮する。このことからも分かるように、ＢＩＳＴ方式ではＬＳＩテスタのメモリに格納するデータを大幅に削減することができるため、前述した問題を解決することができる。
　ＢＩＳＴ方式での良・不良判定はＭＩＳＲで圧縮されたデータと、検査対象回路に故障が存在しない場合の出力パターンがＭＩＳＲで圧縮された場合のデータ（期待値データ）とを比較することで行う。実際の検査対象回路のＭＩＳＲで圧縮されたデータと、期待値データとが一致すれば検査はパスであり、不一致であれば検査はフェイルとなる。
　期待値データとの比較方法は二通りある。一つ目は期待値データを半導体集積回路内部に持ち、半導体集積回路内部で期待値データとの比較を行い、パス・フェイルの判定信号のみを出力する方法である。二つ目は期待値データをＬＳＩテスタ等の外部検査装置のメモリに格納しておき、ＭＩＳＲで圧縮されたデータを半導体集積回路の外部に読み出し、ＬＳＩテスタの期待値比較器で期待値データとの比較を行う方法である。
　一つ目の方法では、期待値データを半導体集積回路内部に格納するため、検査対象回路の変更が生じた場合に、格納する期待値データを変更するための回路修正も行わなければならないという課題が発生する。
　このような課題に対して、ある従来技術は、検査対象回路の構成に変更があった場合でも期待値データの変更を不要とする。すなわち、この従来技術によれば、検査対象回路の修正に応じて、固定された期待値と期待値照合可能となるように、出力パターンの圧縮時にＭＩＳＲに補正値を入力することで、ＭＩＳＲに残る最終的な圧縮データを、検査対象回路を修正する前のデータと同一にする（特許文献１参照）。
特開２００７－２４０３９０号公報
　しかしながら、ＭＩＳＲに補正値を入力する上記従来技術では、検査対象回路の修正量が大きい場合にＭＩＳＲに入力する補正値を算出するための計算が煩雑になり、また計算時間が膨大となる可能性がある。また、ＭＩＳＲに入力する補正値では検査対象回路の修正に対応しきれない場合があり、検査自体が実行できない可能性もある。
　本発明は、このような問題点を解消するためになされたものであり、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とすることを目的とする。
　また、本発明は、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することを可能とすることを目的とする。
　上記課題を解決するため、本発明の半導体集積回路は、検査対象回路と組み込み自己検査回路とを有する半導体集積回路であって、前記組み込み自己検査回路は多入力シフトレジスタと期待値格納回路と期待値照合回路とを有し、前記検査対象回路の回路修正が発生した場合に前記回路修正に対応した圧縮シグネチャの期待値を前記期待値格納回路に前記半導体集積回路の外部から設定することにより検査が可能であることを特徴とする。
　本発明のセット基板は、本発明の半導体集積回路を複数搭載したセット基板であって、前記セット基板は前記複数の半導体集積回路の各々の外部端子と前記セット基板の外部端子との接続配線を有し、前記接続配線を経由して前記セット基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
　本発明のパッケージは、本発明の半導体集積回路を複数搭載したパッケージであって、前記パッケージは前記複数の半導体集積回路の各々の外部端子と前記パッケージの外部端子との接続配線を有し、前記接続配線を経由して前記パッケージの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
　本発明によれば、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とする。また、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することを可能とする。
図１は、第１の実施形態における半導体集積回路の説明図である。 図２は、第２の実施形態におけるセット基板の説明図である。 図３は、第３の実施形態におけるパッケージの説明図である。 図４は、第４の実施形態におけるセット基板の説明図である。 図５は、第５の実施形態におけるウエハの説明図である。 図６は、第６の実施形態における検査基板の説明図である。 図７は、第７の実施形態における検査基板の説明図である。
符号の説明
１００　半導体集積回路
１０１　検査対象回路
１０２　パターン発生器
１０３　多入力シフトレジスタ（ＭＩＳＲ）
１０４　期待値格納回路
１０５　期待値照合回路
１０６　バウンダリスキャンチェーン
１０８　出力側セレクタ
２００　セット基板
２０５　セット基板の外部入力端子
２０６、２０７、２０８、２０９、２１０　セット基板上の配線
２１１　セット基板の外部出力端子
３００　パッケージ
３０５　パッケージの外部入力端子
３０６、３０７、３０８、３０９、３１０　パッケージ上の配線
３１１　パッケージの外部出力端子
４００　セット基板
４０５　セット基板の外部入力端子
４０６、４０７、４０８、４０９、４１０　セット基板上の配線
４１１　セット基板の外部出力端子
５００　ウエハ
５０４　ウエハの外部入力端子
５０９、５１０、５１１、５１２、５１３　ウエハ上のスクライブライン
５０５、５０６、５０７　ウエハ上のスクライブライン上に形成された配線
５０８　ウエハの外部出力端子
６００　検査基板
６０５　検査基板の外部入力端子
６０６、６０７、６０８、６０９、６１０　検査基板上の配線
６１１　検査基板の外部出力端子
７００　検査基板
７０５　検査基板の外部入力端子
７０６、７０７、７０８、７０９、７１０　検査基板上の配線
７１１　検査基板の外部出力端子
　以下、本発明の実施形態について、図面を参照しながら説明する。
　図１は、本発明の第１の実施形態における半導体集積回路の平面図を示すものである。図１にあって本実施形態における半導体集積回路（ＬＳＩ）１００は、当該半導体集積回路１００上に搭載されている検査対象回路１０１、パターン発生器１０２、多入力シフトレジスタ（ＭＩＳＲ）１０３、期待値格納回路１０４、期待値照合回路１０５、バウンダリスキャンチェーン１０６、出力側セレクタ１０８からなる。
　検査対象回路１０１に回路修正が発生した場合にパターン発生器１０２が生成するパターンに関して信号線１２０を経由して検査対象回路１０１に入力する入力パターン１１５に対して、検査対象回路１０１から出力する信号線１２１を経由して出力される出力パターン１１６の値が変化し、それに伴いＭＩＳＲ１０３によりシグネチャ圧縮された値１１７も変化する。一方、検査対象回路１０１の回路修正に伴う上述のシグネチャ圧縮値１１７の変化は論理シミュレーションにより算出可能である。
　そして、対応するシグネチャ圧縮期待値１１８をバウンダリスキャンチェーン１０６を利用して半導体集積回路１００の外部配線１１３から外部端子（ＴＤＩ）１０９より入力し、バウンダリスキャンセル１１１を経由して期待値格納回路１０４のレジスタ１１９にバウンダリスキャンチェーン１０６から設定可能である。
　更に、期待値照合回路１０５のＥＸ－ＮＯＲ回路１２４にあってＭＩＳＲ１０３の出力信号１２２とレジスタ１１９の出力信号１２３とのＥＸ－ＮＯＲを取ることで期待値照合を行い、期待値照合回路１０５の出力信号１１２を、セレクト信号が“１”に設定されたバウンダリスキャンチェーン１０６との出力側セレクタ１０８を経由してバウンダリスキャンチェーン１０６の出力端子（ＴＤＯ）１１０から出力可能であり、半導体集積回路１００の外部信号１１４を観測することで検査対象回路１０１の検査が可能となる。
　同様にして、ＭＩＳＲ１０３のその他出力配線に関しても期待値格納回路１０４の対応するレジスタにバウンダリスキャンチェーン１０６を経由して設定可能であり、期待値照合回路１０５にあって期待値照合が可能である。
　以上より、半導体集積回路１００上の検査対象回路１０１に回路修正が発生した場合にあっても、半導体集積回路１００の外部より回路修正に対応した期待値をバウンダリスキャンチェーン１０６を経由して入力することで検査対象回路１０１の検査が可能となる。
　図２は、本発明の第２の実施形態におけるセット基板の平面図を示すものである。図２にあって本実施形態におけるセット基板２００は、当該セット基板２００上に第１の実施形態にて説明した半導体集積回路（ＬＳＩ）１００を２０１、２０２、２０３、２０４と４個搭載しており、これらの半導体集積回路群をセット基板２００の外部入力端子２０５から順番に接続する配線２０６、２０７、２０８、２０９、２１０と、外部出力端子２１１からなる。
　セット基板２００上の半導体集積回路２０２の検査対象回路２１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路２０２上のパターン発生器２１４が検査対象回路２１５に入力する入力パターンに対して、検査対象回路２１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ２１６によりシグネチャ圧縮された値２２３も変化する。一方、検査対象回路２１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
　そして、セット基板２００上の半導体集積回路２０１、２０３、２０４上の出力側セレクタ２２９、２３３、２３５のセレクト信号を“０”に、半導体集積回路２０２上の出力側セレクタ２３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値２２１として値“１”をセット基板２００上の外部端子２０５より入力し、配線２０６、半導体集積回路２０１上のバウンダリスキャンチェーン２２５、配線２０７を経由して利用して半導体集積回路２０２の外部端子２１９より入力し、バウンダリスキャンチェーン２１３を経由して期待値格納回路２１７に期待値２２４として値“１”を設定可能である。更に、期待値照合回路２１８の出力信号を出力側セレクタ２３１を経由して半導体集積回路２０２の外部端子２２０より出力して、配線２０８、半導体集積回路２０３上のバウンダリスキャンチェーン２２６、出力側セレクタ２３３を経由して、更に配線２０９を経由して半導体集積回路２０４上のバウンダリスキャンチェーン２２７と出力側セレクタ２３５を経由して、配線２１０からセット基板２００の出力端子２１１からの出力信号を観測することでセット基板２００上の半導体集積回路２０２上の検査対象回路２１５の検査が可能となる。
　同様にして、セット基板２００上のその他の半導体集積回路２０１、２０３、２０４の各々の検査対象回路についても排他的に検査可能である。
　以上より、セット基板２００上の半導体集積回路２０１、２０２、２０３、２０４の検査対象回路の修正が発生した場合にあっても、セット基板２００の外部より回路修正に対応した期待値をセット基板上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
　なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
　図３は、本発明の第３の実施形態におけるパッケージの平面図を示すものである。図３にあって本実施形態におけるパッケージ３００は、当該パッケージ３００上に第１の実施形態にて説明した半導体集積回路１００を３０１、３０２、３０３、３０４と４個搭載しており、これらの半導体集積回路群をパッケージ３００の外部入力端子３０５から順番に接続する配線３０６、３０７、３０８、３０９、３１０と、外部出力端子３１１からなる。
　パッケージ３００上の半導体集積回路３０２の検査対象回路３１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
　そして、パッケージ３００上の半導体集積回路３０１、３０３、３０４上の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値３２１として値“１”をパッケージ３００上の外部端子３０５より入力し、配線３０６、半導体集積回路３０１上のバウンダリスキャンチェーン３２５、配線３０７を経由して利用して半導体集積回路３０２の外部端子３１９より入力し、バウンダリスキャンチェーン３１３を経由して期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ３００の出力端子３１１からの出力信号を観測することで、パッケージ３００上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
　同様にして、パッケージ３００上のその他の半導体集積回路３０１、３０３、３０４の各々の検査対象回路についても排他的に検査可能である。
　以上より、パッケージ３００上の半導体集積回路３０１、３０２、３０３、３０４の検査対象回路の修正が発生した場合にあっても、パッケージ３００の外部より回路修正に対応した期待値をパッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
　なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
　図４は、本発明の第４の実施形態におけるセット基板の平面図を示すものである。図４にあって本実施形態におけるセット基板４００は、当該セット基板４００上に第３の実施形態にて説明したパッケージ３００を４０１、４０２、４０３、４０４と４個搭載しており、これらのパッケージ群をセット基板４００の外部入力端子４０５から順番に接続する配線４０６、４０７、４０８、４０９、４１０と、外部出力端子４１１からなる。
　セット基板４００上のパッケージ４０２の半導体集積回路３０２の検査対象回路３１５に回路修正が発生した場合に、第３の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力されるパターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
　まず、セット基板４００上のパッケージ４０２上の半導体集積回路３０１、３０３、３０４の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定し、またパッケージ４０１、４０３、４０４の半導体集積回路３０１、３０２、３０３、３０４上の出力側セレクタ３２９、３３１、３３３、３３５のセレクト信号を“０”に設定する。そして、パッケージ４０２上の半導体集積回路３０２上の検査対象回路３１５の回路修正に対応するシグネチャ圧縮期待値３２４として値“１”をセット基板４００上の外部端子４０５より入力し、配線４０６、パッケージ４０１、配線４０７を経由してパッケージ４０２の外部端子３０５より入力し、期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ４０２の出力端子３１１より出力する。そして、配線４０８、パッケージ４０３、配線４０９．パッケージ４０４、配線４１０を経由して、外部端子４１１からの出力信号を観測することで、セット基板４００上のパッケージ４０２上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
　同様にして、セット基板４００上のパッケージ４０２上のその他の半導体集積回路３０１、３０３、３０４上の各々の検査対象回路についても排他的に検査可能である。更に、セット基板４００上のパッケージ４０１、４０３、４０４上の半導体集積回路上の各々の検査対象回路についても排他的に検査可能である。
　以上より、セット基板４００上のパッケージ４０１、４０２、４０３、４０４上の半導体集積回路上の検査対象回路の修正が発生した場合にあっても、セット基板４００の外部より回路修正に対応した期待値をセット基板上の配線、パッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
　なお、本実施形態にあっては４個のパッケージが搭載されている例を用いて説明しているが、搭載するパッケージの個数には制限は無い。また同種／異種のパッケージを搭載している場合にも同様に検査可能である。
　図５は、本発明の第５の実施形態におけるウエハの平面図を示すものである。図５にあって本実施形態におけるウエハ５００は、当該ウエハ５００上に第１の実施形態にて説明した半導体集積回路１００を５０２、５０３と２個搭載しており、これらの半導体集積回路群と、ウエハ５００の外部入力端子５０４と、スクライブライン５０９、５１０、５１１、５１２、５１３上に形成された配線５０５、５０６、５０７と、外部出力端子５０８とからなる。
　ウエハ５００上の半導体集積回路５０３の検査対象回路に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路５０３上のパターン発生器１０２が検査対象回路１０１に入力する入力パターン１１５に対して、検査対象回路１０１から出力される出力パターン１１６が変化し、それに伴いＭＩＳＲ１０３によりシグネチャ圧縮された値１１７も変化する。一方、検査対象回路１０１の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
　そして、ウエハ５００上の半導体集積回路５０３上の出力側セレクタ１０８のセレクト信号を“１”に、半導体集積回路５０２上の出力側セレクタ１０８のセレクト信号を“０”にそれぞれ設定して、対応するシグネチャ圧縮期待値１１８をウエハ５００上のスクライブライン５０９上の外部端子５０４より入力し、スクライブライン５０９上の配線５０７、半導体集積回路５０２上のバウンダリスキャンチェーンを経由してスクライブライン５０９、５１３、５１１、５１２、５１０上の配線５０６を経由して半導体集積回路５０３の外部端子１０９より入力し、バウンダリスキャンチェーン１０６を経由して期待値格納回路１０４に期待値を設定可能である。更に、期待値照合回路１０５の出力信号を出力側セレクタ１０８を経由して半導体集積回路５０３の外部端子１１０より出力して、スクライブライン５１０、５１２、５０９上の配線５０５からウエハ５００の出力端子５０９からの出力信号を観測することでウエハ５００上の半導体集積回路５０３上の検査対象回路１０１の検査が可能となる。
　同様にして、ウエハ５００上のその他の半導体集積回路５０２の検査対象回路１０１についても排他的に検査可能である。
　以上より、ウエハ５００上の半導体集積回路５０２、５０３の検査対象回路１０１の修正が発生した場合にあっても、ウエハ５００の外部より回路修正に対応した期待値をウエハ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
　なお、本実施形態にあっては２個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
　図６は、本発明の第６の実施形態における検査基板の平面図を示すものである。図６にあって本実施形態における検査基板６００は、当該検査基板６００上に第１の実施形態にて説明した半導体集積回路１００を６０１、６０２、６０３、６０４と４個搭載しており、これらの半導体集積回路群を検査基板６００の外部入力端子６０５から順番に接続する配線６０６、６０７、６０８、６０９、６１０と、外部出力端子６１１からなる。
　検査基板６００上の半導体集積回路６０２の検査対象回路６１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路６０２上のパターン発生器６１４が検査対象回路６１５に入力する入力パターンに対して、検査対象回路６１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ６１６によりシグネチャ圧縮された値６２３も変化する。一方、検査対象回路６１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
　そして、検査基板６００上の半導体集積回路６０１、６０３、６０４上の出力側セレクタ６２９、６３３、６３５のセレクト信号を“０”に、半導体集積回路６０２上の出力側セレクタ６３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値６２１として値“１”を検査基板６００上の外部端子６０５より入力し、配線６０６、半導体集積回路６０１上のバウンダリスキャンチェーン６２５、配線６１９を経由して利用して半導体集積回路６０２の外部端子６１９より入力し、バウンダリスキャンチェーン６１３を経由して期待値格納回路６１７に期待値６２４として値“１”を設定可能である。更に、期待値照合回路６１８の出力信号を出力側セレクタ６３１を経由して半導体集積回路６０２の外部端子６２０より出力して、配線６０８、半導体集積回路６０３上のバウンダリスキャンチェーン６２６、出力側セレクタ６３３を経由して、更に配線６０９を経由して半導体集積回路６０４上のバウンダリスキャンチェーン６２７と出力側セレクタ６３５を経由して、配線６１０から検査基板６００の出力端子６１１からの出力信号を観測することで検査基板６００上の半導体集積回路６０２上の検査対象回路６１５の検査が可能となる。
　同様にして、検査基板６００上のその他の半導体集積回路６０１、６０３、６０４の各々の検査対象回路についても排他的に検査可能である。
　以上より、検査基板６００上の半導体集積回路６０１、６０２、６０３、６０４の検査対象回路の修正が発生した場合にあっても、検査基板６００の外部より回路修正に対応した期待値を検査基板上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
　なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
　図７は、本発明の第７の実施形態における検査基板の平面図を示すものである。図７にあって本実施形態における検査基板７００は、当該検査基板７００上に第３の実施形態にて説明したパッケージ３００を７０１、７０２、７０３、７０４と４個搭載しており、これらのパッケージ群を検査基板７００の外部入力端子７０５から順番に接続する配線７０６、７０７、７０８、７０９、７１０と、外部出力端子７１１からなる。
　検査基板７００上のパッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５に回路修正が発生した場合に、第３の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力されるパターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
　まず、検査基板７００上のパッケージ７０２上の半導体集積回路３０１、３０３、３０４上の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定し、またパッケージ７０１、７０３、７０４上の半導体集積回路３０１、３０２、３０３、３０４上の出力側セレクタ３２９、３３１、３３３、３３５のセレクト信号を“０”に設定する。そして、パッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５の回路修正に対応するシグネチャ圧縮期待値３２４として値“１”を検査基板７００上の外部端子７０５より入力し、配線７０６、パッケージ７０１、配線７０７を経由してパッケージ７０２の外部端子３０５より入力し、期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ７０２の出力端子３１１より出力する。そして、配線７０８、パッケージ７０３、配線７０９．パッケージ７０４、配線７１０を経由して、外部端子７１１からの出力信号を観測することで、検査基板７００上のパッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
　同様にして、検査基板７００上のパッケージ７０２上のその他の半導体集積回路３０１、３０３、３０４上の各々の検査対象回路についても排他的に検査可能である。更に、検査基板７００上のパッケージ７０１、７０３、７０４上の半導体集積回路上の各々の検査対象回路についても排他的に検査可能である。
　以上より、検査基板７００上のパッケージ７０１、７０２、７０３、７０４上の半導体集積回路上の検査対象回路の修正が発生した場合にあっても、検査基板７００の外部より回路修正に対応した期待値をセット基板上の配線、パッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
　なお、本実施形態にあっては４個のパッケージが搭載されている例を用いて説明しているが、搭載するパッケージの個数には制限は無い。また同種／異種のパッケージを搭載している場合にも同様に検査可能である。
産業上の利用の可能性
　本発明は、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とし、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することが可能となり、ＢＩＳＴ技術を用いた半導体集積回路の検査回路等として有用である。

Claims (8)

  1. 　検査対象回路と組み込み自己検査回路とを有する半導体集積回路であって、
    　前記組み込み自己検査回路は、多入力シフトレジスタと、期待値格納回路と、期待値照合回路とを有し、
    　前記検査対象回路の回路修正が発生した場合に、前記回路修正に対応した圧縮シグネチャの期待値を前記期待値格納回路に前記半導体集積回路の外部から設定することにより検査が可能であることを特徴とする半導体集積回路。
  2. 　請求項１記載の半導体集積回路であって、
    　前記期待値格納回路への前記期待値の設定に利用されるバウンダリスキャンチェーンを更に有することを特徴とする半導体集積回路。
  3. 　請求項１記載の半導体集積回路を複数搭載したセット基板であって、
    　前記セット基板は、前記複数の半導体集積回路の各々の外部端子と前記セット基板の外部端子との接続配線を有し、
    　前記接続配線を経由して前記セット基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするセット基板。
  4. 　請求項１記載の半導体集積回路を複数搭載したパッケージであって、
    　前記パッケージは、前記複数の半導体集積回路の各々の外部端子と前記パッケージの外部端子との接続配線を有し、
    　前記接続配線を経由して前記パッケージの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするパッケージ。
  5. 　請求項４記載のパッケージを複数搭載したセット基板であって、
    　前記セット基板は、前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、
    　前記接続配線を経由して前記セット基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするセット基板。
  6. 　請求項１記載の半導体集積回路を複数搭載したウエハであって、
    　前記ウエハは、前記複数の半導体集積回路の各々の外部端子と前記ウエハの外部端子との接続配線を有し、
    　前記接続配線を経由して前記ウエハの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするウエハ。
  7. 　請求項１記載の半導体集積回路を複数搭載した検査基板であって、
    　前記検査基板は、前記複数の半導体集積回路の各々の外部端子と前記検査基板の外部端子との接続配線を有し、
    　前記接続配線を経由して前記検査基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする検査基板。
  8. 　請求項４記載のパッケージを複数搭載した検査基板であって、
    　前記検査基板は、前記複数のパッケージの各々の外部端子と前記検査基板の外部端子との接続配線を有し、
    　前記接続配線を経由して前記検査基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする検査基板。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955411A (ja) * 1995-08-17 1997-02-25 Fujitsu Ltd 半導体ウェハの試験方法および半導体ウェハ
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
JP2005156479A (ja) * 2003-11-28 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置およびそのテスト方法
JP2007240390A (ja) * 2006-03-10 2007-09-20 Matsushita Electric Ind Co Ltd 半導体集積回路の検査方法および半導体集積回路の検査装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955411A (ja) * 1995-08-17 1997-02-25 Fujitsu Ltd 半導体ウェハの試験方法および半導体ウェハ
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
JP2005156479A (ja) * 2003-11-28 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置およびそのテスト方法
JP2007240390A (ja) * 2006-03-10 2007-09-20 Matsushita Electric Ind Co Ltd 半導体集積回路の検査方法および半導体集積回路の検査装置

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