JP2006286030A - 半導体装置 - Google Patents

Abstract

【課題】 メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することを目的とする。
【解決手段】 半導体装置に内蔵されるメモリ１をメモリＢＩＳＴ回路等のメモリ・テスト専用回路を用いて検査する際に、検査対象となるメモリ１そのものに故障が無いにもかかわらず、メモリ・テスト専用回路の故障によりメモリが不良品と判定された場合にも、あらかじめ搭載された複数のメモリ・テスト専用回路を用いて順に検査を行うことにより、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することができる。
【選択図】 図１

Description

本発明は、半導体装置における内蔵メモリの検査に関するものである。

半導体装置の製造プロセス・ルールは年々微細化が進んでいる。その結果、高速化、小面積化といった効果が得られる。そして、近年の半導体装置開発においては、より多くの回路を組み込む事で高機能化を図り、ＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）といった形態で付加価値を高めるという傾向にある。

ＳｏＣの様な大規模半導体装置に組み込まれる回路には様々な種類があり、その中にはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）といった記憶装置（メモリ）も含まれる。

この様に半導体装置に組み込まれたメモリの検査は、通常、半導体装置が実際に製品で使用される状態（実動作状態）や、テストモードの様な外部端子から直接内蔵メモリにアクセスする事のできる状態で行われる。

しかし、メモリの搭載量の増加に伴い、検査時間が延びるという問題が発生してきている。また、近年の半導体装置は高速化が進んでいる為、通常の半導体検査装置（テスター）では、特に速度面での検査を十分に行う事が困難になってきている。

そこで最近では、メモリのテストを効率的に行う為に、テスト容易化として、メモリにＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）、ＡＢＩＳＴ（Ａｒｒａｙ ＢＩＳＴ）と呼ばれる自動メモリ・テスト回路を接続して行われる例が一般化してきている（例えば、特許文献１参照）。
特開平６−３４２０４０号公報

しかしながら、年々、ＳｏＣの様な大規模半導体装置に内蔵されるメモリは、大容量化し、また搭載数が増加してきている。同時にメモリＢＩＳＴ回路の様なメモリ・テスト専用回路も大規模化、増加していく傾向にある。一般的に、回路が大規模化すると歩留りが低下する為、メモリ・テスト専用回路についても低歩留り化傾向が見られる。メモリ自体に故障が無い場合でも、メモリ・テスト専用回路に故障がある事で、不良品と判定し、歩留りが低下する事が問題となっている。

本発明の半導体装置は、上記問題点を解決するために、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することを目的とする。

上記目的を達成するために、本発明の請求項１記載の半導体装置は、１または２以上のメモリと、前記メモリ毎に検査を行う２以上のメモリ・テスト専用回路と、前記メモリ・テスト専用回路の内いずれかのメモリ・テスト専用回路のテスト入力信号を選択して対応するメモリに入力する前記メモリ毎の第一のセレクタと、前記第一のセレクタの出力信号または実動作時のメモリ入力信号の内いずれかを選択して前記メモリに入力する前記メモリ毎の第二のセレクタと、前記２以上のメモリ・テスト専用回路の出力の内いずれかの出力を選択して検査結果として出力する前記メモリ毎の第三のセレクタとを有し、各メモリの検査の際に１つのメモリ・テスト専用回路による検査で不良と判定されても、良品判定がでるか全てのメモリ・テスト専用回路の検査で不良と判定されるまで繰り返し検査を行うことを特徴とする。

この構成により、メモリ自体に故障がないにもかかわらず、最初のメモリ・テスト専用回路そのものに故障がある事によってメモリのテストで不良品と判定された場合、次のメモリ・テスト専用回路を用いて検査を実施し、良品として判定する事が可能となる。更にこののメモリ・テスト専用回路にも故障があれば、次のメモリ・テスト専用回路を用いて検査を実施する、という様にメモリ・テスト専用回路のみの故障は不良品判定しない様に検査を実施する事で歩留り低下を回避する事ができる。

請求項２記載の半導体装置は、１または２以上のメモリと、前記メモリ毎に検査を行う２以上のメモリ・テスト専用回路と、前記全てのメモリ・テスト専用回路を繋ぐスキャンチェーンと、前記メモリ・テスト専用回路の内いずれかのメモリ・テスト専用回路のテスト入力信号を対応するメモリに選択して入力する前記メモリ毎の第一のセレクタと、前記第一のセレクタの出力信号または実動作時のメモリ入力信号の内いずれかを選択して前記メモリに入力する前記メモリ毎の第二のセレクタと、前記２以上のメモリ・テスト専用回路の出力の内いずれかの出力を選択して検査結果として出力する前記メモリ毎の第三のセレクタとを有し、前記スキャンチェーンを用いたスキャン検査にて良品と判定されたメモリ・テスト専用回路を用いてメモリの検査を行うことを特徴とする。

この構成により、予めメモリ・テスト専用回路をスキャン・テストする事で、メモリ・テスト専用回路に故障があれば、スキャン・テストで不良品と判定され、良品であるメモリ・テスト専用回路でメモリのテストを行う事ができる事から、歩留り低下を回避できる。

請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記スキャン検査を前記スキャンチェーンに接続されたロジックＢＩＳＴにより制御することを特徴とする。

この構成により、メモリ・テスト専用回路のスキャン・テストをロジックＢＩＳＴを使用して実施する事で、従来の半導体検査装置でも容易に且つ高速にテストを行う事ができる。

請求項４記載の半導体装置は、請求項３記載の半導体装置において、前記ロジックＢＩＳＴが判定回路を備え、判定結果により前記第一のセレクタおよび前記第三のセレクタを制御することを特徴とする。

この構成により、メモリ・テスト専用回路のスキャン・テストをロジックＢＩＳＴを使用して実施する事で、従来の半導体検査装置でも容易且つ高速に検査を実施する事ができ、更にロジックＢＩＳＴが出力する判定結果の信号を、複数のメモリ・テスト専用回路の切り替え信号として使用する事で、更に容易に検査を実施する事ができる。

請求項５記載の半導体装置は、請求項１または請求項２または請求項３のいずれかに記載の半導体装置において、外部から入力される信号によりメモリ毎の前記第一のセレクタおよび前記第三のセレクタを制御することを特徴とする。

この構成により、複数のメモリ・テスト専用回路の切り替えを外部端子から実施できる事で、従来の半導体検査装置でも容易にテストを行う事ができる。
請求項６記載の半導体装置は、請求項１または請求項２または請求項３のいずれかに記載の半導体装置において、前記第一のセレクタと前記第三のセレクタを選択する設定値および各メモリ・テスト専用回路の検査結果を記憶する記憶装置を設け、前記設定値と前記検査結果により決まる出力信号を用いて前記第一のセレクタおよび前記第三のセレクタを制御することを特徴とする。

この構成により、複数のメモリ・テスト専用回路の内でどのメモリ・テスト専用回路を使用するかを記憶装置に記憶した内容から判断する事で、複数回検査を行う事なく、１回の検査ですむ事から、検査時間の短縮を行う事ができる。

請求項７記載の半導体装置は、請求項１または請求項２または請求項３のいずれかに記載の半導体装置において、演算装置を備え、前記演算装置によりメモリ毎の前記第一のセレクタおよび前記第三のセレクタを制御することを特徴とする。

この構成により、マイコンやプロセッサ等の演算装置を複数のメモリ・テスト専用回路をプログラムで制御して切り替える事から、容易に検査を行う事ができる。
請求項８記載の半導体装置は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置において、複数のメモリを搭載する場合、各メモリの検査結果の内１つでも不良判定である場合は半導体装置が不良品である信号を外部に出力する回路を備えることを特徴とする。

この構成により、半導体装置自体の良否判定を容易に実施することができる。
請求項９記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置において、前記メモリ・テスト専用回路がメモリＢＩＳＴであることを特徴とする。

以上のように、本発明の半導体装置によると、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することができる。

以上の様に、本発明の半導体装置によると、半導体装置に内蔵されるメモリをメモリＢＩＳＴ回路等のメモリ・テスト専用回路を用いて検査する際に、検査対象となるメモリそのものに故障が無いにもかかわらず、メモリ・テスト専用回路の故障によりメモリが不良品と判定された場合にも、あらかじめ搭載された複数のメモリ・テスト専用回路を用いて順に検査を行うことにより、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することができる。

このとき、各メモリ・テスト専用回路をスキャンチェーンで繋いでおき、検査に先立ってスキャン検査により確認した良品であるメモリ・テスト専用回路を用いてメモリ検査を行うこともできる。

また、スキャンチェーンをロジックＢＩＳＴを用いて制御し、自動的自己テストによってメモリ・テスト専用回路の良不良を判定することもできる。

本発明では、メモリＢＩＳＴ回路等のメモリ・テスト専用回路が故障していた場合に、その故障しているメモリ・テスト専用回路を用いずに、例えば２以上の予備のメモリ・テスト専用回路を用いて検査する等、異なる手段でメモリの検査を効率良く実施する方法を提言する。

以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
まず、本発明の実施の形態１について、図１，図２，図３，図４，図５，図６を用いて説明する。

図１は本発明の実施の形態１に係る半導体装置の内部のブロック図である。
図１の半導体装置は、メモリ（ＲＡＭ）１と、第１のメモリＢＩＳＴ回路２、第２のメモリＢＩＳＴ回路３、第ｎのメモリＢＩＳＴ回路４を含むｎ個のメモリＢＩＳＴ回路を備えている。

通常、メモリＢＩＳＴ回路を用いてメモリ１のテストを実施する際には、メモリ１への入力信号５を、実動作上でのメモリ入力信号７からセレクタ制御信号９によりテスト入力信号８へ切り替える。テスト入力信号８は、初期状態では、第１のメモリＢＩＳＴ回路２の出力信号１０を選択するよう、セレクタ制御信号１３によって選択されている。メモリ１の出力信号６は、メモリＢＩＳＴ回路を用いたテスト状態では、第１のメモリＢＩＳＴ回路２、第２のメモリＢＩＳＴ回路３から第ｎのメモリＢＩＳＴ回路４までのｎ個のメモリＢＩＳＴ回路へ入力され、それぞれテスト結果を判定し、第１のメモリＢＩＳＴ回路２のテスト判定信号１５、第２のメモリＢＩＳＴ回路４のテスト判定信号１６から第ｎのメモリＢＩＳＴ回路４のテスト判定信号１７までのｎ本の信号として出力される。初期状態では、第１のメモリＢＩＳＴ回路２を用いてテストを実施する事から、セレクタ制御信号１８は、第１のメモリＢＩＳＴ回路２のテスト判定信号１５を選択し、出力端子１９よりテスト結果を出力する。

ここで、出力端子１９よりテスト結果として不良判定が出力された場合、セレクタ制御信号１３とセレクタ制御信号１８は、第２のメモリＢＩＳＴ回路３を選択し、メモリ１に第２のメモリＢＩＳＴ回路３の出力信号１１を入力して再度メモリ１の検査を実施する。

また、同様に出力端子１９より、第２のメモリＢＩＳＴ回路３を用いたテスト結果として不良判定が出力された場合、第３のメモリＢＩＳＴ回路を選択し、再度メモリ１の検査を実施するという様に、第ｎのメモリＢＩＳＴ回路４まで用いる事が可能となる。

この様に、第１のメモリＢＩＳＴ回路２を用いた検査で不良判定された場合、メモリ１の故障とは限らず、第１のメモリＢＩＳＴ回路２に故障がある場合も考えられる。実際に半導体装置を使用する上で、第１のメモリＢＩＳＴ回路２を動作させる事は殆どないと考えられる為、この様なメモリ１に故障が存在せず、第１のメモリＢＩＳＴ回路２に故障が存在する半導体装置は、通常の検査では不良品として扱われるが、実際には良品と同様に使用可能である場合が考えられる。その為、第２のメモリＢＩＳＴ回路３を用いて再検査を実施し、その結果良品と判定された場合は、第１のメモリＢＩＳＴ回路２に故障が存在したという事で、半導体装置そのものを良品として扱う事が可能になる。また、第２のメモリＢＩＳＴ回路３を用いた検査でも不良判定された場合、第３のメモリＢＩＳＴ回路を使用し、更に不良判定された場合は、第４のメモリＢＩＳＴ回路という様に、第ｎのメモリＢＩＳＴ回路４まで使用する事ができる。

図２は本発明の実施の形態１に係るセレクタ制御信号を外部から入力可能な半導体装置の内部のブロック図である。
図２の半導体装置では、図１の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、外部端子１００から入力できるようにしたものである。もちろん、この外部端子はテスト時のみ有効になるだけでもよい。

図３は本発明の実施の形態１に係るセレクタ制御信号をレジスタの出力信号とした半導体装置の内部のブロック図である。
図３の半導体装置では、図１の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、レジスタ１５０等の記憶装置の出力信号としたものである。第１のメモリＢＩＳＴ回路２を用いたテスト結果をセレクタ制御信号１３とセレクタ制御信号１８を記憶しているレジスタ１５０に記憶させる。第１のメモリＢＩＳＴ回路２を用いたテストで不良品と判定された場合、つまりレジスタ１５０に記憶されているテスト結果が不良品を表す信号であった場合、同時に記憶されているセレクタ制御信号１３とセレクタ制御信号１８を第２のメモリＢＩＳＴ回路３を選択するよう変更し、第２のメモリＢＩＳＴ回路３を用いて再検査を行う。そのテスト結果を更にレジスタ１５０に記憶させ、ここで更に不良品と判定された場合は、次のメモリＢＩＳＴ回路を用いて再検査を行う、という様にｎ個のメモリＢＩＳＴ回路を使用して、良品と判定されるまでテストを実行し続けるといった動作が可能となる。

図４は本発明の実施の形態１に係るセレクタ制御信号をマイコンの出力信号とした半導体装置の内部のブロック図である。
図４の半導体装置では、図１の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、内蔵されたマイコンやプロセッサ等の演算装置２００からの出力信号としたものである。この場合は、内蔵マイコンやプロセッサを動作させるマイクロ・コード等のプログラムによって、ｎ個のメモリＢＩＳＴ回路の選択順序を変更したり、ｎ個のメモリＢＩＳＴ回路の内ｍ個だけを動作させる事でテスト時間の短縮を図るといった様々な制御が可能となる。

図５は本発明の実施の形態１に係る２つのＲＡＭを検査する半導体装置の内部のブロック図である。
図５の半導体装置では、図１の半導体装置に対して、２つのメモリ１とメモリ２１が内蔵されたものである。それぞれのメモリのテスト結果２０とテスト結果３９は、外部信号１２０によって選択され、いずれかが出力端子１２１から出力される。メモリ１に接続されているｎ個のメモリＢＩＳＴ回路、メモリ２１に接続されているｎ個のメモリＢＩＳＴ回路の選択はそれぞれ外部端子１０１、１０２によって行われる。また、メモリＢＩＳＴ回路の選択は、外部端子だけでなく記憶装置や演算装置からの出力でもよい。

図６は本発明の実施の形態１に係るテスト結果をＯＲ回路を介して出力する半導体装置の内部のブロック図である。
図６の半導体装置では、図５の半導体装置に対して、テスト結果がＯＲ回路を介して出力されるようにしたものである。良品判定の場合はＬ出力、不良品判定の場合はＨ出力になるメモリのテスト結果２０とテスト結果３９をＯＲゲート介して出力する事で、どちらか片方のメモリでも不良品判定された場合には、出力端子１２１の出力値はＨ出力となり、半導体装置は不良品と判定される。もちろん、それぞれのメモリＢＩＳＴ回路の論理によって、ＯＲゲートではなく異なった回路を用いてもよく、搭載されたメモリの内、メモリ検査結果が１つでも不良であれば半導体装置が不良である信号を出力する回路であれば良い。

図５、図６について、半導体装置に内蔵されたメモリは２つに限らず、もっと多数でもよい。
以上の説明では、メモリ・テスト専用回路としてメモリＢＩＳＴ回路を用いる場合について説明したが、その他のテスト回路を用いることも可能である。

このように、半導体装置に内蔵されるメモリをメモリＢＩＳＴ回路等のメモリ・テスト専用回路を用いて検査する際に、あらかじめメモリ・テスト専用回路を複数用意しておき、最初に検査を行ったメモリ・テスト専用回路にてメモリが不良と判定されても、次のメモリ・テスト専用回路にて検査を行い、これを、メモリが良品と判定されるか、全てのメモリ・テスト専用回路にて検査を行うまで繰り返すことにより、メモリ・テスト専用回路の故障によるメモリの誤判定を防ぐことができるため、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することができる。
（実施の形態２）
次に、実施の形態２について、図７，図８，図９，図１０，図１１，図１２を用いて説明する。

図７は本発明の実施の形態２に係る半導体装置の内部のブロック図である。図７の半導体装置は、メモリ（ＲＡＭ）１と、第１のメモリＢＩＳＴ回路２、第２のメモリＢＩＳＴ回路３、第ｎのメモリＢＩＳＴ回路４を含むｎ個のメモリＢＩＳＴ回路を備えており、ｎ個のメモリＢＩＳＴ回路には、半導体装置内部のその他の回路とは独立したスキャンチェーン４２が挿入されている。なお、実施の形態１の図で説明した構成と同じ部分については同じ符号を用い説明を省略する。

このような半導体装置において、まず、メモリ１のテストを実施する前に、予めスキャンチェーン４２を用いたスキャン・テストを実施する事で、ｎ個のメモリＢＩＳＴ回路のテストを行い、故障の有無を確認する。その故障が、ｎ個のメモリＢＩＳＴ回路の何れに存在するか確認する事で、メモリ１のテストについて、ｎ個のメモリＢＩＳＴ回路の何れを使用するかを決定する事が可能となる。その際、スキャン結果を出力端子４１から出力し、そのスキャン結果に応じてセレクタ制御信号１３とセレクタ制御信号１８を制御して検査に用いるメモリＢＩＳＴ回路の選択を行う。
図８は本発明の実施の形態２に係るセレクタ制御信号を外部から入力可能な半導体装置の内部のブロック図である。

図８の半導体装置では、図７の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、外部端子１００から入力できるようにしたものである。もちろん、この外部端子はテスト時のみ有効になるだけでもよい。

図９は本発明の実施の形態２に係るセレクタ制御信号をレジスタの出力信号とした半導体装置の内部のブロック図である。
図９の半導体装置では、図７の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、レジスタ１５０等の記憶装置の出力信号としたものである。スキャン・テスト結果をレジスタ１５０に記憶させ、良品と判定されたメモリＢＩＳＴ回路を選択して検査を行うことが可能となる。

図１０は本発明の実施の形態２に係るセレクタ制御信号をマイコンの出力信号とした半導体装置の内部のブロック図である。
図１０の半導体装置では、図７の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、内蔵されたマイコンやプロセッサ等の演算装置２００からの出力信号としたものである。この場合は、内蔵マイコンやプロセッサを動作させるマイクロ・コード等のプログラムによって、ｎ個のメモリＢＩＳＴ回路の選択順序を変更したり、ｎ個のメモリＢＩＳＴ回路の内ｍ個だけを動作させる事でテスト時間の短縮を図るといった様々な制御が可能となる。

図１１は本発明の実施の形態２に係る２つのＲＡＭを検査する半導体装置の内部のブロック図である。
図１１の半導体装置では、図７の半導体装置に対して、２つのメモリ１とメモリ２１が内蔵されたものである。それぞれのメモリのテスト結果２０とテスト結果３９は、外部信号１２０によって選択され、いずれかが出力端子１２１から出力される。メモリ１に接続されているｎ個のメモリＢＩＳＴ回路、メモリ２１に接続されているｎ個のメモリＢＩＳＴ回路の選択はそれぞれ外部端子１０１、１０２によって行われる。また、メモリＢＩＳＴ回路の選択は、外部端子だけでなく記憶装置や演算装置からの出力でもよい。

図１２は本発明の実施の形態２に係るテスト結果をＯＲ回路を介して出力する半導体装置の内部のブロック図である。
図１２の半導体装置では、図１１の半導体装置に対して、テスト結果がＯＲ回路を介して出力されるようにしたものである。良品判定の場合はＬ出力、不良品判定の場合はＨ出力になるメモリのテスト結果２０とテスト結果３９をＯＲゲート介して出力する事で、どちらか片方のメモリでも不良品判定された場合には、出力端子１２１の出力値はＨ出力となり、半導体装置は不良品と判定される。もちろん、それぞれのメモリＢＩＳＴ回路の論理によって、ＯＲゲートではなく異なった回路を用いてもよく、搭載されたメモリの内、メモリ検査結果が１つでも不良であれば半導体装置が不良である信号を出力する回路であれば良い。

図１１、図１２について、半導体装置に内蔵されたメモリは２つに限らず、もっと多数でもよい。
以上の説明では、メモリ・テスト専用回路としてメモリＢＩＳＴ回路を用いる場合について説明したが、その他のテスト回路を用いることも可能である。

このように、半導体装置に内蔵されるメモリをメモリＢＩＳＴ回路等のメモリ・テスト専用回路を用いて検査する際に、あらかじめメモリ・テスト専用回路を複数用意して、これらのメモリ・テスト専用回路にスキャンチェーンを挿入しておき、検査に先立ってスキャン検査によりメモリ・テスト専用回路の良不良を確認し、良品であるメモリ・テスト専用回路をメモリ検査に用いることにより、メモリ・テスト専用回路の故障によるメモリの誤判定を防ぐことができるため、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することができる。
（実施の形態３）
次に、実施の形態３について、図１３，図１４，図１５，図１６，図１７，図１８を用いて説明する。

図１３は本発明の実施の形態３に係る半導体装置の内部のブロック図である。
図１３の半導体装置は、メモリ（ＲＡＭ）１と、第１のメモリＢＩＳＴ回路２、第２のメモリＢＩＳＴ回路３、第ｎのメモリＢＩＳＴ回路４を含むｎ個のメモリＢＩＳＴ回路を備えており、ｎ個のメモリＢＩＳＴ回路には、半導体装置内部のその他の回路とは独立したスキャンチェーン４２が挿入されている。スキャンチェーン４２はロジックＢＩＳＴ回路４６によって制御され自動的自己テストが実行され、各メモリＢＩＳＴ回路の動作確認を行うものである。なお、実施の形態２の図で説明した構成と同じ部分については同じ符号を用い説明を省略する。

このような半導体装置において、まず、メモリ１のテストを実施する前に、予めロジックＢＩＳＴ回路４６を用いてスキャンチェーン４２についてスキャン・テストを実施する事で、ｎ個のメモリＢＩＳＴ回路のテストを行い、故障の有無を確認する事ができる。その故障が、ｎ個のメモリＢＩＳＴ回路の何れに存在するか確認する事で、メモリ１のテストについて、ｎ個のメモリＢＩＳＴ回路の何れを使用するかを決定する事が可能となる。その際、スキャン結果をロジックＢＩＳＴ４６を介して出力端子４８から出力し、そのスキャン結果に応じてセレクタ制御信号１３とセレクタ制御信号１８を制御して検査に用いるメモリＢＩＳＴ回路の選択を行う。

図１４は本発明の実施の形態３に係るセレクタ制御信号を外部から入力可能な半導体装置の内部のブロック図である。
図１４の半導体装置では、図１３の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、外部端子１００から入力できるようにしたものである。もちろん、この外部端子はテスト時のみ有効になるだけでもよい。

図１５は本発明の実施の形態３に係るセレクタ制御信号をレジスタの出力信号とした半導体装置の内部のブロック図である。
図１５の半導体装置では、図１３の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、レジスタ１５０等の記憶装置の出力信号としたものである。ロジックＢＩＳＴの結果からスキャン・テスト結果をレジスタ１５０に記憶させ、良品と判定されたメモリＢＩＳＴ回路を選択して検査を行うことが可能となる。

図１６は本発明の実施の形態３に係るセレクタ制御信号をマイコンの出力信号とした半導体装置の内部のブロック図である。
図１６の半導体装置では、図１３の半導体装置に対して、ｎ個のメモリＢＩＳＴ回路を選択するセレクタ制御信号１３とセレクタ制御信号１８を、内蔵されたマイコンやプロセッサ等の演算装置２００からの出力信号としたものである。この場合は、内蔵マイコンやプロセッサを動作させるマイクロ・コード等のプログラムによって、ｎ個のメモリＢＩＳＴ回路の選択順序を変更したり、ｎ個のメモリＢＩＳＴ回路の内ｍ個だけを動作させる事でテスト時間の短縮を図るといった様々な制御が可能となる。

図１７は本発明の実施の形態３に係る２つのＲＡＭを検査する半導体装置の内部のブロック図である。
図１７の半導体装置では、図１３の半導体装置に対して、２つのメモリ１とメモリ２１が内蔵されたものである。それぞれのメモリのテスト結果２０とテスト結果３９は、外部信号１２０によって選択され、いずれかが出力端子１２１から出力される。メモリ１に接続されているｎ個のメモリＢＩＳＴ回路、メモリ２１に接続されているｎ個のメモリＢＩＳＴ回路の選択はそれぞれ外部端子１０１、１０２によって行われる。また、メモリＢＩＳＴ回路の選択は、外部端子だけでなく記憶装置や演算装置からの出力でもよい。

図１８は本発明の実施の形態３に係るテスト結果をＯＲ回路を介して出力する半導体装置の内部のブロック図である。
図１８の半導体装置では、図１３の半導体装置に対して、テスト結果がＯＲ回路を介して出力されるようにしたものである。良品判定の場合はＬ出力、不良品判定の場合はＨ出力になるメモリのテスト結果２０とテスト結果３９をＯＲゲート介して出力する事で、どちらか片方のメモリでも不良品判定された場合には、出力端子１２１の出力値はＨ出力となり、半導体装置は不良品と判定される。もちろん、それぞれのメモリＢＩＳＴ回路の論理によって、ＯＲゲートではなく異なった回路を用いてもよく、搭載されたメモリの内、メモリ検査結果が１つでも不良であれば半導体装置が不良である信号を出力する回路であれば良い。

図１７、図１８について、半導体装置に内蔵されたメモリは２つに限らず、もっと多数でもよい。
以上の説明では、メモリ・テスト専用回路としてメモリＢＩＳＴ回路を用いる場合について説明したが、その他のテスト回路を用いることも可能である。

このように、半導体装置に内蔵されるメモリをメモリＢＩＳＴ回路等のメモリ・テスト専用回路を用いて検査する際に、あらかじめメモリ・テスト専用回路を複数用意して、これらのメモリ・テスト専用回路にロジックＢＩＳＴに制御されるスキャンチェーンを挿入しておき、検査に先立ってスキャン検査によりメモリ・テスト専用回路の良不良を確認し、良品であるメモリ・テスト専用回路をメモリ検査に用いることにより、メモリ・テスト専用回路の故障によるメモリの誤判定を防ぐことができるため、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することができる。
（実施の形態４）
次に、実施の形態４について、図１９，図２０，図２１を用いて説明する。

図１９は本発明の実施の形態４に係る半導体装置の内部のブロック図である。
図１９の半導体装置は、メモリ（ＲＡＭ）１と、第１のメモリＢＩＳＴ回路２、第２のメモリＢＩＳＴ回路３、第ｎのメモリＢＩＳＴ回路４を含むｎ個のメモリＢＩＳＴ回路を備えており、ｎ個のメモリＢＩＳＴ回路には、半導体装置内部のその他の回路とは独立したスキャンチェーン４２が挿入されている。スキャンチェーン４２はロジックＢＩＳＴ回路４６によって制御され自動的自己テストが実行され、判定回路４９にてスキャン結果を判定するものである。なお、実施の形態３の図で説明した構成と同じ部分については同じ符号を用い説明を省略する。

このような半導体装置において、まず、メモリ１のテストを実施する前に、予めロジックＢＩＳＴ回路４６を用いてスキャンチェーン４２についてスキャン・テストを実施する事で、ｎ個のメモリＢＩＳＴ回路のテストを行い、故障の有無を確認する事ができる。その故障が、ｎ個のメモリＢＩＳＴ回路の何れに存在するか確認する事で、メモリ１のテストについて、ｎ個のメモリＢＩＳＴ回路の何れを使用するかを決定する事が可能となる。その際、ロジックＢＩＳＴ回路４６内部に設けた判定回路４９は、スキャン結果に基づいて、何れのメモリＢＩＳＴ回路を選択するかを示す信号５１を出力し、セレクタ制御信号１３とセレクタ制御信号１８はその信号５１を用いてメモリＢＩＳＴ回路の選択を行う。

図２０は本発明の実施の形態４に係る２つのＲＡＭを検査する半導体装置の内部のブロック図であり、図１９の半導体装置について、２つのメモリ１とメモリ２１が内蔵されたものである。

図２０において、それぞれのメモリのテスト結果２０とテスト結果３９は、外部信号１２０によって選択され、出力端子１２１に出力される。メモリ１に接続されているｎ個のメモリＢＩＳＴ回路、メモリ２１に接続されているｎ個のメモリＢＩＳＴ回路の選択はそれぞれロジックＢＩＳＴ回路４６に内蔵された判定回路４９、判定回路５０によって行われる。

図２１は本発明の実施の形態４に係るテスト結果をＯＲ回路を介して出力する半導体装置の内部のブロック図である。
図２１において、良品判定の場合はＬ出力、不良品判定の場合はＨ出力になるメモリのテスト結果２０とテスト結果３９をＯＲゲートで接続する事で、どちらか片方のメモリでも不良品判定された場合には、出力１２１はＨ出力となり、半導体装置は不良品と判定される。もちろん、それぞれのメモリＢＩＳＴ回路の論理によって、ＯＲゲートではなく異なった回路を用いてもよく、搭載されたメモリの内、メモリ検査結果が１つでも不良であれば半導体装置が不良である信号を出力する回路であれば良い。また、メモリ１に接続されているｎ個のメモリＢＩＳＴ回路、メモリ２１に接続されているｎ個のメモリＢＩＳＴ回路の選択はそれぞれロジックＢＩＳＴ回路４６に内蔵された判定回路４９、判定回路５０によって行われる。

図２０、図２１について、半導体装置に内蔵されたメモリは２つに限らず、もっと多数でもよく、その場合、メモリの個数に応じた判定回路を用意すればよい。
以上の説明では、メモリ・テスト専用回路としてメモリＢＩＳＴ回路を用いる場合について説明したが、その他のテスト回路を用いることも可能である。

このように、半導体装置に内蔵されるメモリをメモリＢＩＳＴ回路等のメモリ・テスト専用回路を用いて検査する際に、あらかじめメモリ・テスト専用回路を複数用意して、これらのメモリ・テスト専用回路にロジックＢＩＳＴに制御され判定回路によって各メモリ・テスト専用回路の良不良を判定されるスキャンチェーンを挿入しておき、検査に先立ってスキャン検査によりメモリ・テスト専用回路の良不良を確認してメモリ検査に用いるメモリ・テスト専用回路を判定回路によって決定し、良品であるメモリ・テスト専用回路をメモリ検査に用いることにより、メモリ・テスト専用回路の故障によるメモリの誤判定を防ぐことができるため、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することができる。

以上説明したように、本発明に係る半導体装置は、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施すること可能であり、不要な歩留り低下を回避することができ、メモリを内蔵する半導体装置等として有用である。

本発明の実施の形態１に係る半導体装置の内部のブロック図 本発明の実施の形態１に係るセレクタ制御信号を外部から入力可能な半導体装置の内部のブロック図 本発明の実施の形態１に係るセレクタ制御信号をレジスタの出力信号とした半導体装置の内部のブロック図 本発明の実施の形態１に係るセレクタ制御信号をマイコンの出力信号とした半導体装置の内部のブロック図 本発明の実施の形態１に係る２つのＲＡＭを検査する半導体装置の内部のブロック図 本発明の実施の形態１に係るテスト結果をＯＲ回路を介して出力する半導体装置の内部のブロック図 本発明の実施の形態２に係る半導体装置の内部のブロック図 本発明の実施の形態２に係るセレクタ制御信号を外部から入力可能な半導体装置の内部のブロック図 本発明の実施の形態２に係るセレクタ制御信号をレジスタの出力信号とした半導体装置の内部のブロック図 本発明の実施の形態２に係るセレクタ制御信号をマイコンの出力信号とした半導体装置の内部のブロック図 本発明の実施の形態２に係る２つのＲＡＭを検査する半導体装置の内部のブロック図 本発明の実施の形態２に係るテスト結果をＯＲ回路を介して出力する半導体装置の内部のブロック図 本発明の実施の形態３に係る半導体装置の内部のブロック図 本発明の実施の形態３に係るセレクタ制御信号を外部から入力可能な半導体装置の内部のブロック図 本発明の実施の形態３に係るセレクタ制御信号をレジスタの出力信号とした半導体装置の内部のブロック図 本発明の実施の形態３に係るセレクタ制御信号をマイコンの出力信号とした半導体装置の内部のブロック図 本発明の実施の形態３に係る２つのＲＡＭを検査する半導体装置の内部のブロック図 本発明の実施の形態３に係るテスト結果をＯＲ回路を介して出力する半導体装置の内部のブロック図 本発明の実施の形態４に係る半導体装置の内部のブロック図 本発明の実施の形態４に係る２つのＲＡＭを検査する半導体装置の内部のブロック図 本発明の実施の形態４に係るテスト結果をＯＲ回路を介して出力する半導体装置の内部のブロック図

符号の説明

１ メモリ
２ メモリＢＩＳＴ回路
３ メモリＢＩＳＴ回路
４ メモリＢＩＳＴ回路
５ 入力信号
６ 出力信号
７ メモリ入力信号
８ テスト入力信号
９ セレクタ制御信号
１０ 出力信号
１１ 出力信号
１３ セレクタ制御信号
１５ テスト判定信号
１６ テスト判定信号
１７ テスト判定信号
１８ セレクタ制御信号
１９ 出力端子
２０ テスト結果
２１ メモリ
３９ テスト結果
４１ 出力端子
４２ スキャンチェーン
４６ ロジックＢＩＳＴ回路
４８ 出力端子
４９ 判定回路
５０ 判定回路
５１ 信号
１００ 外部端子
１０１ 外部端子
１０２ 外部端子
１２０ 外部信号
１２１ 出力端子
１５０ レジスタ
２００ 演算装置

Claims (9)

1. １または２以上のメモリと、
   前記メモリ毎に検査を行う２以上のメモリ・テスト専用回路と、
   前記メモリ・テスト専用回路の内いずれかのメモリ・テスト専用回路のテスト入力信号を選択して対応するメモリに入力する前記メモリ毎の第一のセレクタと、
   前記第一のセレクタの出力信号または実動作時のメモリ入力信号の内いずれかを選択して前記メモリに入力する前記メモリ毎の第二のセレクタと、
   前記２以上のメモリ・テスト専用回路の出力の内いずれかの出力を選択して検査結果として出力する前記メモリ毎の第三のセレクタと
   を有し、各メモリの検査の際に１つのメモリ・テスト専用回路による検査で不良と判定されても、良品判定がでるか全てのメモリ・テスト専用回路の検査で不良と判定されるまで繰り返し検査を行うことを特徴とする半導体装置。
2. １または２以上のメモリと、
   前記メモリ毎に検査を行う２以上のメモリ・テスト専用回路と、
   前記全てのメモリ・テスト専用回路を繋ぐスキャンチェーンと、
   前記メモリ・テスト専用回路の内いずれかのメモリ・テスト専用回路のテスト入力信号を対応するメモリに選択して入力する前記メモリ毎の第一のセレクタと、
   前記第一のセレクタの出力信号または実動作時のメモリ入力信号の内いずれかを選択して前記メモリに入力する前記メモリ毎の第二のセレクタと、
   前記２以上のメモリ・テスト専用回路の出力の内いずれかの出力を選択して検査結果として出力する前記メモリ毎の第三のセレクタと
   を有し、前記スキャンチェーンを用いたスキャン検査にて良品と判定されたメモリ・テスト専用回路を用いてメモリの検査を行うことを特徴とする半導体装置。
3. 前記スキャン検査を前記スキャンチェーンに接続されたロジックＢＩＳＴにより制御することを特徴とする請求項２記載の半導体装置。
4. 前記ロジックＢＩＳＴが判定回路を備え、判定結果により前記第一のセレクタおよび前記第三のセレクタを制御することを特徴とする請求項３記載の半導体装置。
5. 外部から入力される信号によりメモリ毎の前記第一のセレクタおよび前記第三のセレクタを制御することを特徴とする請求項１または請求項２または請求項３のいずれかに記載の半導体装置。
6. 前記第一のセレクタと前記第三のセレクタを選択する設定値および各メモリ・テスト専用回路の検査結果を記憶する記憶装置を設け、前記設定値と前記検査結果により決まる出力信号を用いて前記第一のセレクタおよび前記第三のセレクタを制御することを特徴とする請求項１または請求項２または請求項３のいずれかに記載の半導体装置。
7. 演算装置を備え、前記演算装置によりメモリ毎の前記第一のセレクタおよび前記第三のセレクタを制御することを特徴とする請求項１または請求項２または請求項３のいずれかに記載の半導体装置。
8. 複数のメモリを搭載する場合、各メモリの検査結果の内１つでも不良判定である場合は半導体装置が不良品である信号を外部に出力する回路を備えることを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置。
9. 前記メモリ・テスト専用回路がメモリＢＩＳＴであることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置。

Images