JP2007280546A - 半導体試験装置および半導体装置の試験方法 - Google Patents
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Abstract
【課題】従来よりも小さい記憶容量を有しながら、記憶容量の大きな被試験メモリデバイスを試験することができる低コストの半導体試験装置およびそのような半導体試験装置を用いた試験方法を提供する。
【解決手段】半導体試験装置100は、被試験メモリDUTのロウアドレスおよびカラムアドレスを決定するアドレス決定部ALPGと、アドレス決定部によって決定されたロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与える試験信号生成部PDSと、被試験メモリからの出力信号を期待値データと比較する比較部LCと、比較部による比較結果に基づいて、メモリセルが良品であると判断された場合には比較結果を格納せず、メモリセルが不良であると判断された場合に該不良メモリセルの比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するレジスタ21、22とを備えている。
【選択図】図1
【解決手段】半導体試験装置100は、被試験メモリDUTのロウアドレスおよびカラムアドレスを決定するアドレス決定部ALPGと、アドレス決定部によって決定されたロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与える試験信号生成部PDSと、被試験メモリからの出力信号を期待値データと比較する比較部LCと、比較部による比較結果に基づいて、メモリセルが良品であると判断された場合には比較結果を格納せず、メモリセルが不良であると判断された場合に該不良メモリセルの比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するレジスタ21、22とを備えている。
【選択図】図1
Description
本発明は、半導体試験装置および半導体装置の試験方法に係り、例えば、NAND型フラッシュメモリを試験する半導体試験装置およびその試験方法に関する。
従来の半導体メモリ試験装置は、アルゴリズミック・パターン発生器(以下、ALPG(Algorithmic Pattern Generator)という)と、プログラマブル・データ・セレクタ(以下、PDS(Programmable Date Selector)という)と、論理比較器と、フェイル解析メモリ(以下、FM(Fail Memory)またはAFM(Address Fail Memory)という)とを備えていた。ALPGは、アドレス信号、試験パターンデータ、および制御信号を発生し、これらの信号をPDSへ送る。これらの信号のうちアドレス信号はFMにも送られる。PDSは、被試験メモリデバイスのピンにこれらの信号を入力し、アドレス信号で指定された被試験メモリデバイスのメモリセルに試験パターンデータを記憶する。また、PDSは、被試験メモリデバイスから出力されるべき期待値データを論理比較器に送る。論理比較器は、被試験メモリデバイスからの出力と期待値データとの論理比較を行うことによって、パス/フェイルの判定を行い、その結果得られた結果データをFMに送る。FMはアドレス信号で指定されたアドレスに結果データを記憶する。試験終了後、FMに格納された結果データを読み出すことによって被試験メモリデバイスの不良アドレスおよび不良データビット(メモリセル)の解析を行うことができる。
特開平08−86838号公報
しかし、FMは、被試験メモリデバイスと同じアドレス領域を有する必要があった。即ち、FMには、被試験メモリデバイスと同じだけの記憶容量が必要であった。被試験メモリデバイスの容量は年々大きくなる一方である。さらに、同時に試験する被試験メモリデバイスの個数は128個、256個、512個と増加しているため、FMに必要な記憶容量が増大し、その結果、半導体試験装置のコストが高くなるという問題があった。即ち、半導体試験装置は、被試験メモリデバイスの容量C、同時に試験する被試験メモリデバイスの個数Sとすると、C×Sのメモリ容量を必要とした。
そこで、本発明は、上記課題を解決すべく、従来よりも小さい記憶容量を有しながら、記憶容量の大きな被試験メモリデバイスを試験することができる低コストの半導体試験装置およびそのような半導体試験装置を用いた試験方法を提供する。
本発明に係る実施形態に従った半導体試験装置は、被試験メモリのロウアドレスおよびカラムアドレスを決定するアドレス決定部と、前記アドレス決定部によって決定されたロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与える試験信号生成部と、前記被試験メモリからの出力信号を期待値データと比較する比較部と、前記比較部による比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するレジスタとを備えている。
当該半導体試験装置は、前記メモリセルの不良数をカウントする加算器と、前記メモリセルの不良数が所定値を超えた場合にマスク信号を活性化するマスク信号生成部とをさらに備え、前記比較部は、前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、一定の論理値を出力してもよい。
当該半導体試験装置は、前記レジスタに格納された前記不良メモリセルのカラムアドレスおよび前記比較結果をロウアドレスごとに格納するフェイル情報メモリをさらに備えていてもよい。
当該半導体試験装置は、前記ロウアドレスで特定される前記メモリセルを再度試験するときに、前記不良メモリセルのカラムアドレスおよび前記比較結果を前記レジスタへロードするフェイル情報メモリをさらに備えていてよい。
本発明に係る実施形態に従った半導体装置の試験方法は、被試験メモリのロウアドレスおよびカラムアドレスを決定するアドレス決定部と、前記被試験メモリへ試験信号を与える試験信号生成部と、前記被試験メモリからの出力信号を期待値データと比較する比較部と、不良メモリセルの情報を格納するレジスタとを備えた半導体試験装置を用いた半導体装置の試験方法であって、
前記アドレス決定部が前記被試験メモリのロウアドレスおよびカラムアドレスを決定するステップと、前記試験信号生成部が前記ロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与えるステップと、前記比較部が前記メモリセルに試験信号を与えた結果として出力される信号を期待値データと比較するステップと、前記比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に、前記レジスタへ該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するステップとを具備する。
前記アドレス決定部が前記被試験メモリのロウアドレスおよびカラムアドレスを決定するステップと、前記試験信号生成部が前記ロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与えるステップと、前記比較部が前記メモリセルに試験信号を与えた結果として出力される信号を期待値データと比較するステップと、前記比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に、前記レジスタへ該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するステップとを具備する。
前記半導体試験装置は、前記メモリセルの不良数をカウントする加算器と、前記メモリセルの不良数が所定値を超えたことを示すマスク信号を活性化するマスク信号生成部とをさらに備え、
当該方法は、前記メモリセルが不良であると判断された場合に、前記加算器が前記メモリセルの不良数をカウントするステップと、前記メモリセルの不良数が所定値を超えた場合に、前記マスク信号生成部が前記マスク信号を活性化するステップと、前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、前記比較結果の格納ステップを停止するステップを具備してもよい。
当該方法は、前記メモリセルが不良であると判断された場合に、前記加算器が前記メモリセルの不良数をカウントするステップと、前記メモリセルの不良数が所定値を超えた場合に、前記マスク信号生成部が前記マスク信号を活性化するステップと、前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、前記比較結果の格納ステップを停止するステップを具備してもよい。
前記半導体試験装置は、前記不良メモリセルのカラムアドレスおよび前記比較結果をロウアドレスごとに格納するフェイル情報メモリをさらに備え、
当該方法は、或るロウアドレスで特定される全メモリセルの試験の終了後、前記レジスタ内に格納されている前記比較結果および前記カラムアドレスを前記フェイル情報メモリへ格納するステップをさらに具備してもよい。
当該方法は、或るロウアドレスで特定される全メモリセルの試験の終了後、前記レジスタ内に格納されている前記比較結果および前記カラムアドレスを前記フェイル情報メモリへ格納するステップをさらに具備してもよい。
当該方法は、前記ロウアドレスで特定される前記メモリセルを再度試験するときに、前記不良メモリセルのカラムアドレスおよび前記比較結果を前記フェイル情報メモリから前記レジスタへロードするステップをさらに具備してもよい。
本発明による半導体試験装置は、従来よりも小さい記憶容量を有しながら、記憶容量の大きな被試験メモリデバイスを試験することができ、かつ、低コストである。また、本発明による半導体装置の試験方法は、従来よりも小さい記憶容量を有する半導体試験装置を用いて記憶容量の大きな被試験メモリデバイスを試験することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
図1は、本発明に係る実施形態に従った半導体メモリ試験装置100(以下、試験装置100という)の概略的なブロック図である。試験装置100は、アドレス決定部としてのパターン発生器ALPGと、試験信号生成部としてのセレクタPDSと、論理比較器LCと、フェイル情報格納部FM1とを備えている。
パターン発生器ALPGは、被試験メモリDUTのロウアドレスを選択し、このロウアドレスをフェイル情報格納部FM1へ出力する。パターン発生器ALPGは、例えば、ロウアドレスを昇順にインクリメントする。また、パターン発生器ALPGは、制御信号A、制御信号Bおよび制御信号Cをフェイル情報格納部FM1へ出力する。制御信号Aは、カウンタ30、加算器50およびフェイルビットレジスタ21、22の初期化に用いられる信号である。制御信号Bは、カウンタ30で生成されるカラムアドレス(以下、ビットアドレスともいう)をインクリメントし、カラムアドレスのうちフェイルビットアドレスを決定するための信号である。制御信号Cは、被試験メモリDUTの或るページの試験が終了したときに、フェイル情報メモリ10によるフェイルビット情報の獲得を許可する信号である。制御信号AおよびCは、被試験メモリDUTの或るページの試験の終了後に出力される。制御信号Bは、或るカラムアドレスの試験終了後に出力される。制御信号Bは、セレクタPDSを介して被試験メモリDUTにも送られる。被試験メモリDUTは、制御信号Bを受けてビットアドレスをカウンタ30と同様に決定する。
セレクタPDSはパターン発生器ALPGにより選択されたメモリセルへ試験信号を与えるとともに、それによって被試験メモリDUTから出力されるべき期待値データを論理比較器LCへ出力する。論理比較器LCは、XORゲートG1およびANDゲートG2を備えている。XORゲートG1は、被試験メモリDUTからの出力信号と期待値データとの異同を判断し、その異同を示す比較結果をフェイル情報格納部FM1へ送る。ANDゲートG2は、マスク信号に基づいて比較結果をフェイル情報格納部FM1へ出力するか否かを決定する。
論理比較器LCからの比較結果がパスデータである場合、即ち、メモリセルが良品であると判断された場合には、フェイル情報格納部FM1は、そのメモリセルのアドレスおよび比較結果を格納しない。しかし、論理比較器LCからの比較結果がフェイルデータである場合、即ち、メモリセルが不良であると判断された場合には、フェイル情報格納部FM1は、そのメモリセルのアドレスおよび論理比較器LCからの比較結果をフェイルビットレジスタ21または22のいずれかに格納する。以下、フェイル情報格納部FM1のより詳細な構成を説明する。
加算器50は、論理比較器LCからの比較結果を入力し、被試験メモリDUT内のメモリセルの不良数をカウントするように構成されている。加算器50は、フェイルデータのカウント数を記憶するカウンタレジスタをその内部に有し、フェイルデータを受け取るごとにそのカウント数をインクリメントする。即ち、加算器50は、論理比較器LCからの比較結果がパスデータである場合にはカウントせず、それがフェイルデータである場合にのみカウントする。例えば、XORゲートG1の出力が“0”(LOW)である場合には、被試験メモリDUTからの出力が期待値データと論理的に一致しているので、比較結果はパスデータである。従って、比較結果が“0”である場合、加算器50は動作しない。一方、XORゲートG1の出力が“1”(HIGH)である場合には、被試験メモリDUTからの出力が期待値データと論理的に異なっているので、比較結果はフェイルデータである。従って、比較結果が“1”である場合、加算器50はそのフェイルデータをカウントする。
リミットレジスタ60は、被試験メモリDUTの1ページ内に存在するフェイルビット数(メモリセルの不良数)の所定の上限値を格納している。比較器70は、リミットレジスタ60に格納された上限値と加算器50でカウントされたフェイルデータ数とを比較するように構成されている。フェイルデータ数が上限値以下である場合には、比較器70はマスク信号を不活性の状態に維持する。フェイルデータ数が上限値を超えた場合には、比較器70はマスク信号を活性化させる。マスク信号は、フェイルデータ数が上限値を超えたことを示す信号である。このマスク信号の活性化により、論理比較器LC内のANDゲートG2は、XORゲートG1の出力信号に関わらず、一定の論理値“0”(LOW)を出力する。これにより、フェイル情報格納部FM1は、マスク信号が活性化された後に発生するフェイルデータの格納を実質的に停止する。
フェイルビットレジスタ21および22は、図2に示すように、マスクデータ、フェイルビットアドレスA0〜An(nは整数)およびフェイルビット情報IO1〜IO8を格納するように構成されている。フェイルビットアドレスA0〜Anは、或るロウアドレスで特定されたページのうちフェイルビットを含むビットアドレスである。フェイルビット情報は、フェイルビットアドレスA0〜Anで特定されたメモリセルのうち不良メモリセルの比較結果を示す情報である。本実施形態は、フェイルビットレジスタ21および22に対応して2つのフェイルビットアドレスAiを格納することができる。しかし、フェイルビットレジスタは、1個または3個以上設けてもよい。ただし、図1のリミットレジスタ60に格納されたフェイルビット数の上限値とレジスタ数とは一致していることが好ましい。これにより、フェイルビットレジスタは、フェイルビット情報を過不足無く格納することができる。また、フェイルビットアドレスAiおよびフェイルビット情報が全てのフェイルビットレジスタに満たされたときにそのページの試験を終了させることができる。
フェイル情報メモリ10は、フェイルビットレジスタ21、22に格納されたフェイルビットアドレスA0〜Anとフェイルビット情報IO1〜IO8とをロウアドレス(ページ)ごとに格納する。
一般に、半導体装置の試験では、同じメモリセルを異なるテスト条件のもとで複数回テストする。フェイル情報メモリ10は、ロウアドレスで特定されたページのメモリセルを別の条件のもとで再度試験するときに、それ以前の試験における不良メモリセルのフェイルビットアドレスA0〜Anとフェイルビット情報IO1〜IO8とをフェイルビットレジスタ21および/または22へロードする。
カウンタ30は、制御信号Bに従ってビットアドレスを生成するように構成されている。カウンタ30は、各ページの試験開始前に制御信号Aによって初期化され、その後、制御信号Bに基づいてビットアドレスを1つずつインクリメントする。これにより、フェイルビットが生じたときにそのフェイルビットアドレスをセレクタ40へ供給することができる。
セレクタ40は、論理比較器LCから比較結果、比較器70からマスク信号、カウンタ30からフェイルビットアドレスをそれぞれ受け取るように構成されている。セレクタ40は、比較結果がフェイルデータである場合に、セレクタ41または42のいずれかを選択して、その比較結果とフェイルビットアドレスA0〜Anを、その選択したセレクタへ送る。セレクタ41または42の選択は、ORゲートG3およびG4の出力信号およびアドレス検出部の出力信号に基づいて行われる。
セレクタ41および42は、セレクタ40からの比較結果およびフェイルビットアドレスA0〜An、または、フェイル情報メモリ10からの過去の試験結果のいずれかを制御信号Aに基づいて選択するように構成されている。或るページの試験が終了した後、制御信号Aが活性化された場合には、セレクタ41および42は、フェイル情報メモリ10からの過去の試験結果をフェイルビットレジスタ21および22へ送る。或るページを試験している期間の間においては、セレクタ41および42は、セレクタ40からの比較結果およびフェイルビットアドレスA0〜Anをフェイルビットレジスタ21および22へ送る。
アドレス検出部80は、フェイルビットレジスタ21および22内に格納されたフェイルビットアドレスA0〜Anとカウンタ30からのビットアドレスとの異同を検出するように構成されている。その検出結果は、セレクタ40へ出力される。セレクタ40は、過去に試験されたフェイルビットアドレスA0〜Anと今回試験の対象となっているビットアドレスとの異同によってセレクタ41または42のいずれかを選択する、あるいは、いずれも選択しない。
ORゲートG3およびG4は、それぞれフェイルビットレジスタ21および22にフェイルビット情報が格納されているか否かを検出する。セレクタ40は、ORゲートG3およびG4からの出力を受けて、フェイルビットレジスタ21および22のいずれにもフェイルビット情報が格納されていない場合には、フェイルビットレジスタ21を選択する。フェイルビットレジスタ21にフェイルビット情報が格納されており、かつフェイルビットレジスタ22にフェイルビット情報が格納されていない場合には、セレクタ40は、フェイルビットレジスタ22を選択する。フェイルビットレジスタ21および22にフェイルビット情報が格納されている場合には、マスク信号が活性状態であるので、セレクタ40はフェイルビットレジスタ21および22のいずれも選択しない。セレクタ40は、このように動作するように構成されたロジック回路である。
図3は、被試験メモリDUTとしてNAND型フラッシュメモリの内部構成を概念的に示した図である。NAND型フラッシュメモリは、ロウアドレスごとに複数のカラムアドレス(ビットアドレス)からなるページで構成されており、内部に1ページ分のデータを格納可能なページレジスタRを有している。データ書込み動作およびデータ読出し動作は、ページレジスタRとメモリセルアレイとの間においてページ単位でデータ転送を行う。データ消去動作は、複数のページからなるブロック単位で行う。アドレス、データ、コマンドは、I/O端子(8ビットまたは16ビット)からシリアルに入出力される。これによりデータ書込み動作、データ読出し動作、データ消去動作を実行することができる。
エラー訂正コードECCは、通常、データ読出し時にメモリのコントローラ側で誤り訂正を行うために用いられる。この誤り訂正はページ単位に実行され、誤り訂正の数nはエラー訂正コードECCによって決定されている。このように誤り訂正機能を搭載した装置に使用されるNAND型フラッシュメモリは、不良メモリセルがページ単位でn個以下(nは誤り訂正できる数)の場合に良品として判断される。このため、半導体試験装置は、ページ単位でn個の不良メモリセルがあるか否かの判定機能を必要とする。
本実施形態では、図1のリミットレジスタ60に格納されるフェイルデータ数の上限値をnとする。これにより、比較器70がページ単位でn個の不良メモリセルがあるか否かの判定を実行することができる。n個のフェイルビット情報を過不足なく格納するために、フェイルビットレジスタの個数もn個とすることが好ましい。尚、本実施形態では、n=2である。
図4は、本実施形態による半導体装置の試験方法を示すフロー図である。まず、パターン発生器ALPGから制御信号Aを入力し、カウンタ30、加算器50およびフェイルビットレジスタ21、22を初期化する(S10)。カウンタ30は、初期化によって被試験メモリDUTのページのうち先頭のカラムアドレスを示す。加算器50は、初期化によってリセットされ、その内部に格納されたフェイルビット数をゼロにする。
被試験メモリDUTの1回目の試験では、フェイル情報メモリ10およびフェイルビットレジスタ21、22はフェイルビット情報を格納していない。被試験メモリDUTの2回目以降の試験では、ロウアドレスで指定されたページの過去の試験結果が初期化の際にフェイル情報メモリ10からセレクタ41、42を介してフェイルビットレジスタ21、22にロードされる(S20)。ただし、過去の試験において当該ページにフェイルビットが無かった場合には、1回目の試験と同様に、フェイル情報メモリ10およびフェイルビットレジスタ21、22にフェイルビット情報が無い状態で試験が実行される。
次に、パターン発生器ALPGがロウアドレスを出力する。セレクタPDSは、ロウアドレスおよびカラムアドレスに従ってメモリセルへ試験信号を与える(S30)。被試験メモリDUTは、試験信号を入力し、その結果を出力する。ロウアドレスは、フェイル情報メモリ10に格納されるとともに、セレクタPDSへも出力される。カラムアドレスの出力と同期して制御信号Bがカウンタ30へ出力される。カウンタ30は、制御信号Bのタイミングでカラムアドレスをインクリメントするので、パターン発生器ALPGと同じカラムアドレスを出力することができる。
次に、論理比較器LCが期待値データG1と被試験メモリDUTからの出力信号を比較する(S50)。なお、被試験メモリDUTが8ビットのI/O端子を有するデバイスである場合、論理比較回路LCは、被試験メモリDUTからの8ビットの出力信号と期待値データとを比較し、8ビットの結果信号をフェイル情報格納部FM1へ送る。
比較結果がフェイルデータ“1(HIGH)”であり、かつ、マスク信号が不活性(LOW)である場合、加算器50はこのフェイルデータを受け取り、フェイルデータのカウント数をインクリメントする(S60)。即ち、フェイルデータのカウント数がmであるときに加算器50がフェイルデータを受け取ると、このカウント数はm+1になる。尚、初期状態においてフェイルデータのカウント数はゼロ(m=0)である。
比較結果がパスデータ“0(LOW)”である場合、加算器50は加算を実行せず、フェイルビットレジスタ21または22はパスデータを記憶しない(S61)。この場合、半導体試験装置は、次のカラムアドレスの試験に移行する。
比較結果がフェイルデータである場合、次に、比較器70がフェイルデータのカウント数mとフェイルデータ数の上限値nとを比較する(S70)。m<nである場合、比較器70は、マスク信号を不活性(LOW)のままとする(S80)。m>nである場合、比較器70は、マスク信号を活性(HIGH)とする(S81)。
セレクタ40は、フェイルデータ、フェイルビットアドレスおよびマスク信号をフェイルビットレジスタ21または22のいずれかに送る(S90)。例えば、セレクタ40は、図5に示す表に従ってフェイルビットレジスタ21または22のいずれかを選択してよい。
図5は、フェイルビットレジスタ内に格納された過去のフェイルデータおよび過去のフェイルビットアドレスに基づいてフェイルデータの送り先の決定を示した表である。セレクタ40は、この表に従って機能するように構成された論理回路を含む。フェイルビットレジスタ21、22内に過去のフェイルビットが格納されているか否かは、ゲートG3、G4からの信号によって判定することができる。過去のフェイルビットアドレスと今回試験対象であるフェイルビットアドレスとの異同は、アドレス検出部80が判定する。
ケース1は、フェイルビットレジスタ21および22がともに過去のフェイルデータを有していないケースである。ケース1では、セレクタ40は、フェイルビットレジスタ21を選択し、比較結果、フェイルビットアドレスおよびマスク信号をセレクタ41へ送る。ケース1は、初期状態のようにフェイルデータがページ内でまだ発生していない状態を示す。
ケース2は、フェイルビットレジスタ21が過去のフェイルデータを有し、そのデータのフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと一致しているケースである。ケース2では、セレクタ40は、ケース1と同様にフェイルビットレジスタ21を選択する。
ケース3は、フェイルビットレジスタ21が過去のフェイルデータを有しているが、そのデータのフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと異なり、かつ、フェイルビットレジスタ22が過去のフェイルデータを有していないケースである。ケース3では、セレクタ40は、フェイルビットレジスタ22を選択し、比較結果、フェイルビットアドレスおよびマスク信号をセレクタ41へ送る。
ケース4は、フェイルビットレジスタ21および22がともに過去のフェイルデータを格納しており、フェイルビットレジスタ21内のフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと一致しているケースである。ケース4では、セレクタ40は、ケース1と同様にフェイルビットレジスタ21を選択する。
ケース5は、フェイルビットレジスタ21および22がともに過去のフェイルデータを格納しており、フェイルビットレジスタ22内のフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと一致しているケースである。ケース5では、セレクタ40は、フェイルビットレジスタ22を選択し、比較結果、フェイルビットアドレスおよびマスク信号をセレクタ41へ送る。
ケース6は、フェイルビットレジスタ21および22が過去のフェイルデータを有しているが、それらのフェイルビットアドレスが今回試験対象であるフェイルビットアドレスと異なるケースである。ケース6では、セレクタ40は、いずれのフェイルビットレジスタも選択しない。このとき、フェイルビット数mは上限値nを超えるため、それ以上、フェイルデータおよびフェイルビットアドレスを格納する必要が無いからである。尚、次の試験以降、このページを試験する必要が無いことを示すために、フェイルビットレジスタ21、22へマスク信号を格納することが好ましい。
ステップS90では、初期化に用いられる制御信号Aは不活性状態であるので、フェイルデータ、フェイルビットアドレスおよびマスク信号はセレクタ41またはセレクタ42を通過してフェイルビットレジスタ21または22へ送られる。フェイルビットレジスタ21または22は、フェイルデータ、フェイルビットアドレスおよびマスク信号を格納する。
試験対象となっているカラムアドレスがページ内の最終カラムアドレスでない場合、カウンタ30は制御信号Bを受けてカラムアドレスをインクリメントする(S110)。インクリメントされた次のカラムアドレスに対してステップS30〜S100を実行する。
試験対象となっているカラムアドレスがページ内の最終カラムアドレスである場合、パターン発生器ALPGは制御信号Cを出力する。フェイル情報メモリ10は、制御信号Cを受けて、データ入力部Dinからフェイルビットレジスタ21および22からのデータを入力する(S120)。フェイル情報メモリ10は、フェイルビットレジスタ21および22内のフェイルデータ、フェイルビットアドレスおよびマスク信号をページと関連付けて記憶する。このページのフェイルデータ、フェイルビットアドレスおよびマスク信号は、今回の試験条件とは異なる試験条件のもとで、このページのメモリセルを再度試験するときにフェイルビットレジスタ21および22へロードされる(S20)。
試験対象となっているページが最終ページでない場合、次のページを試験対象とし(S130)、ステップS10以降のステップを繰り返す。試験対象となっているページが最終ページである場合、その条件での試験は終了し、他の試験条件のもとで試験を開始する(S140)。全ページに対する全ての条件の試験が終了すると、その被試験メモリDUTの試験は終了する。
本実施形態によれば半導体メモリ試験装置は、フェイルビット数の上限値に等しいn個のフェイルビットレジスタ21、22と、各ページにおけるフェイルデータ、フェイルビットアドレスおよびマスク信号を格納するフェイル情報メモリ10とを備えていればよい。従って、半導体メモリ試験装置は、フェイルビット情報を格納すればよいので、従来の試験装置よりもメモリ容量が少なくて済む。
本実施形態による半導体メモリ試験装置は、ページ単位のフェイル情報を格納するメモリがあればよいので、例えば、被試験メモリDUTが1ページに2048ワードを含み、8つのI/Oを備えているものとする。また、フェイル情報メモリ10およびフェイルビットレジスタ21、22に格納するフェイルビット情報が32ビットのデータであるとし、フェイルビットレジスタ21、22は、1ページあたり1つずつ、計2つのフェイルアドレス情報を格納するものとする。この場合、従来の試験装置におけるフェイルメモリFMのメモリ容量は、1ページあたり2048×8ビット必要であった。被試験メモリDUTがkページ有するとすると、フェイルメモリFMのメモリ容量は、被試験メモリDUT1つあたり2048×8×kビット必要となる。これに対して、本実施形態による半導体メモリ試験装置のフェイルビットレジスタ21、22は、32×2ビットであり、半導体メモリ試験装置のフェイル情報メモリ10は、32×2×kビットである。従って、フェイルビットレジスタ21、22およびフェイル情報メモリ10の合計容量は、32×2+32×2×kビットである。本実施形態による半導体メモリ試験装置に必要なメモリ容量と従来のフェイルメモリFMのメモリ容量との比は、(32×2+32×2×k)/(2048×8×k)=(1+k)/256kである。ロウアドレス数kが256であるとすると、本実施形態による半導体メモリ試験装置に必要なメモリ容量は、従来のフェイルメモリFMのメモリ容量に比べて約1/256とすることができる。
本実施形態は、フェイルビット数mがリミット数nを超えた時点でマスク信号を活性化させ、それにより、そのページの試験を終了させることができる。これにより、被試験メモリDUTの試験時間を短くすることができる。
本実施形態では、カウンタ30がカラムアドレスを発生しているが、パターン発生器ALPGがカラムアドレスを発生してもよい。
100…半導体試験装置
DUT…被試験メモリ
ALPG…アドレス決定部
PDS…試験信号生成部
LC…比較部
FM11…フェイル情報格納部
10…フェイル情報メモリ
21、22…レジスタ
30…カウンタ
40、41、42…セレクタ
50…加算器
60…リミットレジスタ
70…比較器
80…アドレス検出部
DUT…被試験メモリ
ALPG…アドレス決定部
PDS…試験信号生成部
LC…比較部
FM11…フェイル情報格納部
10…フェイル情報メモリ
21、22…レジスタ
30…カウンタ
40、41、42…セレクタ
50…加算器
60…リミットレジスタ
70…比較器
80…アドレス検出部
Claims (8)
- 被試験メモリのロウアドレスおよびカラムアドレスを決定するアドレス決定部と、
前記アドレス決定部によって決定されたロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与える試験信号生成部と、
前記被試験メモリからの出力信号を期待値データと比較する比較部と、
前記比較部による比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するレジスタとを備えた半導体試験装置。 - 前記メモリセルの不良数をカウントする加算器と、
前記メモリセルの不良数が所定値を超えた場合にマスク信号を活性化するマスク信号生成部とをさらに備え、
前記比較部は、前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、一定の論理値を出力することを特徴とする請求項1に記載の半導体試験装置。 - 前記レジスタに格納された前記不良メモリセルのカラムアドレスおよび前記比較結果をロウアドレスごとに格納するフェイル情報メモリをさらに備えたことを特徴とする請求項1または請求項2に記載の半導体試験装置。
- 前記ロウアドレスで特定される前記メモリセルを再度試験するときに、前記不良メモリセルのカラムアドレスおよび前記比較結果を前記レジスタへロードするフェイル情報メモリをさらに備えたことを特徴とする請求項1から請求項3のいずれか一項に記載の半導体試験装置。
- 被試験メモリのロウアドレスおよびカラムアドレスを決定するアドレス決定部と、前記被試験メモリへ試験信号を与える試験信号生成部と、前記被試験メモリからの出力信号を期待値データと比較する比較部と、不良メモリセルの情報を格納するレジスタとを備えた半導体試験装置を用いた半導体装置の試験方法であって、
前記アドレス決定部が前記被試験メモリのロウアドレスおよびカラムアドレスを決定するステップと、
前記試験信号生成部が前記ロウアドレスおよびカラムアドレスで特定されたメモリセルに試験信号を与えるステップと、
前記比較部が前記メモリセルに試験信号を与えた結果として出力される信号を期待値データと比較するステップと、
前記比較結果に基づいて、前記メモリセルが良品であると判断された場合には前記比較結果を格納せず、前記メモリセルが不良であると判断された場合に、前記レジスタへ該不良メモリセルの前記比較結果を該不良メモリセルに対応するカラムアドレスとともに格納するステップとを具備する半導体装置の試験方法。 - 前記半導体試験装置は、前記メモリセルの不良数をカウントする加算器と、前記メモリセルの不良数が所定値を超えたことを示すマスク信号を活性化するマスク信号生成部とをさらに備え、
前記メモリセルが不良であると判断された場合に、前記加算器が前記メモリセルの不良数をカウントするステップと、
前記メモリセルの不良数が所定値を超えた場合に、前記マスク信号生成部が前記マスク信号を活性化するステップと、
前記マスク信号の活性化により、前記メモリセルからの出力信号と前記期待値データとの比較結果に関わらず、前記比較結果の格納ステップを停止するステップを具備することを特徴とする請求項5に記載の半導体装置の試験方法。 - 前記半導体試験装置は、前記不良メモリセルのカラムアドレスおよび前記比較結果をロウアドレスごとに格納するフェイル情報メモリをさらに備え、
或るロウアドレスで特定される全メモリセルの試験の終了後、前記レジスタ内に格納されている前記比較結果および前記カラムアドレスを前記フェイル情報メモリへ格納するステップをさらに具備したことを特徴とする請求項5または請求項6に記載の半導体装置の試験方法。 - 前記ロウアドレスで特定される前記メモリセルを再度試験するときに、前記不良メモリセルのカラムアドレスおよび前記比較結果を前記フェイル情報メモリから前記レジスタへロードするステップをさらに具備することを特徴とする請求項7に記載の半導体装置の試験方法。
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JP2006107429A JP2007280546A (ja) | 2006-04-10 | 2006-04-10 | 半導体試験装置および半導体装置の試験方法 |
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JP2011524039A (ja) * | 2008-05-21 | 2011-08-25 | ヴェリジー(シンガポール) プライベート リミテッド | 反復ビット値パターンを決定する方法及び装置 |
JP2012104174A (ja) * | 2010-11-08 | 2012-05-31 | Advantest Corp | 試験装置 |
WO2022158349A1 (ja) * | 2021-01-22 | 2022-07-28 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置 |
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2006
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